半導体構造のチャネル領域に引張応力を増大する方法が開示される。この方法は、１つ以上の低温炭素又は分子炭素イオン注入ステップを実行することを含み、炭素イオンを半導体構造中に注入して、チャネル領域の両側に歪み層を生成する。次に、隆起型ソース／ドレイン領域が歪み層上に形成され、続いて隆起型ソース／ドレイン領域をドープするためにイオン注入ステップが用いられる。ミリ秒アニールステップは、歪み層及び隆起型ソース／ドレイン領域を活性化する。歪み層は半導体構造のチャネル領域中のキャリア移動度を増大させる。一方、隆起型ソース／ドレイン領域は、隆起型ソース／ドレイン領域にその後ドーパントイオンを注入することによって引き起こされる、歪み層中のひずみの低減を最小化する。 （もっと読む）

【課題】耐熱性に優れたシリサイド層をソース・ドレイン領域に有するｐ型ＭＯＳＦＥＴを備える半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、半導体基板２上のゲート電極１２の両側に形成されたエレベーテッド層１５と、エレベーテッド層１５上に形成されたＳｉ：Ｃ１６層と、半導体基板２、エレベーテッド層１５、およびＳｉ：Ｃ１６内のゲート電極１２の両側に形成されたｐ型のソース・ドレイン領域１９と、Ｓｉ：Ｃ層１６上に形成されたシリサイド層１７と、を有する。 （もっと読む）

【課題】耐電圧を高めて、大電流を安定して継続的に流すことができる電界効果トランジスタを提供する。
【解決手段】電界効果トランジスタ１０は、III族窒化物半導体から成る半導体活性層１１の表面領域に形成されたソース１６ｓ及びドレイン１６ｄと、半導体活性層１１上にゲート酸化膜１２を介して形成されたゲート電極１３とを備える。電界効果トランジスタ１０は、ゲート電極１３とドレイン１６ｄとの間の半導体活性層１１内に形成された電界緩和層２０を有する。電界緩和層２０は、正の電荷が生じる第１の層２１と負の電荷が生じる第２の層２２とが、膜厚方向に交互に配置される積層構造を有する。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとにおいてサイドウォール幅が同一である場合、ｎ型ＭＩＳトランジスタの高信頼性とｐ型ＭＩＳトランジスタの高性能化を両立させることは難しい。
【解決手段】半導体装置は、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとを備えている。ｎ型ＭＩＳトランジスタは、半導体基板１０における第１の活性領域１０ａ上に順次形成された第１のゲート絶縁膜１３ａ及び第１のゲート電極１４ａと、第１のゲート電極１４ａの側面上に形成された第１のサイドウォール１６ａとを備えている。ｐ型ＭＩＳトランジスタは、半導体基板１０における第２の活性領域１０ｂ上に順次形成された第２のゲート絶縁膜１３ｂ及び第２のゲート電極１４ｂと、第２のゲート電極１４ｂの側面上に形成された第２のサイドウォール１６ｂとを備えている。第２のサイドウォール１６ｂは、第１のサイドウォール１６ａに比べてサイドウォール幅が小さい。 （もっと読む）

【課題】短チャネル特性を低下させることなく、チャネル領域に十分な歪みを生じさせることのできる半導体層が埋め込まれたソース・ドレイン領域を有する半導体装置およびその製造方法を提供する。
【解決手段】Ｎ型のシリコン基板１１の主面にゲート絶縁膜を介して形成されたゲート電極１３と、ゲート電極１３の下方に形成されるチャネル領域１４を挟むように形成され、チャネル領域１４に歪みを与えるためのゲルマニウム、Ｐ型不純物のボロンおよびボロンの拡散を抑制するためのカーボンを含有する第１半導体層１５ａ、１５ｂと、ゲルマニウムおよびボロンを含有する第２半導体層１６ａ、１６ｂと、が順に積層された構造を有するソース・ドレイン領域１７ａ、１７ｂと、第２半導体層１６ａ、１６ｂのゲート電極１３側の側面からチャネル領域１４に隣接するエクステンション領域１８ａ、１８ｂと、を具備する。 （もっと読む）

【課題】大きな歪み量を発生可能な半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法は、ＣとＣの濃度の１０倍以上のＧｅとを含んだＳｉＧｅＣ層を形成する工程（Ｓ３）と、ＳｉＧｅＣ層内のＣのうちで格子置換位置に位置しているものを格子間位置へと移動させることによって、前記ＳｉＧｅＣ層内の全てのＣに対する格子置換位置に位置するＣの割合を形成された時点での割合から低下させて５０％以下に低下させる工程（Ｓ４）と、を含む。 （もっと読む）

【課題】フィン型電界効果トランジスタの寄生抵抗を低減し、駆動電流を増大させる。
【解決手段】半導体基板本体部１０１と、半導体基板本体部１０１の上に突成された、フィン１０８と、を有し、フィン１０８は、両端側の一対のソース／ドレイン領域１０６および一対のソース／ドレイン領域１０６に挟まれたチャネル領域１０７を有するものとして構成された、半導体基板と、
半導体基板本体部１０１の上に形成された、シリコン酸化物からなる、素子分離絶縁膜１０２と、
素子分離絶縁膜１０２の上に形成された、シリコン窒化物又はシリコン炭窒化物からなる、被膜１０９と、
チャネル領域１０７におけるフィン１０８の上に形成されたゲート絶縁膜と、
ゲート絶縁膜を介してフィン１０８におけるチャネル領域１０７を挟むように形成された、ゲート電極１０３と、
ソース／ドレイン領域１０６を覆うと共に被膜１０９と隙間なく当接する、応力印加層１０５と、を備える。 （もっと読む）

【課題】低抵抗・高耐圧で電流コラプス現象の影響の小さいGaN系電界効果トランジスタの製造方法を提供する。
【解決手段】 GaN系電界効果トランジスタの製造方法は、基板１０１上にＡｌＮ層１０２、バッファ層１０３、チャネル層１０４、ドリフト層１０５および電子供給層１０６をエピタキシャル成長させる工程と、リセス部１０８を形成する工程と、アロイ工程におけるアニール時に電子供給層１０６を保護する保護膜１１３を、リセス部１０８の内表面、電子供給層１０６、ソース電極１０９、ドレイン電極１１０および素子分離部分１３０上に形成する工程と、オーミック接触を得るためのアニールを行なうアロイ工程と、保護膜１１３を除去し、ゲート絶縁膜を、リセス部１０８の内表面、電子供給層１０６、ソース電極１０９、ドレイン電極１１０および素子分離部分１３０上に形成する工程と、リセス部１０８のゲート絶縁膜上にゲート電極を形成する工程とを備える。 （もっと読む）

基板（１１）上に形成されたフィン型半導体領域（１３）の両側部にエクステンション領域（１７）が設けられている。フィン型半導体領域（１３）を跨ぐと共にエクステンション領域（１７）と隣り合うようにゲート電極（１５）が形成されている。ゲート電極（１５）と隣り合う領域のフィン型半導体領域（１３）の上部に、エクステンション領域（１７）よりも高い抵抗率を有する抵抗領域（３７）が形成されている。 （もっと読む）

【課題】所望のシリサイド膜を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】第１の加熱温度の第１の加熱処理により、ソース・ドレイン拡散層３のシリコンとソース・ドレイン拡散層上の第１の金属とを反応させて、ソース・ドレイン拡散層の上部をシリサイド化してシリサイド膜を形成し、素子分離絶縁膜の上の第１の金属膜の表面上に第１の金属よりも融点が高い高融点金属である第２の金属を堆積して、少なくとも第１の金属膜の表面を被覆するように第２の金属膜を形成し、第２の加熱温度の第２の加熱処理により、少なくとも第１の金属膜の表面を第２の金属膜と反応させて、合金膜１０６ａを形成し、第１の加熱温度および第２の加熱温度よりも高い第３の加熱温度の第３の加熱処理により、シリサイド膜のシリコンの濃度を増加させ、合金膜、第１の金属膜の未反応部分、および、第２の金属膜の未反応部分を選択的に除去する。 （もっと読む）

【課題】Ｎ型トランジスタ、Ｐ型トランジスタともに低い閾値電圧が得られる半導体装置及びその製造方法を提供する。
【解決手段】基板上の第１領域２０１にＮ型トランジスタが形成され、前記基板上の第２領域２０２にＰ型トランジスタが形成された半導体装置１０１であって、前記基板１１１と、シリコンを含有する第１のゲート絶縁膜１２１と、第１の金属と酸素とを含有する第２のゲート絶縁膜１２２と、前記第１の金属と異なる第２の金属と酸素とを含有する第３のゲート絶縁膜１２３と、ハフニウムを含有する第４のゲート絶縁膜１２４と、金属と窒素とを含有するゲート電極層１３１とを備え、前記第２領域に形成された前記ゲート電極層の厚さは、前記第１領域に形成された前記ゲート電極層の厚さよりも厚くなっている。 （もっと読む）

【課題】歪みチャネルを用いた場合のリーク電流を低減することができ、不良の発生を抑制して歩留まりの向上をはかる。
【解決手段】半導体基板１０上に設けられた、基板１０とは格子定数の異なる合金半導体からなる下地層２０と、下地層２０上に設けられた、下地層２０とは格子定数が異なり、チャネル長方向及びチャネル幅方向の一方に引っ張り応力、他方に圧縮応力が付与されたチャネル半導体層３０と、チャネル半導体層３０を挟むように下地層２０上に設けられたソース・ドレイン領域６０，７０と、チャネル半導体層３０上にゲート絶縁膜４０を介して設けられたゲート電極５０とを備えた電界効果トランジスタであって、下地層２０は、ソース・ドレイン領域６０，７０の下部に形成される空乏層６１，７１が下地層２０内に収まる厚さよりも厚く形成され、且つ熱平衡臨界膜厚よりも薄く形成されている。 （もっと読む）

【課題】素子分離端における薄膜化を抑制しつつ、第１半導体層と格子定数の異なる第２半導体層を第１半導体層に埋め込む。
【解決手段】Ｏｘ、ＮまたはＣの斜めイオン注入１６を第１半導体からなる半導体基板１１に行うことにより、半導体基板１１を構成する第１半導体よりもエッチングレートが小さなエッチブロック層１７を素子分離溝１２の側壁に形成し、第１半導体よりも格子定数が大きな第２半導体を凹部２５内にエピタキシャル成長させることにより、第２半導体からなる埋め込み層２６を凹部２５内に選択的に形成する。 （もっと読む）

【解決手段】
トランジスタのドーパントプロファイルは、その場で(in situ)ドープされた歪誘起半導体合金に基いて得ることができ、段階的なドーパント濃度が高さ方向に沿って確立され得る。その結果、半導体合金をチャネル領域にごく近接して位置させることができ、それにより全体的な歪誘起効果を高めることができる一方で、最終的に得られるドーパントプロファイルについて過度に妥協しなくてよい。更に、半導体合金を選択的に成長させるのに先立ち追加的な注入種が組み込まれてよく、それにより内部歪の注入誘起緩和を回避することができる。 （もっと読む）

【課題】スタティックノイズマージンの低下を抑制できるスタティック・ランダム・アクセス・メモリを得ること。
【解決手段】スタティック・ランダム・アクセス・メモリのメモリセルにおける一対のロードトランジスタは、それぞれ、第１のＳｉＧｅ膜がシリコン基板のソース領域と第１のシリサイド膜との間に存在し、第２のＳｉＧｅ膜がシリコン基板のドレイン領域と第２のシリサイド膜との間に存在し、前記第１のＳｉＧｅ膜ならびに前記第２のＳｉＧｅ膜は、前記前記ソース領域と前記ドレイン領域の間のチャネル領域のシリコン基板の表面よりも低い位置に存在することを特徴とする。 （もっと読む）

【課題】所望のシリサイド膜を形成しつつ、半導体装置の生産性を向上することが可能な半導体装置の製造方法を提供する。
【解決手段】第１の圧力の不活性雰囲気中において、第１の加熱温度の第１の加熱処理により、ソース・ドレイン拡散層のシリコンとソース・ドレイン拡散層上の金属とを反応させて、ソース・ドレイン拡散層の上部をシリサイド化してシリサイド膜を形成し、第２の圧力の酸化性雰囲気において、第２の加熱温度の第２の加熱処理により、素子分離絶縁膜の上の金属膜の少なくとも表面を選択的に酸化して、金属酸化膜を形成し、第１の加熱温度および第２の加熱温度よりも高い第３の加熱温度の第３の加熱処理により、シリサイド膜のシリコンの濃度を増加し、素子分離絶縁膜上の金属酸化膜および金属膜の未反応部分を選択的に除去する。 （もっと読む）

【課題】耐圧性が高く反りが小さい半導体電子デバイスを生産性高く提供すること。
【解決手段】陽極化成してＳｉ基板の一部を多孔質化したＳｉ層を含む基板と、前記基板上に形成された、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる第二半導体層とが、交互に積層した２層以上の複合層を有するバッファ層と、前記基板と前記バッファ層との間に形成された、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層と、前記バッファ層上に形成された、窒化物系化合物半導体からなる半導体動作層と、を備えた半導体電子デバイス。 （もっと読む）

【課題】炭素含有シリコン領域を有するｎ型ＭＩＳトランジスタを備えた半導体装置において、チャネル領域のゲート長方向に印加される引っ張り応力の大きさを、効果的に増大させる。
【解決手段】少なくともｎ型ＭＩＳトランジスタＮＴｒを有する半導体装置において、ｎ型ＭＩＳトランジスタｎＴｒは、半導体基板１０における第１の半導体領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第１のゲート電極１４ａと、第１のゲート電極１４ａの側面上に形成された第１のサイドウォール１８Ａと、第１のサイドウォール１８Ａの外側方に形成された炭素含有シリコン領域２７とを備え、炭素含有シリコン領域２７の上面高さは、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面高さよりも高い。 （もっと読む）

【課題】消費電力の少ない半導体装置の製造方法を提供する。
【解決手段】ゲート電極１３の多結晶シリコン領域と、ゲート電極１３下のチャネル領域１１Ｃを挟んで配置された一対の単結晶シリコン領域１１Ｓ，１１Ｄとが形成されたシリコン基板１１に対して、単結晶シリコン領域１１Ｓ，１１Ｄ上に単結晶のＳｉＧｅ混晶層領域１４Ａ，１４Ｂを成長させ、且つ多結晶シリコン領域１３上に多結晶のＳｉＧｅ混晶層領域１４Ｃを成長させる工程と、Ｃｌを含むガスを用いて、一対の単結晶シリコン領域１１Ｓ，１１Ｄ上に成長したＳｉＧｅ混晶層領域１４Ａ，１４Ｂの表面側の一部を取り除くと共に、多結晶シリコン領域１３上に成長したＳｉＧｅ混晶層領域１４Ｃを取り除く工程と、一対の単結晶シリコン領域上のＳｉＧｅ混晶層領域１４Ａ，１４Ｂ上に単結晶のシリコン層１５Ａ，１５Ｂを成長させる工程と、シリコン層１５Ａ，１５Ｂをシリサイド化する工程と、を有する。 （もっと読む）

トンネル電界効果トランジスタ（ＴＦＥＴ）は、ソース領域（１１０、２１０）、ドレイン領域（１２０、２２０）、ソース領域とドレイン領域との間のチャネル領域（１３０、２３０）、及びチャネル領域に隣接するゲート領域（１４０、２４０）を含む。ソース領域は、第１のＩＩＩ族材料と第１のＶ族材料とを有する第１の化合物半導体を含み、チャネル領域は、第２のＩＩＩ族材料と第２のＶ族材料とを有する第２の化合物半導体を含む。ドレイン領域は、第３のＩＩＩ族材料と第３のＶ族材料とを有する第３の化合物半導体を含む。
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