トンネル電界効果トランジスタ及びその製造方法
トンネル電界効果トランジスタ（ＴＦＥＴ）は、ソース領域（１１０、２１０）、ドレイン領域（１２０、２２０）、ソース領域とドレイン領域との間のチャネル領域（１３０、２３０）、及びチャネル領域に隣接するゲート領域（１４０、２４０）を含む。ソース領域は、第１のＩＩＩ族材料と第１のＶ族材料とを有する第１の化合物半導体を含み、チャネル領域は、第２のＩＩＩ族材料と第２のＶ族材料とを有する第２の化合物半導体を含む。ドレイン領域は、第３のＩＩＩ族材料と第３のＶ族材料とを有する第３の化合物半導体を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
開示される本発明の実施形態は、概してトンネル電界効果トランジスタに関し、より具体的にはそのようなトランジスタに使用され得る材料に関する。
【背景技術】
【０００２】
トンネル電界効果トランジスタ（Tunnel Field Effect Transistor；ＴＦＥＴ）は、ディープサブミクロン・マイクロプロセッサ・テクノロジ・ノードにおいて発生し得るトランジスタの製造及び動作における一定の障害を克服する可能性を有するために研究されているデバイスである。幾つかある潜在的な利点の中で特に、ＴＦＥＴは例えば２２ナノメートル（ｎｍ）までのスケーリングを実現する助けになるものと見込まれている。それは、ＴＦＥＴの閾値電圧（Ｖｔ）は、スケーリングに伴うチャネル領域のドーパントの離散的性質によって制約されず、また、サブスレッショルドスイング（sub-threshold swing）Ｓが６０ミリボルト／ディケイド（ｍＶ／ｄｅｃ）より低くなり得るためである。その結果、オフ状態リーク電流（Ｉｏｆｆ）を、既存の相補型金属−酸化物−半導体（ＣＭＯＳ）デバイスのそれより低くまで、有意に低減することができる。ＴＦＥＴはまた、高速スイッチング能力を有する。
【０００３】
ＴＦＥＴ構造はＣＭＯＳトランジスタの構造と近いものである。ｎ型（ＮＴＦＥＴ）とｐ型（ＰＴＦＥＴ）との、２種類のＴＦＥＴが存在する。ドレイン電流は、ＮＴＦＥＴではゲート電圧（Ｖｇ）を増加させることに伴って増大し、ＰＴＦＥＴではＶｇを低下させることに伴って増大する。ＮＴＦＥＴはＶｔより高いゲート−ソース電圧（Ｖｇｓ）でオンに切り換わり、ＰＴＦＥＴはＶｔより低いＶｇｓでオンに切り換わる。ＮＴＦＥＴにおいては、ソースはｐドープされ、ドレインはｎドープされる。ＰＴＦＥＴにおいては、ソースはｎドープされ、ドレインはｐドープされる。ＴＦＥＴは、オフ状態及びオン状態の双方において、指数関数的に増大する温度無依存の特性を示す。サブスレッショルドスイングＳが３００Ｋで６０ｍＶ／ｄｅｃという下限を有する従来のＣＭＯＳデバイスとは異なり、ＴＦＥＴにおけるＳは温度と無関係である。結果として、上述のように、オフ状態リークを有意に低減することができる。ＴＦＥＴにおける閾値電圧は、トンネル接合のソース端での幅及び高さによって制御され、チャネルドーピングには依存しない。トンネル接合でのエネルギーバンドギャップがトンネル障壁高さを決定する。ソース領域とチャネル領域との間にデルタ層と呼ばれるものを導入することによって、トンネル接合での価電子帯オフセット及びバンドギャップがソース領域材料に対して低下されることが明らかになっている。これは、トンネル障壁高さを低下させ、故に、より高いトンネリング確率をもたらす。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
トンネル電界効果トランジスタ及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
一実施形態によれば、トンネル電界効果トランジスタ（ＴＦＥＴ）は、ソース領域、ドレイン領域、ソース領域とドレイン領域との間のチャネル領域、及びチャネル領域に隣接するゲート領域を含む。ソース領域は、第１のＩＩＩ族材料と第１のＶ族材料とを有する第１の化合物半導体を含み、チャネル領域は、第２のＩＩＩ族材料と第２のＶ族材料とを有する第２の化合物半導体を含む。
【図面の簡単な説明】
【０００６】
開示される実施形態は、以下の図を含む添付図面とともに以下の詳細な説明を読むことによって一層十分に理解されることになる。
【図１】本発明の一実施形態に従ったＴＦＥＴを示す断面図である。
【図２】本発明の他の一実施形態に従ったＴＦＥＴを示す断面図である。
【図３】本発明の一実施形態に従ったＴＦＥＴを製造する方法を例示するフローチャートである。
【図４】本発明の一実施形態に従ったプレーナＴＦＥＴを製造する方法を例示するフローチャートである。
【図５】本発明の一実施形態に従ったプレーナＴＦＥＴの製造プロセスの一段階におけるプレーナＴＦＥＴを示す断面図である。
【図６】本発明の一実施形態に従ったプレーナＴＦＥＴの製造プロセスの他の一段階におけるプレーナＴＦＥＴを示す断面図である。
【図７】本発明の一実施形態に従ったプレーナＴＦＥＴの製造プロセスの他の一段階におけるプレーナＴＦＥＴを示す断面図である。
【図８】本発明の一実施形態に従ったプレーナＴＦＥＴの製造プロセスの他の一段階におけるプレーナＴＦＥＴを示す断面図である。
【発明を実施するための形態】
【０００７】
説明の単純化及び明瞭化のため、図は構築の一般的な手法を示し、周知の機能及び技術の説明及び詳細については、記述される本発明の実施形態の議論をいたずらに不明瞭にしないために省略する。また、図中の要素群は必ずしも縮尺通りに描かれていない。例えば、本発明の実施形態の理解を高める助けとなるよう、図中の要素群の一部の寸法は他の要素に対して誇張されていることがある。相異なる図における同一の参照符号は同一の要素を表し、類似の参照符号は必ずではないが類似の要素を表す。
【０００８】
この説明及び請求項において用語“第１”、“第２”、“第３”、“第４”及びこれらに類するものが用いられる場合、それらは複数の類似要素を区別するために使用されているのであり、必ずしも特定の順次的あるいは時間的な順序を記述するものではない。理解されるように、そのように使用される用語は、適切な状況下で相互に交換可能であり、ここで説明される本発明の実施形態は、例えば、ここで図示あるいはその他の方法で説明されるものとは異なる順序で処理されることが可能である。同様に、或る方法が一連の工程を有するものとしてここで説明される場合、ここで提示されるそれらの工程の順序は、必ずしも、それらの工程が行われ得る唯一の順序ではなく、記述される特定の工程は省略される場合があり、且つ／或いは、ここで説明されない特定のその他の工程がその方法に追加される場合がある。また、用語“有する”、“含む”、“持つ”及びそれらの如何なる変形も、非排他的な包含に及ぶことが意図されるものであり、要素群の列挙を有するプロセス、方法、品目及び装置は、必ずしもそれらの要素群に限定されるものではなく、明示的に列挙されないその他の要素や、そのようなプロセス、方法、品目又は装置に本来備わるその他の要素を含み得るものである。
【０００９】
この説明及び請求項において用語“左”、“右”、“前”、“後”、“頂部”、“底部”、“上”、“下”及びこれらに類するものが用いられる場合、それらは説明目的で使用されているのであり、必ずしも恒久的な相対位置を記述するために使用されているわけではない。理解されるように、そのように使用される用語は、適切な状況下で相互に交換可能であり、ここで説明される本発明の実施形態は、例えば、ここで図示あるいはその他の方法で説明されるものとは異なる向きで処理されることが可能である。用語“結合される”は、ここでは、電気的あるいは非電気的に直接あるいは間接的に接続されることとして定義される。互いに“隣接する”としてここで記述される物は、このような言い回しが使用される状況に応じて、互いに物理的に接触していてもよいし、互いに近接していてもよいし、あるいは互いに同一の大まかな領域若しくはエリアにあってもよい。“一実施形態において”という言い回しがここで現れることは、必ずしも全てが同一の実施形態に言及しているわけではない。
【００１０】
本発明の一実施形態において、ＴＦＥＴは、ソース領域、ドレイン領域、ソース領域とドレイン領域との間のチャネル領域、及びチャネル領域に隣接するゲート領域を有する。ソース領域は、第１のＩＩＩ族材料と第１のＶ族材料とを有する第１の化合物半導体を含み、チャネル領域は、第２のＩＩＩ族材料と第２のＶ族材料とを有する第２の化合物半導体を含む。
【００１１】
ＴＦＥＴの一定の潜在的な利点については上述した。それらの利点は、高速スイッチング能力と、デバイスのスケーリングに伴ってＩｏｆｆの低減を可能にするサブスレッショルドスイングＳの温度無依存性に少なくとも部分的に起因する、従来のＣＭＯＳトランジスタのスケーリング限界を打破する可能性とを含む。しかしながら、既存のＴＦＥＴは、トンネル電流密度を高めるために、ソース領域及びドレイン領域に高いドーピング濃度を必要とし、ソース領域及びドレイン領域のアモルファス化の可能性を生じさせる。詳細に後述するように、本発明の実施形態は、イオン注入誘起ダメージを排除する容易に実現可能なＩＩＩ−Ｖ族ベースの材料を用いた、実行可能なＴＦＥＴ製造プロセスを提供する。
【００１２】
より具体的には、本発明の実施形態は、ＴＦＥＴを製造するために、タイプＩＩのバンドオフセットと、表面状態に起因する伝導帯内でのフェルミレベルピニングと、ＩＩＩ−Ｖ族半導体の結晶再成長特性とを利用する。本発明の様々な実施形態に従ったＴＦＥＴの特徴は、ＩＩＩ−Ｖレイヤスタックを備えたプレーナ型又は縦型のＴＦＥＴ、隣接し合うレイヤ間でタイプＩＩバンド配列（アライメント）を有するエピタキシャル部品としての多層スタック、典型的に伝導帯内でピニングする材料のドレイン（例えば、ｎ＋領域）、及び高エネルギーイオン注入とは対照的なソース及びドレインのその場（ｉｎ−ｓｉｔｕ）ドーピングを含み得る。
【００１３】
図面を参照するに、図１は、本発明の一実施形態に従ったＴＦＥＴ１００の断面図である。図１に示すように、ＴＦＥＴ１００は、基板（図示せず）上に形成されたソース領域１１０及びドレイン領域１２０、ソース領域１１０とドレイン領域１２０との間のチャネル領域１３０、並びにチャネル領域１３０に隣接するゲート領域１４０を有している。ゲート絶縁体１４５が、ゲート領域１４０とソース、チャネル及びドレイン領域とを相互に電気的に絶縁している。一実施形態において、ゲート領域１４０は金属ゲート電極を含み、ゲート絶縁体１４５は高誘電率（ｈｉｇｈ−ｋ）誘電体材料である。他の一実施形態において、ゲート領域１４０はポリシリコンゲート電極を含み、ゲート絶縁体１４５は酸化物材料である。
【００１４】
ソースコンタクト１１１が、ソース領域１１０に電圧を印加することを可能にしており、ドレイン領域１２０及びゲート領域１４０にも同様のコンタクト、すなわち、それぞれドレインコンタクト１２１及びゲートコンタクト１４１が結合されている。スペーサ１５０が、ゲート領域１４０及びゲート絶縁体１４５の頂部を覆っている。
【００１５】
ソース−チャネル界面のドーピングレベルを高めるために、デルタ層が導入され得る。図示した実施形態において、ＴＦＥＴ１００は更に、ソース領域１１０とチャネル領域１３０との間に配置されたデルタ層１６０を有している。故に、デルタ層１６０の一部はＴＦＥＴ１００のトンネル接合１７０の位置にある。デルタ層１６０は、トンネル接合１７０（図示のように、チャネル領域１３０の端部に位置する）の価電子帯オフセット及びバンドギャップのうちの少なくとも一方を低下させる材料を有する。上述のように、より低い価電子帯オフセット及びより低いバンドギャップは、トンネル障壁高さを低下させ、トンネリング確率を増大させる。特定の一実施形態において、デルタ層１６０はＧａＡｓ０．０８Ｓｂ０．９２を有する。同一あるいは他の実施形態において、デルタ層１６０は完全に歪まされて成長される、すなわち、臨界的（クリティカル）なレイヤ厚さを超えないように成長される。
【００１６】
ソース領域１１０は、第１のＩＩＩ族材料と第１のＶ族材料とを有する第１の化合物半導体を含む。チャネル領域１３０は、第２のＩＩＩ族材料と第２のＶ族材料とを有する第２の化合物半導体を含む。これらの材料は、ソース、チャネル及びドレイン領域が同一材料からなる場合にホモ接合を作り出し、ソース、チャネル及びドレイン領域が少なくとも２つの異なる材料からなる場合にヘテロ接合を作り出すように結合し得る。
【００１７】
本発明の一実施形態によれば、第２の化合物半導体は、第１の化合物半導体とタイプＩＩのバンド配列を有する。技術的に知られているように、これが意味するのは、ソース領域の価電子帯はチャネル領域のバンドギャップ内に入るがソース領域の伝導帯はチャネル領域の伝導帯より高いようなバンドオフセットであるということである。故に、チャネル領域の実効的なバンドギャップが更に縮小され、トンネリング確率が増大され、そして、その場ドーピングの幾分低い濃度を支持するよう、高いソースドーピングを有する必要性が排除される。ソース材料の堆積中のその場ドーピングは、標準技術に従って容易に実行されることができる。同一あるいは他の実施形態において、第１の化合物半導体及び第２の化合物半導体は互いに格子整合される。以上の特徴を示す材料の例は、以下にて与えられる。
【００１８】
バンドオフセットが、フェルミレベルを揃えるようにバンドを移動させることを容易にするようなものであるので、上述のように、かなり低めのドーピングのみが必要とされる。ソース／ドレイン領域のドーピングは１×１０１６ｃｍ−３の域と同程度の低さとし得る。また、上述のように、これはその場ドーピングが十分なものであることを可能にし、ソース領域及びドレイン領域のアモルファス化の可能性を有するイオン注入を採用する必要性を排除する。
【００１９】
特定の実施形態において、（ＮＴＦＥＴにおける）ドレイン領域１２０は、その伝導帯の底より上に電荷中性レベルが位置する材料を含む。これは、そのフェルミレベルピニング位置が伝導帯内にあること、すなわち、それが真性半導体であることを意味する。伝導帯内でピニングするレイヤ群を導入することは、ドレインにおける高濃度ドーピングの必要性を低減あるいは排除し得る。一実施形態において、ドレイン領域１２０の材料は、例えばＩｎＡｓ、ＩｎＮ又はこれらに類するものなど、第３の化合物半導体を有する。（以上の議論はＰＴＦＥＴのソース領域にも当てはまる。）特定の一実施形態において、Ｉｎ０．５３Ｇａ０．４７Ａｓが第３の化合物半導体すなわちＮＴＦＥＴのドレイン領域に用いられ、ＧａＡｓ０．５Ｓｂ０．５及びＩｎ０．５３Ｇａ０．４７Ａｓが、それぞれ、ＮＴＦＥＴの第１及び第２の化合物半導体すなわちソース領域及びチャネル領域に用いられ得る。
【００２０】
様々な材料、又は材料の組み合わせが、上述の特性を示し、本発明の実施形態に使用され得る。これらの一部は上述したが、以下でも繰り返す。例えば、格子整合されたホモ接合の場合、例えばＩｎＡｓ、ＩｎｘＧａ１−ｘＡｓ（ｘ≧０．５３）、ＩｎＳｂ、ＩｎＮ、ＩｎＡｓＳｂ及びＩｎＧａＮなどの低い有効質量を有するバンドギャップの狭い材料（ナロウバンドギャップ材料）が用いられ得る。ここで、Ｉｎはインジウムであり、Ａｓはヒ素であり、Ｇａはガリウムであり、Ｓｂはアンチモンであり、Ｎは窒素である。格子整合されたヘテロ接合及び格子整合されていないヘテロ接合の場合、可能なＮＴＦＥＴ材料は、ソース用（前段落の言い方では、第１の化合物半導体用）のＧａＡｓ０．５Ｓｂ０．５、チャネル用（前段落の言い方では、第２の化合物半導体用）のＩｎ０．５３Ｇａ０．４７Ａｓ（又はＩｎ０．５３ＧａＡｓ）、及びｘ≧０．５３としてドレイン用のＩｎｘＧａ１−ｘＡｓ（又はＩｎ０．５３ＧａＡｓ）を含む。より一般的には、ソース、チャネル及びドレインの材料は、それぞれ、ＧａＳｂ、ＩｎＧａＡｓＳｂ及びＩｎＡｓ、又は、ＧａＳｂ、ＩｎＡｓ及びＩｎＡｓとしてもよい。タイプＩＩバンドオフセットを有する、格子整合されたヘテロ接合及び格子整合されていないヘテロ接合の場合、ＧａＡｓ０．５Ｓｂ０．５、Ｉｎ０．５３ＧａＡｓ及びＩｎ０．５３ＧａＡｓが、それぞれ、ソース、チャネル及びドレイン領域に使用され得る。ＧａＡｓ０．５Ｓｂ０．５及びＩｎ０．５３Ｇａ０．４７Ａｓのレイヤ群もタイプＩＩバンドオフセットを有する。デルタ層を有する実施形態においては、上述のように、デルタ層はＧａＡｓ０．０８Ｓｂ０．９２を有することができる。
【００２１】
なお、ホモ接合に関する場合にはレイヤ厚さは重要でないが、ヘテロ接合の場合には、下地の格子整合されないレイヤ上にレイヤを成長させるときに観察されなければならない臨界レイヤ厚さ限界が存在することになる。技術的に知られているように、臨界レイヤ厚さを超えると、成長中のレイヤ内に欠陥が生じ得る。
【００２２】
ｐ＋ソースから到来するトンネル電子の注入により、インパクトイオン化が引き起こされる。トンネル電流及びインパクトイオン化はゲート電圧に依存する。ゲート電圧なしのとき、チャネル内の電界は小さい。提案した構造にて与えられるバンドオフセットにより、チャネル内の電界が増大されるとき、そのような構造の真性（低濃度ドープされた）領域（チャネル領域）におけるアバランシェ降伏の可能性が低下され得る。
【００２３】
その他のＴＦＥＴ構成も可能である。例えば、ソース領域１１０及びドレイン領域１２０の位置は、ドレイン領域１２０がチャネル領域１３０の上にあり且つソース領域１１０がチャネル領域１３０の下にあるように、ＴＦＥＴ１００内で入れ替えられてもよい。ＴＦＥＴ１００のそのような実施形態及び図示した実施形態は何れも、縦型ＴＦＥＴ構造（又は、単に“縦型ＴＦＥＴ”）の例である。こう呼ばれるのは、ソース、チャネル及びドレイン領域が、互いに対して縦方向に配置されるからである。ソース、チャネル及びドレイン領域が互いに対して横方向に配置されるプレーナ（又は、横型）ＴＦＥＴの可能である。プレーナＴＦＥＴの一例を図２に示す。図２は、本発明の一実施形態に従ったＴＦＥＴ２００の断面図である。これらの代替的なＴＦＥＴ構成の各々は、ＴＦＥＴ１００に関して説明した特徴を共有し且つ利点を示すように製造され得る。
【００２４】
トンネル接合の障壁高さは、他のホモ接合Ｓｉ ＴＦＥＴにおいて、より狭いバンドギャップの化合物半導体（例えば、ＳｉＧｅ）のソース端位置への導入によって低下され得ることが示されている。例えばＩｎＡｓ、ＩｎＡｓＳｂ及びＩｎＳｂなどの低バンドギャップ材料は、シリコンの有効質量及びバンドギャップエネルギーより遙かに小さい有効質量（ｍ＊）及びバンドギャップエネルギー（Ｅｇ）を有し、故に、シリコンの場合に可能なものより遙かに大きいことが予期されるトンネル電流を可能にする。
【００２５】
図２に示すように、ＴＦＥＴ２００は、基板２０５、基板２０５内のソース領域２１０及びドレイン領域２２０、ソース領域２１０とドレイン領域２２０との間のチャネル領域２３０、並びにゲート絶縁体２４５によって基板２０５から離隔されたゲート領域２４０を有している。ソース領域２１０、ドレイン領域２２０及びゲート領域２４０は、それぞれ、ソースコンタクト２１１、ドレインコンタクト２２１及びゲートコンタクト２４１によってコンタクトをとられている。基板２０５が低濃度にｎドープされている場合、ソース領域２１０がｐドープされ且つドレイン領域２２０がｎドープされて、ＴＦＥＴ２００はＮＴＦＥＴになる。それに代えてドレイン領域２２０がｎドープされ且つソース領域２１０がｐドープされる場合、ＴＦＥＴ２００はＰＴＦＥＴになる。その場合、ソース領域２１０及びドレイン領域２２０は、基板２０５内のｐウェル（図示せず）内に位置し得る。何れの場合も、トンネル接合は、ソース領域に近い側のチャネル領域の端部に位置する。
【００２６】
図３は、本発明の一実施形態に従ったＴＦＥＴの製造方法３００を例示するフローチャートである。一例として、方法３００は、図１及び２にそれぞれ示したＴＦＥＴ１００又はＴＦＥＴ２００と同様のＴＦＥＴの形成をもたらし得る。方法３００の工程群のうちの多くは、技術的に周知の技術に従って成し遂げられ得る。そのような場合には、そのような技術の細部については詳述しない（あるいは、全く説明しない）。
【００２７】
方法３００の工程３１０は、基板を準備する工程である。一例として、基板は図２に示した基板２０５と同様のものとし得る。
【００２８】
方法３００の工程３２０は、第２の半導体材料とタイプＩＩバンド配列を有する第１の半導体材料を選択する工程である。一実施形態において、第１の半導体材料は、第１のＩＩＩ族材料と第１のＶ族材料とを有する。特定の一実施形態において、第１の半導体材料はＧａＡｓ０．５Ｓｂ０．５を有する。
【００２９】
方法３００の工程３３０は、第１の半導体材料を含む第１の半導体領域を形成する工程である。一例として、第１の半導体領域は、図１及び２にそれぞれ示したソース領域１１０又はソース領域２１０と同様のものとし得る。
【００３０】
方法３００の工程３４０は、第２の半導体材料を含む第２の半導体領域を形成する工程である。一例として、第２の半導体領域は、図１及び２にそれぞれ示したチャネル領域１３０又はチャネル領域２３０と同様のものとし得る。一実施形態において、第２の半導体材料は、第２のＩＩＩ族材料と第２のＶ族材料とを有する。第２のＩＩＩ族材料は、第１のＩＩＩ族材料と同じであってもよいし、異なっていてもよい。同様に、第２のＶ族材料は、第１のＶ族材料と同じであってもよいし、異なっていてもよい。一実施形態において、工程３３０、工程３４０、又は別の一工程は、第１の化合物半導体及び第２の化合物半導体を互いに格子整合させることを有する。特定の一実施形態において、第２の半導体材料はＩｎ０．５３Ｇａ０．４７Ａｓを有する。
【００３１】
方法３００の工程３５０は、第３の半導体材料を含む第３の半導体領域を形成する工程である。一例として、第３の半導体領域は、図１及び２にそれぞれ示したドレイン領域１２０又はドレイン領域２２０と同様のものとし得る。一実施形態において、第３の半導体材料は、第３のＩＩＩ族材料と第３のＶ族材料とを有する。第３のＩＩＩ族材料は、第２及び／又は第１のＩＩＩ族材料と同じであってもよいし、異なっていてもよい。同様に、第３のＶ族材料は、第２及び／又は第１のＶ族材料と同じであってもよいし、異なっていてもよい。一実施形態において、工程３５０は、第３の半導体材料として、その伝導帯の底より上に位置する電荷中性レベルを有する半導体材料を選択することを有する。特定の一実施形態において、第３の半導体材料はＩｎ０．５３Ｇａ０．４７Ａｓを有する。
【００３２】
方法３００の工程３６０は、少なくとも第１の半導体領域の少なくとも一部の上に、ゲート絶縁体を堆積する工程である。一例として、ゲート絶縁体は、図１及び２にそれぞれ示したゲート絶縁体１４５又はゲート絶縁体２４５と同様のものとし得る。
【００３３】
方法３００の工程３７０は、ゲート絶縁体の上にゲート電極を形成する工程である。一例として、ゲート電極は、図１及び２にそれぞれ示したゲート電極１４０又はゲート電極２４０と同様のものとし得る。
【００３４】
方法３００の工程３８０は、ＴＦＥＴのゲートコンタクト、ソースコンタクト及びドレインコンタクトを形成する工程である。
【００３５】
図４は、本発明の一実施形態に従ったプレーナＴＦＥＴの製造方法４００を例示するフローチャートである。一例として、方法４００は、図２に示したＴＦＥＴ２００と同様のＴＦＥＴの形成をもたらし得る。方法４００はまた、図５−８に示して後述するＴＦＥＴ５００の形成をもたらし得る。図５−８は、本発明の一実施形態に従った製造プロセスの様々な段階におけるＴＦＥＴ５００の断面図である。方法４００の工程群のうちの多くは、技術的に周知の技術に従って成し遂げられ得る。そのような場合には、そのような技術の細部については詳述しない（あるいは、全く説明しない）。プレーナＴＦＥＴ設計は、縦型ＴＦＥＴ設計の特徴であり得るソース／ゲート又はドレインの重なり容量（オーバーラップキャパシタンス）を分離するために使用され得る。
【００３６】
方法４００の工程４１０は、基板を準備する工程である。一例として、基板は図２に示した基板２０５と同様のものとし得る。
【００３７】
方法４００の工程４２０は、基板上にチャネル領域を形成する工程である。一例として、チャネル領域は、図２に示したチャネル領域２３０と同様のものとし得る。他の一例として、チャネル領域は、図５に最初に示すチャネル領域５３０と同様のものとし得る。一実施形態において、工程４２０は、第１の半導体材料が後述の工程４６０にて導入される第２の半導体材料とタイプＩＩバンド配列を有するように、チャネル領域を占めるべき第１の半導体材料を選択することを有する。特定の一実施形態において、工程４２０はＩｎ０．５３Ｇａ０．４７Ａｓを成長させることを有する。
【００３８】
方法４００の工程４３０は、チャネル領域上にゲート領域を画成する工程である。一例として、ゲート領域は、図２に示したゲート領域２４０と同様のものとし得る。他の一例として、ゲート領域は、図５に最初に示すゲート領域５４０と同様のものとし得る。一実施形態において、工程４３０は、ｈｉｇｈ−ｋ又はその他のゲート絶縁体（例えば、図５に最初に示すゲート絶縁体５４５など）とゲート金属（例えば、図５に最初に示すゲート金属５４６など）とを堆積し、それらをパターニングして犠牲ゲートを画成することを有する。
【００３９】
方法４００の工程４４０は、第１のドーパント種の注入及び活性化を行い、ゲート領域に隣接するソース領域及びドレイン領域を画成するとともに、ドレイン領域にドレイン材料を形成する工程である。ソース領域及びチャネル領域は、それらの隣接し合う側に沿って、プレーナＴＦＥＴのトンネル接合を形成する。工程４４０の一部として、あるいは恐らくは後続の工程４５０（後述する）である方法４００の異なる段階にて、の何れかで、第１のドーパント種は、技術的に知られた技術に従ったアニールプロセスによって活性化され得る。一例として、ソース領域及びドレイン領域は、それぞれ、図１又は２に示したソース領域１１０、２１０及びドレイン領域１２０、２２０と同様のものとし得る。工程４４０のイオン注入は、ｎ型又はｐ型の注入イベントを表す矢印を用いて図５に描かれている。一実施形態において、工程４４０は、ソース領域及びドレイン領域に上記ドーピング種（例えば、ｎ＋）を注入し、その後、後のｐ＋注入にソース領域を晒すようにソース領域をエッチングすることを有する。例えば、アモルファス化されたＩｎＧａＡｓはエピタキシャル膜に対して選択的にエッチングされるので、エッチングに先立ってソース領域が高エネルギーのイオン注入によってアモルファス化されていると、このプロセスの助けとなり得る。
【００４０】
様々な実施形態において、上述のように、チャネル領域及びドレイン領域は同じ半導体材料を有するので、例えば、チャネル領域がアンドープあるいは低濃度ドープのＩｎ０．５３Ｇａ０．４７Ａｓを含む場合、工程４４０後のドレイン領域は、より高濃度にドープされたＩｎ０．５３Ｇａ０．４７Ａｓを含み得る。図６は、本発明の一実施形態に従った工程４４０の結果を例示している。一例として、工程４４０によって画成されるソース領域は、図６に示すソース領域６１０と同様のものとすることができ、工程４４０によって画成されるドレイン領域は、図６に示すドレイン領域６２０と同様のものとすることができる。
【００４１】
方法４００の工程４５０は、ソース領域を露出させて、ゲート領域及びチャネル領域の上にマスク層を堆積する工程である。一例として、マスク層は、図７に示すマスク層７０１と同様のものとすることができる。一実施形態において、マスク層７０１は窒化シリコン（ＳｉＮ）を有し得る。一実施形態において、工程４５０は、犠牲ゲートの除去に先立たれ、且つドープされた領域の注入物活性化アニールに続かれることができる。例えば、図７においては、ソース領域から、注入された材料が除去されており、マスク層７０１はソース領域６１０上には延在していない。
【００４２】
方法４００の工程４６０は、ソース領域にソース材料を形成する工程である。一実施形態において、工程４６０は、（上述の工程４２０にて導入された）第１の半導体材料とタイプＩＩバンド配列を有する第２の半導体材料をソース領域に形成することを有する。特定の一実施形態において、工程４６０はＧａＡｓ０．５Ｓｂ０．５を成長させることを有する。一例として、工程４６０は、数ｎｍの第１の半導体材料（例えば、ＩｎＧａＡｓ）のその場再成長と、それに続く、例えばその場ｐドープされるＧａＡｓＳｂなどのソース材料の再成長とを有し得る。ソース材料は、マスク層によって覆われた領域上には成長しない。
【００４３】
方法４００の工程４７０は、マスク層を除去する工程である。図８は、本発明の一実施形態に従った工程４７０の実行後のＴＦＥＴ５００を示している。
【００４４】
方法４００の工程４８０は、ゲート絶縁体、ソース／ドレインコンタクト、及びゲート電極を形成する工程である。一例として、ゲート絶縁体、ソース／ドレインコンタクト、及びゲート電極は、それぞれ、図１又は２に示したゲート絶縁体１４５及び／又は２４５、ソースコンタクト／ドレインコンタクト１１１、２１１／１２１、２２１、及びゲート領域１４０及び／又は２４０と同様のものとすることができる。工程４８０及びその他の処理工程の実行により、図２に示したＴＦＥＴ２００に似たＴＦＥＴがもたらされ得る。
【００４５】
方法４００は、本発明に従ったプレーナＴＦＥＴを構築する１つの方法である。当然ながら、数多くのその他の方法及び変形例も可能である。そのような更なる方法の１つを次に説明する。デバイス製造は、反応炉内でバッファ層／基板上にアンドープ（あるいは低濃度ドープ）のＩｎＧａＡｓを成長させることで開始され得る。そして、上記反応炉内で、格子整合されたｐ型ＧａＡｓＳｂ（ＩｎＧａＡｓと同様にＩｎＰにも格子整合される）が堆積される。ＧａＡｓＳｂ層が成長されると、ウェハは真空チャンバから取り出され、ＳｉＮマスクが堆積される。ソースメサが、従来からのリソグラフィによって、アンドープのＩｎＧａＡｓのバルク内の何れかの箇所までエッチングを行うことで形成される。そして、ウェハは反応炉へと送られ、続いて、アンドープのＩｎＧａＡｓの再成長が行われる。ＳｉＮ層上ではＩｎＧａＡｓは成長されない。数ｎｍのＩｎＧａＡｓの後、ｎ＋のＩｎｘＧａ１−ｘＡｓ（ｘ＝０．５３）又は歪みＩｎｘＧａ１−ｘＡｓ（ｘ＞０．５３）のドレインが堆積される。デバイス製造の残りの部分が実行され、ゲート酸化膜、Ｓ／Ｄ及びゲートが形成される。
【００４６】
特定の実施形態を参照して本発明を説明したが、当業者に理解されるように、本発明の精神又は範囲を逸脱することなく様々な変形が為され得る。従って、本発明の実施形態の開示は、本発明の範囲の例示を意図するものであって、限定的であることを意図するものではない。本発明の範囲は、添付の請求項によって必要とされる範囲によってのみ限定されるべきである。例えば、当業者には容易に明らかになるように、ここで説明したＴＦＥＴ及びそれに関連する構造及び方法は、多様な実施形態にて実現されることができ、それらの実施形態のうちの特定のものに関する以上の説明は、必ずしも、全ての取り得る実施形態の完全な説明を表すわけではない。
【００４７】
また、特定の実施形態に関して利益、その他の利点、及び問題の解決策を説明した。しかしながら、それらの利益、利点、問題の解決策、及び何らかの利益、利点若しくは解決策を生じさせる、あるいは一層明白なものにする如何なる要素又は要素群も、何れかの請求項又は全ての請求項の重要、必要あるいは本質的な特徴又は要素として解されるべきではない。
【００４８】
さらに、ここで開示した実施形態及び限定事項は、それらの実施形態及び／又は限定事項が：（１）請求項中で明示的に要求されていない場合；及び（２）均等論の下で請求項中の明示的な要素及び／又は限定事項と潜在的に均等であるわけではない場合、奉仕の原則の下で公に捧げられるものではない。
【技術分野】
【０００１】
開示される本発明の実施形態は、概してトンネル電界効果トランジスタに関し、より具体的にはそのようなトランジスタに使用され得る材料に関する。
【背景技術】
【０００２】
トンネル電界効果トランジスタ（Tunnel Field Effect Transistor；ＴＦＥＴ）は、ディープサブミクロン・マイクロプロセッサ・テクノロジ・ノードにおいて発生し得るトランジスタの製造及び動作における一定の障害を克服する可能性を有するために研究されているデバイスである。幾つかある潜在的な利点の中で特に、ＴＦＥＴは例えば２２ナノメートル（ｎｍ）までのスケーリングを実現する助けになるものと見込まれている。それは、ＴＦＥＴの閾値電圧（Ｖｔ）は、スケーリングに伴うチャネル領域のドーパントの離散的性質によって制約されず、また、サブスレッショルドスイング（sub-threshold swing）Ｓが６０ミリボルト／ディケイド（ｍＶ／ｄｅｃ）より低くなり得るためである。その結果、オフ状態リーク電流（Ｉｏｆｆ）を、既存の相補型金属−酸化物−半導体（ＣＭＯＳ）デバイスのそれより低くまで、有意に低減することができる。ＴＦＥＴはまた、高速スイッチング能力を有する。
【０００３】
ＴＦＥＴ構造はＣＭＯＳトランジスタの構造と近いものである。ｎ型（ＮＴＦＥＴ）とｐ型（ＰＴＦＥＴ）との、２種類のＴＦＥＴが存在する。ドレイン電流は、ＮＴＦＥＴではゲート電圧（Ｖｇ）を増加させることに伴って増大し、ＰＴＦＥＴではＶｇを低下させることに伴って増大する。ＮＴＦＥＴはＶｔより高いゲート−ソース電圧（Ｖｇｓ）でオンに切り換わり、ＰＴＦＥＴはＶｔより低いＶｇｓでオンに切り換わる。ＮＴＦＥＴにおいては、ソースはｐドープされ、ドレインはｎドープされる。ＰＴＦＥＴにおいては、ソースはｎドープされ、ドレインはｐドープされる。ＴＦＥＴは、オフ状態及びオン状態の双方において、指数関数的に増大する温度無依存の特性を示す。サブスレッショルドスイングＳが３００Ｋで６０ｍＶ／ｄｅｃという下限を有する従来のＣＭＯＳデバイスとは異なり、ＴＦＥＴにおけるＳは温度と無関係である。結果として、上述のように、オフ状態リークを有意に低減することができる。ＴＦＥＴにおける閾値電圧は、トンネル接合のソース端での幅及び高さによって制御され、チャネルドーピングには依存しない。トンネル接合でのエネルギーバンドギャップがトンネル障壁高さを決定する。ソース領域とチャネル領域との間にデルタ層と呼ばれるものを導入することによって、トンネル接合での価電子帯オフセット及びバンドギャップがソース領域材料に対して低下されることが明らかになっている。これは、トンネル障壁高さを低下させ、故に、より高いトンネリング確率をもたらす。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
トンネル電界効果トランジスタ及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
一実施形態によれば、トンネル電界効果トランジスタ（ＴＦＥＴ）は、ソース領域、ドレイン領域、ソース領域とドレイン領域との間のチャネル領域、及びチャネル領域に隣接するゲート領域を含む。ソース領域は、第１のＩＩＩ族材料と第１のＶ族材料とを有する第１の化合物半導体を含み、チャネル領域は、第２のＩＩＩ族材料と第２のＶ族材料とを有する第２の化合物半導体を含む。
【図面の簡単な説明】
【０００６】
開示される実施形態は、以下の図を含む添付図面とともに以下の詳細な説明を読むことによって一層十分に理解されることになる。
【図１】本発明の一実施形態に従ったＴＦＥＴを示す断面図である。
【図２】本発明の他の一実施形態に従ったＴＦＥＴを示す断面図である。
【図３】本発明の一実施形態に従ったＴＦＥＴを製造する方法を例示するフローチャートである。
【図４】本発明の一実施形態に従ったプレーナＴＦＥＴを製造する方法を例示するフローチャートである。
【図５】本発明の一実施形態に従ったプレーナＴＦＥＴの製造プロセスの一段階におけるプレーナＴＦＥＴを示す断面図である。
【図６】本発明の一実施形態に従ったプレーナＴＦＥＴの製造プロセスの他の一段階におけるプレーナＴＦＥＴを示す断面図である。
【図７】本発明の一実施形態に従ったプレーナＴＦＥＴの製造プロセスの他の一段階におけるプレーナＴＦＥＴを示す断面図である。
【図８】本発明の一実施形態に従ったプレーナＴＦＥＴの製造プロセスの他の一段階におけるプレーナＴＦＥＴを示す断面図である。
【発明を実施するための形態】
【０００７】
説明の単純化及び明瞭化のため、図は構築の一般的な手法を示し、周知の機能及び技術の説明及び詳細については、記述される本発明の実施形態の議論をいたずらに不明瞭にしないために省略する。また、図中の要素群は必ずしも縮尺通りに描かれていない。例えば、本発明の実施形態の理解を高める助けとなるよう、図中の要素群の一部の寸法は他の要素に対して誇張されていることがある。相異なる図における同一の参照符号は同一の要素を表し、類似の参照符号は必ずではないが類似の要素を表す。
【０００８】
この説明及び請求項において用語“第１”、“第２”、“第３”、“第４”及びこれらに類するものが用いられる場合、それらは複数の類似要素を区別するために使用されているのであり、必ずしも特定の順次的あるいは時間的な順序を記述するものではない。理解されるように、そのように使用される用語は、適切な状況下で相互に交換可能であり、ここで説明される本発明の実施形態は、例えば、ここで図示あるいはその他の方法で説明されるものとは異なる順序で処理されることが可能である。同様に、或る方法が一連の工程を有するものとしてここで説明される場合、ここで提示されるそれらの工程の順序は、必ずしも、それらの工程が行われ得る唯一の順序ではなく、記述される特定の工程は省略される場合があり、且つ／或いは、ここで説明されない特定のその他の工程がその方法に追加される場合がある。また、用語“有する”、“含む”、“持つ”及びそれらの如何なる変形も、非排他的な包含に及ぶことが意図されるものであり、要素群の列挙を有するプロセス、方法、品目及び装置は、必ずしもそれらの要素群に限定されるものではなく、明示的に列挙されないその他の要素や、そのようなプロセス、方法、品目又は装置に本来備わるその他の要素を含み得るものである。
【０００９】
この説明及び請求項において用語“左”、“右”、“前”、“後”、“頂部”、“底部”、“上”、“下”及びこれらに類するものが用いられる場合、それらは説明目的で使用されているのであり、必ずしも恒久的な相対位置を記述するために使用されているわけではない。理解されるように、そのように使用される用語は、適切な状況下で相互に交換可能であり、ここで説明される本発明の実施形態は、例えば、ここで図示あるいはその他の方法で説明されるものとは異なる向きで処理されることが可能である。用語“結合される”は、ここでは、電気的あるいは非電気的に直接あるいは間接的に接続されることとして定義される。互いに“隣接する”としてここで記述される物は、このような言い回しが使用される状況に応じて、互いに物理的に接触していてもよいし、互いに近接していてもよいし、あるいは互いに同一の大まかな領域若しくはエリアにあってもよい。“一実施形態において”という言い回しがここで現れることは、必ずしも全てが同一の実施形態に言及しているわけではない。
【００１０】
本発明の一実施形態において、ＴＦＥＴは、ソース領域、ドレイン領域、ソース領域とドレイン領域との間のチャネル領域、及びチャネル領域に隣接するゲート領域を有する。ソース領域は、第１のＩＩＩ族材料と第１のＶ族材料とを有する第１の化合物半導体を含み、チャネル領域は、第２のＩＩＩ族材料と第２のＶ族材料とを有する第２の化合物半導体を含む。
【００１１】
ＴＦＥＴの一定の潜在的な利点については上述した。それらの利点は、高速スイッチング能力と、デバイスのスケーリングに伴ってＩｏｆｆの低減を可能にするサブスレッショルドスイングＳの温度無依存性に少なくとも部分的に起因する、従来のＣＭＯＳトランジスタのスケーリング限界を打破する可能性とを含む。しかしながら、既存のＴＦＥＴは、トンネル電流密度を高めるために、ソース領域及びドレイン領域に高いドーピング濃度を必要とし、ソース領域及びドレイン領域のアモルファス化の可能性を生じさせる。詳細に後述するように、本発明の実施形態は、イオン注入誘起ダメージを排除する容易に実現可能なＩＩＩ−Ｖ族ベースの材料を用いた、実行可能なＴＦＥＴ製造プロセスを提供する。
【００１２】
より具体的には、本発明の実施形態は、ＴＦＥＴを製造するために、タイプＩＩのバンドオフセットと、表面状態に起因する伝導帯内でのフェルミレベルピニングと、ＩＩＩ−Ｖ族半導体の結晶再成長特性とを利用する。本発明の様々な実施形態に従ったＴＦＥＴの特徴は、ＩＩＩ−Ｖレイヤスタックを備えたプレーナ型又は縦型のＴＦＥＴ、隣接し合うレイヤ間でタイプＩＩバンド配列（アライメント）を有するエピタキシャル部品としての多層スタック、典型的に伝導帯内でピニングする材料のドレイン（例えば、ｎ＋領域）、及び高エネルギーイオン注入とは対照的なソース及びドレインのその場（ｉｎ−ｓｉｔｕ）ドーピングを含み得る。
【００１３】
図面を参照するに、図１は、本発明の一実施形態に従ったＴＦＥＴ１００の断面図である。図１に示すように、ＴＦＥＴ１００は、基板（図示せず）上に形成されたソース領域１１０及びドレイン領域１２０、ソース領域１１０とドレイン領域１２０との間のチャネル領域１３０、並びにチャネル領域１３０に隣接するゲート領域１４０を有している。ゲート絶縁体１４５が、ゲート領域１４０とソース、チャネル及びドレイン領域とを相互に電気的に絶縁している。一実施形態において、ゲート領域１４０は金属ゲート電極を含み、ゲート絶縁体１４５は高誘電率（ｈｉｇｈ−ｋ）誘電体材料である。他の一実施形態において、ゲート領域１４０はポリシリコンゲート電極を含み、ゲート絶縁体１４５は酸化物材料である。
【００１４】
ソースコンタクト１１１が、ソース領域１１０に電圧を印加することを可能にしており、ドレイン領域１２０及びゲート領域１４０にも同様のコンタクト、すなわち、それぞれドレインコンタクト１２１及びゲートコンタクト１４１が結合されている。スペーサ１５０が、ゲート領域１４０及びゲート絶縁体１４５の頂部を覆っている。
【００１５】
ソース−チャネル界面のドーピングレベルを高めるために、デルタ層が導入され得る。図示した実施形態において、ＴＦＥＴ１００は更に、ソース領域１１０とチャネル領域１３０との間に配置されたデルタ層１６０を有している。故に、デルタ層１６０の一部はＴＦＥＴ１００のトンネル接合１７０の位置にある。デルタ層１６０は、トンネル接合１７０（図示のように、チャネル領域１３０の端部に位置する）の価電子帯オフセット及びバンドギャップのうちの少なくとも一方を低下させる材料を有する。上述のように、より低い価電子帯オフセット及びより低いバンドギャップは、トンネル障壁高さを低下させ、トンネリング確率を増大させる。特定の一実施形態において、デルタ層１６０はＧａＡｓ０．０８Ｓｂ０．９２を有する。同一あるいは他の実施形態において、デルタ層１６０は完全に歪まされて成長される、すなわち、臨界的（クリティカル）なレイヤ厚さを超えないように成長される。
【００１６】
ソース領域１１０は、第１のＩＩＩ族材料と第１のＶ族材料とを有する第１の化合物半導体を含む。チャネル領域１３０は、第２のＩＩＩ族材料と第２のＶ族材料とを有する第２の化合物半導体を含む。これらの材料は、ソース、チャネル及びドレイン領域が同一材料からなる場合にホモ接合を作り出し、ソース、チャネル及びドレイン領域が少なくとも２つの異なる材料からなる場合にヘテロ接合を作り出すように結合し得る。
【００１７】
本発明の一実施形態によれば、第２の化合物半導体は、第１の化合物半導体とタイプＩＩのバンド配列を有する。技術的に知られているように、これが意味するのは、ソース領域の価電子帯はチャネル領域のバンドギャップ内に入るがソース領域の伝導帯はチャネル領域の伝導帯より高いようなバンドオフセットであるということである。故に、チャネル領域の実効的なバンドギャップが更に縮小され、トンネリング確率が増大され、そして、その場ドーピングの幾分低い濃度を支持するよう、高いソースドーピングを有する必要性が排除される。ソース材料の堆積中のその場ドーピングは、標準技術に従って容易に実行されることができる。同一あるいは他の実施形態において、第１の化合物半導体及び第２の化合物半導体は互いに格子整合される。以上の特徴を示す材料の例は、以下にて与えられる。
【００１８】
バンドオフセットが、フェルミレベルを揃えるようにバンドを移動させることを容易にするようなものであるので、上述のように、かなり低めのドーピングのみが必要とされる。ソース／ドレイン領域のドーピングは１×１０１６ｃｍ−３の域と同程度の低さとし得る。また、上述のように、これはその場ドーピングが十分なものであることを可能にし、ソース領域及びドレイン領域のアモルファス化の可能性を有するイオン注入を採用する必要性を排除する。
【００１９】
特定の実施形態において、（ＮＴＦＥＴにおける）ドレイン領域１２０は、その伝導帯の底より上に電荷中性レベルが位置する材料を含む。これは、そのフェルミレベルピニング位置が伝導帯内にあること、すなわち、それが真性半導体であることを意味する。伝導帯内でピニングするレイヤ群を導入することは、ドレインにおける高濃度ドーピングの必要性を低減あるいは排除し得る。一実施形態において、ドレイン領域１２０の材料は、例えばＩｎＡｓ、ＩｎＮ又はこれらに類するものなど、第３の化合物半導体を有する。（以上の議論はＰＴＦＥＴのソース領域にも当てはまる。）特定の一実施形態において、Ｉｎ０．５３Ｇａ０．４７Ａｓが第３の化合物半導体すなわちＮＴＦＥＴのドレイン領域に用いられ、ＧａＡｓ０．５Ｓｂ０．５及びＩｎ０．５３Ｇａ０．４７Ａｓが、それぞれ、ＮＴＦＥＴの第１及び第２の化合物半導体すなわちソース領域及びチャネル領域に用いられ得る。
【００２０】
様々な材料、又は材料の組み合わせが、上述の特性を示し、本発明の実施形態に使用され得る。これらの一部は上述したが、以下でも繰り返す。例えば、格子整合されたホモ接合の場合、例えばＩｎＡｓ、ＩｎｘＧａ１−ｘＡｓ（ｘ≧０．５３）、ＩｎＳｂ、ＩｎＮ、ＩｎＡｓＳｂ及びＩｎＧａＮなどの低い有効質量を有するバンドギャップの狭い材料（ナロウバンドギャップ材料）が用いられ得る。ここで、Ｉｎはインジウムであり、Ａｓはヒ素であり、Ｇａはガリウムであり、Ｓｂはアンチモンであり、Ｎは窒素である。格子整合されたヘテロ接合及び格子整合されていないヘテロ接合の場合、可能なＮＴＦＥＴ材料は、ソース用（前段落の言い方では、第１の化合物半導体用）のＧａＡｓ０．５Ｓｂ０．５、チャネル用（前段落の言い方では、第２の化合物半導体用）のＩｎ０．５３Ｇａ０．４７Ａｓ（又はＩｎ０．５３ＧａＡｓ）、及びｘ≧０．５３としてドレイン用のＩｎｘＧａ１−ｘＡｓ（又はＩｎ０．５３ＧａＡｓ）を含む。より一般的には、ソース、チャネル及びドレインの材料は、それぞれ、ＧａＳｂ、ＩｎＧａＡｓＳｂ及びＩｎＡｓ、又は、ＧａＳｂ、ＩｎＡｓ及びＩｎＡｓとしてもよい。タイプＩＩバンドオフセットを有する、格子整合されたヘテロ接合及び格子整合されていないヘテロ接合の場合、ＧａＡｓ０．５Ｓｂ０．５、Ｉｎ０．５３ＧａＡｓ及びＩｎ０．５３ＧａＡｓが、それぞれ、ソース、チャネル及びドレイン領域に使用され得る。ＧａＡｓ０．５Ｓｂ０．５及びＩｎ０．５３Ｇａ０．４７Ａｓのレイヤ群もタイプＩＩバンドオフセットを有する。デルタ層を有する実施形態においては、上述のように、デルタ層はＧａＡｓ０．０８Ｓｂ０．９２を有することができる。
【００２１】
なお、ホモ接合に関する場合にはレイヤ厚さは重要でないが、ヘテロ接合の場合には、下地の格子整合されないレイヤ上にレイヤを成長させるときに観察されなければならない臨界レイヤ厚さ限界が存在することになる。技術的に知られているように、臨界レイヤ厚さを超えると、成長中のレイヤ内に欠陥が生じ得る。
【００２２】
ｐ＋ソースから到来するトンネル電子の注入により、インパクトイオン化が引き起こされる。トンネル電流及びインパクトイオン化はゲート電圧に依存する。ゲート電圧なしのとき、チャネル内の電界は小さい。提案した構造にて与えられるバンドオフセットにより、チャネル内の電界が増大されるとき、そのような構造の真性（低濃度ドープされた）領域（チャネル領域）におけるアバランシェ降伏の可能性が低下され得る。
【００２３】
その他のＴＦＥＴ構成も可能である。例えば、ソース領域１１０及びドレイン領域１２０の位置は、ドレイン領域１２０がチャネル領域１３０の上にあり且つソース領域１１０がチャネル領域１３０の下にあるように、ＴＦＥＴ１００内で入れ替えられてもよい。ＴＦＥＴ１００のそのような実施形態及び図示した実施形態は何れも、縦型ＴＦＥＴ構造（又は、単に“縦型ＴＦＥＴ”）の例である。こう呼ばれるのは、ソース、チャネル及びドレイン領域が、互いに対して縦方向に配置されるからである。ソース、チャネル及びドレイン領域が互いに対して横方向に配置されるプレーナ（又は、横型）ＴＦＥＴの可能である。プレーナＴＦＥＴの一例を図２に示す。図２は、本発明の一実施形態に従ったＴＦＥＴ２００の断面図である。これらの代替的なＴＦＥＴ構成の各々は、ＴＦＥＴ１００に関して説明した特徴を共有し且つ利点を示すように製造され得る。
【００２４】
トンネル接合の障壁高さは、他のホモ接合Ｓｉ ＴＦＥＴにおいて、より狭いバンドギャップの化合物半導体（例えば、ＳｉＧｅ）のソース端位置への導入によって低下され得ることが示されている。例えばＩｎＡｓ、ＩｎＡｓＳｂ及びＩｎＳｂなどの低バンドギャップ材料は、シリコンの有効質量及びバンドギャップエネルギーより遙かに小さい有効質量（ｍ＊）及びバンドギャップエネルギー（Ｅｇ）を有し、故に、シリコンの場合に可能なものより遙かに大きいことが予期されるトンネル電流を可能にする。
【００２５】
図２に示すように、ＴＦＥＴ２００は、基板２０５、基板２０５内のソース領域２１０及びドレイン領域２２０、ソース領域２１０とドレイン領域２２０との間のチャネル領域２３０、並びにゲート絶縁体２４５によって基板２０５から離隔されたゲート領域２４０を有している。ソース領域２１０、ドレイン領域２２０及びゲート領域２４０は、それぞれ、ソースコンタクト２１１、ドレインコンタクト２２１及びゲートコンタクト２４１によってコンタクトをとられている。基板２０５が低濃度にｎドープされている場合、ソース領域２１０がｐドープされ且つドレイン領域２２０がｎドープされて、ＴＦＥＴ２００はＮＴＦＥＴになる。それに代えてドレイン領域２２０がｎドープされ且つソース領域２１０がｐドープされる場合、ＴＦＥＴ２００はＰＴＦＥＴになる。その場合、ソース領域２１０及びドレイン領域２２０は、基板２０５内のｐウェル（図示せず）内に位置し得る。何れの場合も、トンネル接合は、ソース領域に近い側のチャネル領域の端部に位置する。
【００２６】
図３は、本発明の一実施形態に従ったＴＦＥＴの製造方法３００を例示するフローチャートである。一例として、方法３００は、図１及び２にそれぞれ示したＴＦＥＴ１００又はＴＦＥＴ２００と同様のＴＦＥＴの形成をもたらし得る。方法３００の工程群のうちの多くは、技術的に周知の技術に従って成し遂げられ得る。そのような場合には、そのような技術の細部については詳述しない（あるいは、全く説明しない）。
【００２７】
方法３００の工程３１０は、基板を準備する工程である。一例として、基板は図２に示した基板２０５と同様のものとし得る。
【００２８】
方法３００の工程３２０は、第２の半導体材料とタイプＩＩバンド配列を有する第１の半導体材料を選択する工程である。一実施形態において、第１の半導体材料は、第１のＩＩＩ族材料と第１のＶ族材料とを有する。特定の一実施形態において、第１の半導体材料はＧａＡｓ０．５Ｓｂ０．５を有する。
【００２９】
方法３００の工程３３０は、第１の半導体材料を含む第１の半導体領域を形成する工程である。一例として、第１の半導体領域は、図１及び２にそれぞれ示したソース領域１１０又はソース領域２１０と同様のものとし得る。
【００３０】
方法３００の工程３４０は、第２の半導体材料を含む第２の半導体領域を形成する工程である。一例として、第２の半導体領域は、図１及び２にそれぞれ示したチャネル領域１３０又はチャネル領域２３０と同様のものとし得る。一実施形態において、第２の半導体材料は、第２のＩＩＩ族材料と第２のＶ族材料とを有する。第２のＩＩＩ族材料は、第１のＩＩＩ族材料と同じであってもよいし、異なっていてもよい。同様に、第２のＶ族材料は、第１のＶ族材料と同じであってもよいし、異なっていてもよい。一実施形態において、工程３３０、工程３４０、又は別の一工程は、第１の化合物半導体及び第２の化合物半導体を互いに格子整合させることを有する。特定の一実施形態において、第２の半導体材料はＩｎ０．５３Ｇａ０．４７Ａｓを有する。
【００３１】
方法３００の工程３５０は、第３の半導体材料を含む第３の半導体領域を形成する工程である。一例として、第３の半導体領域は、図１及び２にそれぞれ示したドレイン領域１２０又はドレイン領域２２０と同様のものとし得る。一実施形態において、第３の半導体材料は、第３のＩＩＩ族材料と第３のＶ族材料とを有する。第３のＩＩＩ族材料は、第２及び／又は第１のＩＩＩ族材料と同じであってもよいし、異なっていてもよい。同様に、第３のＶ族材料は、第２及び／又は第１のＶ族材料と同じであってもよいし、異なっていてもよい。一実施形態において、工程３５０は、第３の半導体材料として、その伝導帯の底より上に位置する電荷中性レベルを有する半導体材料を選択することを有する。特定の一実施形態において、第３の半導体材料はＩｎ０．５３Ｇａ０．４７Ａｓを有する。
【００３２】
方法３００の工程３６０は、少なくとも第１の半導体領域の少なくとも一部の上に、ゲート絶縁体を堆積する工程である。一例として、ゲート絶縁体は、図１及び２にそれぞれ示したゲート絶縁体１４５又はゲート絶縁体２４５と同様のものとし得る。
【００３３】
方法３００の工程３７０は、ゲート絶縁体の上にゲート電極を形成する工程である。一例として、ゲート電極は、図１及び２にそれぞれ示したゲート電極１４０又はゲート電極２４０と同様のものとし得る。
【００３４】
方法３００の工程３８０は、ＴＦＥＴのゲートコンタクト、ソースコンタクト及びドレインコンタクトを形成する工程である。
【００３５】
図４は、本発明の一実施形態に従ったプレーナＴＦＥＴの製造方法４００を例示するフローチャートである。一例として、方法４００は、図２に示したＴＦＥＴ２００と同様のＴＦＥＴの形成をもたらし得る。方法４００はまた、図５−８に示して後述するＴＦＥＴ５００の形成をもたらし得る。図５−８は、本発明の一実施形態に従った製造プロセスの様々な段階におけるＴＦＥＴ５００の断面図である。方法４００の工程群のうちの多くは、技術的に周知の技術に従って成し遂げられ得る。そのような場合には、そのような技術の細部については詳述しない（あるいは、全く説明しない）。プレーナＴＦＥＴ設計は、縦型ＴＦＥＴ設計の特徴であり得るソース／ゲート又はドレインの重なり容量（オーバーラップキャパシタンス）を分離するために使用され得る。
【００３６】
方法４００の工程４１０は、基板を準備する工程である。一例として、基板は図２に示した基板２０５と同様のものとし得る。
【００３７】
方法４００の工程４２０は、基板上にチャネル領域を形成する工程である。一例として、チャネル領域は、図２に示したチャネル領域２３０と同様のものとし得る。他の一例として、チャネル領域は、図５に最初に示すチャネル領域５３０と同様のものとし得る。一実施形態において、工程４２０は、第１の半導体材料が後述の工程４６０にて導入される第２の半導体材料とタイプＩＩバンド配列を有するように、チャネル領域を占めるべき第１の半導体材料を選択することを有する。特定の一実施形態において、工程４２０はＩｎ０．５３Ｇａ０．４７Ａｓを成長させることを有する。
【００３８】
方法４００の工程４３０は、チャネル領域上にゲート領域を画成する工程である。一例として、ゲート領域は、図２に示したゲート領域２４０と同様のものとし得る。他の一例として、ゲート領域は、図５に最初に示すゲート領域５４０と同様のものとし得る。一実施形態において、工程４３０は、ｈｉｇｈ−ｋ又はその他のゲート絶縁体（例えば、図５に最初に示すゲート絶縁体５４５など）とゲート金属（例えば、図５に最初に示すゲート金属５４６など）とを堆積し、それらをパターニングして犠牲ゲートを画成することを有する。
【００３９】
方法４００の工程４４０は、第１のドーパント種の注入及び活性化を行い、ゲート領域に隣接するソース領域及びドレイン領域を画成するとともに、ドレイン領域にドレイン材料を形成する工程である。ソース領域及びチャネル領域は、それらの隣接し合う側に沿って、プレーナＴＦＥＴのトンネル接合を形成する。工程４４０の一部として、あるいは恐らくは後続の工程４５０（後述する）である方法４００の異なる段階にて、の何れかで、第１のドーパント種は、技術的に知られた技術に従ったアニールプロセスによって活性化され得る。一例として、ソース領域及びドレイン領域は、それぞれ、図１又は２に示したソース領域１１０、２１０及びドレイン領域１２０、２２０と同様のものとし得る。工程４４０のイオン注入は、ｎ型又はｐ型の注入イベントを表す矢印を用いて図５に描かれている。一実施形態において、工程４４０は、ソース領域及びドレイン領域に上記ドーピング種（例えば、ｎ＋）を注入し、その後、後のｐ＋注入にソース領域を晒すようにソース領域をエッチングすることを有する。例えば、アモルファス化されたＩｎＧａＡｓはエピタキシャル膜に対して選択的にエッチングされるので、エッチングに先立ってソース領域が高エネルギーのイオン注入によってアモルファス化されていると、このプロセスの助けとなり得る。
【００４０】
様々な実施形態において、上述のように、チャネル領域及びドレイン領域は同じ半導体材料を有するので、例えば、チャネル領域がアンドープあるいは低濃度ドープのＩｎ０．５３Ｇａ０．４７Ａｓを含む場合、工程４４０後のドレイン領域は、より高濃度にドープされたＩｎ０．５３Ｇａ０．４７Ａｓを含み得る。図６は、本発明の一実施形態に従った工程４４０の結果を例示している。一例として、工程４４０によって画成されるソース領域は、図６に示すソース領域６１０と同様のものとすることができ、工程４４０によって画成されるドレイン領域は、図６に示すドレイン領域６２０と同様のものとすることができる。
【００４１】
方法４００の工程４５０は、ソース領域を露出させて、ゲート領域及びチャネル領域の上にマスク層を堆積する工程である。一例として、マスク層は、図７に示すマスク層７０１と同様のものとすることができる。一実施形態において、マスク層７０１は窒化シリコン（ＳｉＮ）を有し得る。一実施形態において、工程４５０は、犠牲ゲートの除去に先立たれ、且つドープされた領域の注入物活性化アニールに続かれることができる。例えば、図７においては、ソース領域から、注入された材料が除去されており、マスク層７０１はソース領域６１０上には延在していない。
【００４２】
方法４００の工程４６０は、ソース領域にソース材料を形成する工程である。一実施形態において、工程４６０は、（上述の工程４２０にて導入された）第１の半導体材料とタイプＩＩバンド配列を有する第２の半導体材料をソース領域に形成することを有する。特定の一実施形態において、工程４６０はＧａＡｓ０．５Ｓｂ０．５を成長させることを有する。一例として、工程４６０は、数ｎｍの第１の半導体材料（例えば、ＩｎＧａＡｓ）のその場再成長と、それに続く、例えばその場ｐドープされるＧａＡｓＳｂなどのソース材料の再成長とを有し得る。ソース材料は、マスク層によって覆われた領域上には成長しない。
【００４３】
方法４００の工程４７０は、マスク層を除去する工程である。図８は、本発明の一実施形態に従った工程４７０の実行後のＴＦＥＴ５００を示している。
【００４４】
方法４００の工程４８０は、ゲート絶縁体、ソース／ドレインコンタクト、及びゲート電極を形成する工程である。一例として、ゲート絶縁体、ソース／ドレインコンタクト、及びゲート電極は、それぞれ、図１又は２に示したゲート絶縁体１４５及び／又は２４５、ソースコンタクト／ドレインコンタクト１１１、２１１／１２１、２２１、及びゲート領域１４０及び／又は２４０と同様のものとすることができる。工程４８０及びその他の処理工程の実行により、図２に示したＴＦＥＴ２００に似たＴＦＥＴがもたらされ得る。
【００４５】
方法４００は、本発明に従ったプレーナＴＦＥＴを構築する１つの方法である。当然ながら、数多くのその他の方法及び変形例も可能である。そのような更なる方法の１つを次に説明する。デバイス製造は、反応炉内でバッファ層／基板上にアンドープ（あるいは低濃度ドープ）のＩｎＧａＡｓを成長させることで開始され得る。そして、上記反応炉内で、格子整合されたｐ型ＧａＡｓＳｂ（ＩｎＧａＡｓと同様にＩｎＰにも格子整合される）が堆積される。ＧａＡｓＳｂ層が成長されると、ウェハは真空チャンバから取り出され、ＳｉＮマスクが堆積される。ソースメサが、従来からのリソグラフィによって、アンドープのＩｎＧａＡｓのバルク内の何れかの箇所までエッチングを行うことで形成される。そして、ウェハは反応炉へと送られ、続いて、アンドープのＩｎＧａＡｓの再成長が行われる。ＳｉＮ層上ではＩｎＧａＡｓは成長されない。数ｎｍのＩｎＧａＡｓの後、ｎ＋のＩｎｘＧａ１−ｘＡｓ（ｘ＝０．５３）又は歪みＩｎｘＧａ１−ｘＡｓ（ｘ＞０．５３）のドレインが堆積される。デバイス製造の残りの部分が実行され、ゲート酸化膜、Ｓ／Ｄ及びゲートが形成される。
【００４６】
特定の実施形態を参照して本発明を説明したが、当業者に理解されるように、本発明の精神又は範囲を逸脱することなく様々な変形が為され得る。従って、本発明の実施形態の開示は、本発明の範囲の例示を意図するものであって、限定的であることを意図するものではない。本発明の範囲は、添付の請求項によって必要とされる範囲によってのみ限定されるべきである。例えば、当業者には容易に明らかになるように、ここで説明したＴＦＥＴ及びそれに関連する構造及び方法は、多様な実施形態にて実現されることができ、それらの実施形態のうちの特定のものに関する以上の説明は、必ずしも、全ての取り得る実施形態の完全な説明を表すわけではない。
【００４７】
また、特定の実施形態に関して利益、その他の利点、及び問題の解決策を説明した。しかしながら、それらの利益、利点、問題の解決策、及び何らかの利益、利点若しくは解決策を生じさせる、あるいは一層明白なものにする如何なる要素又は要素群も、何れかの請求項又は全ての請求項の重要、必要あるいは本質的な特徴又は要素として解されるべきではない。
【００４８】
さらに、ここで開示した実施形態及び限定事項は、それらの実施形態及び／又は限定事項が：（１）請求項中で明示的に要求されていない場合；及び（２）均等論の下で請求項中の明示的な要素及び／又は限定事項と潜在的に均等であるわけではない場合、奉仕の原則の下で公に捧げられるものではない。
【特許請求の範囲】
【請求項１】
ソース領域；
ドレイン領域；
前記ソース領域と前記ドレイン領域との間のチャネル領域；及び
前記チャネル領域に隣接するゲート領域；
を有するトンネル電界効果トランジスタであって、
前記ソース領域は、第１のＩＩＩ族材料と第１のＶ族材料とを有する第１の化合物半導体を含み、且つ
前記チャネル領域は、第２のＩＩＩ族材料と第２のＶ族材料とを有する第２の化合物半導体を含む、
トンネル電界効果トランジスタ。
【請求項２】
前記第２の化合物半導体は、前記第１の化合物半導体とタイプＩＩバンド配列を有する、請求項１に記載のトンネル電界効果トランジスタ。
【請求項３】
前記ドレイン領域は、その伝導帯の底より上に位置する電荷中性レベルを有する材料を含む、請求項１に記載のトンネル電界効果トランジスタ。
【請求項４】
前記第１の化合物半導体及び前記第２の化合物半導体は互いに対して格子整合されている、請求項１に記載のトンネル電界効果トランジスタ。
【請求項５】
前記第１の化合物半導体はＧａＡｓ０．５Ｓｂ０．５であり、且つ
前記第２の化合物半導体はＩｎ０．５３Ｇａ０．４７Ａｓである、
請求項１に記載のトンネル電界効果トランジスタ。
【請求項６】
前記ドレイン領域は第３の化合物半導体を有し、且つ
前記第３の化合物半導体はＩｎ０．５３Ｇａ０．４７Ａｓである、
請求項５に記載のトンネル電界効果トランジスタ。
【請求項７】
前記ソース領域と前記チャネル領域との間のデルタ層、を更に有する請求項５に記載のトンネル電界効果トランジスタ。
【請求項８】
前記デルタ層は前記ソース領域と前記チャネル領域との接合の位置にあり、
前記接合は当該トンネル電界効果トランジスタのトンネル接合であり、且つ
前記デルタ層は、前記トンネル接合における価電子帯オフセット及びバンドギャップのうちの少なくとも一方を低下させる材料を有する、
請求項７に記載のトンネル電界効果トランジスタ。
【請求項９】
前記デルタ層はＧａＡｓ０．０８Ｓｂ０．９２を有し、且つ
前記デルタ層は完全に歪まされている、
請求項８に記載のトンネル電界効果トランジスタ。
【請求項１０】
基板；
前記基板上のソース領域；
前記基板上のドレイン領域；
前記ソース領域と前記ドレイン領域との間のチャネル領域；及び
前記チャネル領域に隣接するゲート領域；
を有するトンネル電界効果トランジスタであって、
前記ソース領域は第１の半導体材料を含み、
前記チャネル領域は第２の半導体材料を含み、且つ
前記第２の半導体材料は、前記第１の半導体材料とタイプＩＩバンド配列を示す、
トンネル電界効果トランジスタ。
【請求項１１】
前記ソース領域及び前記チャネル領域は、前記ソース領域の全体が前記チャネル領域の全体より上にあるように、前記基板上で縦方向に配置されている、請求項１０に記載のトンネル電界効果トランジスタ。
【請求項１２】
前記ソース領域及び前記チャネル領域は、前記チャネル領域の全体より上に前記ソース領域の部分がなく、且つ前記ソース領域の全体より上に前記チャネル領域の部分がないように、前記基板上で横方向に配置されている、請求項１０に記載のトンネル電界効果トランジスタ。
【請求項１３】
前記ドレイン領域は、その伝導帯の底より上に位置する電荷中性レベルを有する材料を含み、且つ
前記第１の半導体材料及び前記第２の半導体材料は互いに対して格子整合されている、
請求項１０に記載のトンネル電界効果トランジスタ。
【請求項１４】
前記ドレイン領域は第３の半導体材料を含み、
前記第１の半導体材料はＧａＡｓ０．５Ｓｂ０．５であり、
前記第２の半導体材料はＩｎ０．５３Ｇａ０．４７Ａｓであり、且つ
前記第３の半導体材料はＩｎ０．５３Ｇａ０．４７Ａｓである、
請求項１０に記載のトンネル電界効果トランジスタ。
【請求項１５】
前記ソース領域と前記チャネル領域との接合が、当該トンネル電界効果トランジスタのトンネル接合を有し、
当該トンネル電界効果トランジスタは更に、前記トンネル接合の位置にデルタ層を有し、
前記デルタ層は、前記トンネル接合における価電子帯オフセット及びバンドギャップを低下させる材料を有し、且つ
前記デルタ層は完全に歪まされている、
請求項１０に記載のトンネル電界効果トランジスタ。
【請求項１６】
前記デルタ層はＧａＡｓ０．０８Ｓｂ０．９２を有する、請求項１５に記載のトンネル電界効果トランジスタ。
【請求項１７】
トンネル電界効果トランジスタを製造する方法であって：
基板を準備する工程；
第２の半導体材料とタイプＩＩバンド配列を有する第１の半導体材料を選択する工程；
前記第１の半導体材料を含む第１の半導体領域を形成する工程；
前記第２の半導体材料を含む第２の半導体領域を形成する工程；
第３の半導体材料を含む第３の半導体領域を形成する工程；
少なくとも前記第１の半導体領域の少なくとも一部の上にゲート絶縁体を堆積する工程；
前記ゲート絶縁体の上にゲート電極を形成する工程；及び
前記トンネル電界効果トランジスタのゲートコンタクト、ソースコンタクト及びドレインコンタクトを形成する工程；
を有する方法。
【請求項１８】
前記第１の半導体材料は、第１のＩＩＩ族材料と第１のＶ族材料とを有し、
前記第２の半導体材料は、第２のＩＩＩ族材料と第２のＶ族材料とを有し、且つ
前記第３の半導体材料は、第３のＩＩＩ族材料と第３のＶ族材料とを有する、
請求項１７に記載の方法。
【請求項１９】
前記第３の半導体領域を形成する工程は、前記第３の半導体材料として、その伝導帯の底より上に位置する電荷中性レベルを有する半導体材料を選択することを有する、請求項１７に記載の方法。
【請求項２０】
前記第１の半導体材料及び前記第２の半導体材料を互いに対して格子整合させること、を更に有する請求項１７に記載の方法。
【請求項２１】
前記第１の半導体材料を選択する工程はＧａＡｓ０．５Ｓｂ０．５を選択することを有し、
前記第２の半導体材料はＩｎ０．５３Ｇａ０．４７Ａｓを有し、且つ
前記第３の半導体材料はＩｎ０．５３Ｇａ０．４７Ａｓを有する、
請求項１７に記載の方法。
【請求項２２】
プレーナ型トンネル電界効果トランジスタを製造する方法であって：
基板を準備する工程；
前記基板上にチャネル領域を形成する工程；
前記チャネル領域上にゲート領域を画成する工程；
第１のドーパント種を注入して、前記ゲート領域に隣接するソース領域及びドレイン領域を画成し、且つ前記ドレイン領域にドレイン材料を形成する工程；
前記ソース領域を露出させて、前記ゲート領域及び前記チャネル領域の上にマスク層を堆積する工程；
前記ソース領域にソース材料を形成する工程；
前記マスク層を除去する工程；及び
ゲート絶縁体、ソース／ドレインコンタクト及びゲート電極を形成する工程；
を有し、
前記ソース領域及び前記チャネル領域は、それらの隣接し合う側に沿って、前記プレーナ型トンネル電界効果トランジスタのトンネル接合を形成する、
方法。
【請求項２３】
前記チャネル領域を形成する工程は、前記チャネル領域を占める第１の半導体材料を選択することを有し、
前記ソース領域に前記ソース材料を形成する工程は、前記ソース領域に第２の半導体材料を形成することを有し、且つ
前記第１の半導体材料は、前記第２の半導体材料とタイプＩＩバンド配列を有する、
請求項２２に記載の方法。
【請求項２４】
前記チャネル領域を形成する工程はＩｎ０．５３Ｇａ０．４７Ａｓを成長させることを有し、
前記ソース材料を形成する工程はＧａＡｓ０．５Ｓｂ０．５を成長させることを有し、且つ
前記ドレイン材料を形成する工程はＩｎ０．５３Ｇａ０．４７Ａｓを成長させることを有する、
請求項２３に記載の方法。
【請求項１】
ソース領域；
ドレイン領域；
前記ソース領域と前記ドレイン領域との間のチャネル領域；及び
前記チャネル領域に隣接するゲート領域；
を有するトンネル電界効果トランジスタであって、
前記ソース領域は、第１のＩＩＩ族材料と第１のＶ族材料とを有する第１の化合物半導体を含み、且つ
前記チャネル領域は、第２のＩＩＩ族材料と第２のＶ族材料とを有する第２の化合物半導体を含む、
トンネル電界効果トランジスタ。
【請求項２】
前記第２の化合物半導体は、前記第１の化合物半導体とタイプＩＩバンド配列を有する、請求項１に記載のトンネル電界効果トランジスタ。
【請求項３】
前記ドレイン領域は、その伝導帯の底より上に位置する電荷中性レベルを有する材料を含む、請求項１に記載のトンネル電界効果トランジスタ。
【請求項４】
前記第１の化合物半導体及び前記第２の化合物半導体は互いに対して格子整合されている、請求項１に記載のトンネル電界効果トランジスタ。
【請求項５】
前記第１の化合物半導体はＧａＡｓ０．５Ｓｂ０．５であり、且つ
前記第２の化合物半導体はＩｎ０．５３Ｇａ０．４７Ａｓである、
請求項１に記載のトンネル電界効果トランジスタ。
【請求項６】
前記ドレイン領域は第３の化合物半導体を有し、且つ
前記第３の化合物半導体はＩｎ０．５３Ｇａ０．４７Ａｓである、
請求項５に記載のトンネル電界効果トランジスタ。
【請求項７】
前記ソース領域と前記チャネル領域との間のデルタ層、を更に有する請求項５に記載のトンネル電界効果トランジスタ。
【請求項８】
前記デルタ層は前記ソース領域と前記チャネル領域との接合の位置にあり、
前記接合は当該トンネル電界効果トランジスタのトンネル接合であり、且つ
前記デルタ層は、前記トンネル接合における価電子帯オフセット及びバンドギャップのうちの少なくとも一方を低下させる材料を有する、
請求項７に記載のトンネル電界効果トランジスタ。
【請求項９】
前記デルタ層はＧａＡｓ０．０８Ｓｂ０．９２を有し、且つ
前記デルタ層は完全に歪まされている、
請求項８に記載のトンネル電界効果トランジスタ。
【請求項１０】
基板；
前記基板上のソース領域；
前記基板上のドレイン領域；
前記ソース領域と前記ドレイン領域との間のチャネル領域；及び
前記チャネル領域に隣接するゲート領域；
を有するトンネル電界効果トランジスタであって、
前記ソース領域は第１の半導体材料を含み、
前記チャネル領域は第２の半導体材料を含み、且つ
前記第２の半導体材料は、前記第１の半導体材料とタイプＩＩバンド配列を示す、
トンネル電界効果トランジスタ。
【請求項１１】
前記ソース領域及び前記チャネル領域は、前記ソース領域の全体が前記チャネル領域の全体より上にあるように、前記基板上で縦方向に配置されている、請求項１０に記載のトンネル電界効果トランジスタ。
【請求項１２】
前記ソース領域及び前記チャネル領域は、前記チャネル領域の全体より上に前記ソース領域の部分がなく、且つ前記ソース領域の全体より上に前記チャネル領域の部分がないように、前記基板上で横方向に配置されている、請求項１０に記載のトンネル電界効果トランジスタ。
【請求項１３】
前記ドレイン領域は、その伝導帯の底より上に位置する電荷中性レベルを有する材料を含み、且つ
前記第１の半導体材料及び前記第２の半導体材料は互いに対して格子整合されている、
請求項１０に記載のトンネル電界効果トランジスタ。
【請求項１４】
前記ドレイン領域は第３の半導体材料を含み、
前記第１の半導体材料はＧａＡｓ０．５Ｓｂ０．５であり、
前記第２の半導体材料はＩｎ０．５３Ｇａ０．４７Ａｓであり、且つ
前記第３の半導体材料はＩｎ０．５３Ｇａ０．４７Ａｓである、
請求項１０に記載のトンネル電界効果トランジスタ。
【請求項１５】
前記ソース領域と前記チャネル領域との接合が、当該トンネル電界効果トランジスタのトンネル接合を有し、
当該トンネル電界効果トランジスタは更に、前記トンネル接合の位置にデルタ層を有し、
前記デルタ層は、前記トンネル接合における価電子帯オフセット及びバンドギャップを低下させる材料を有し、且つ
前記デルタ層は完全に歪まされている、
請求項１０に記載のトンネル電界効果トランジスタ。
【請求項１６】
前記デルタ層はＧａＡｓ０．０８Ｓｂ０．９２を有する、請求項１５に記載のトンネル電界効果トランジスタ。
【請求項１７】
トンネル電界効果トランジスタを製造する方法であって：
基板を準備する工程；
第２の半導体材料とタイプＩＩバンド配列を有する第１の半導体材料を選択する工程；
前記第１の半導体材料を含む第１の半導体領域を形成する工程；
前記第２の半導体材料を含む第２の半導体領域を形成する工程；
第３の半導体材料を含む第３の半導体領域を形成する工程；
少なくとも前記第１の半導体領域の少なくとも一部の上にゲート絶縁体を堆積する工程；
前記ゲート絶縁体の上にゲート電極を形成する工程；及び
前記トンネル電界効果トランジスタのゲートコンタクト、ソースコンタクト及びドレインコンタクトを形成する工程；
を有する方法。
【請求項１８】
前記第１の半導体材料は、第１のＩＩＩ族材料と第１のＶ族材料とを有し、
前記第２の半導体材料は、第２のＩＩＩ族材料と第２のＶ族材料とを有し、且つ
前記第３の半導体材料は、第３のＩＩＩ族材料と第３のＶ族材料とを有する、
請求項１７に記載の方法。
【請求項１９】
前記第３の半導体領域を形成する工程は、前記第３の半導体材料として、その伝導帯の底より上に位置する電荷中性レベルを有する半導体材料を選択することを有する、請求項１７に記載の方法。
【請求項２０】
前記第１の半導体材料及び前記第２の半導体材料を互いに対して格子整合させること、を更に有する請求項１７に記載の方法。
【請求項２１】
前記第１の半導体材料を選択する工程はＧａＡｓ０．５Ｓｂ０．５を選択することを有し、
前記第２の半導体材料はＩｎ０．５３Ｇａ０．４７Ａｓを有し、且つ
前記第３の半導体材料はＩｎ０．５３Ｇａ０．４７Ａｓを有する、
請求項１７に記載の方法。
【請求項２２】
プレーナ型トンネル電界効果トランジスタを製造する方法であって：
基板を準備する工程；
前記基板上にチャネル領域を形成する工程；
前記チャネル領域上にゲート領域を画成する工程；
第１のドーパント種を注入して、前記ゲート領域に隣接するソース領域及びドレイン領域を画成し、且つ前記ドレイン領域にドレイン材料を形成する工程；
前記ソース領域を露出させて、前記ゲート領域及び前記チャネル領域の上にマスク層を堆積する工程；
前記ソース領域にソース材料を形成する工程；
前記マスク層を除去する工程；及び
ゲート絶縁体、ソース／ドレインコンタクト及びゲート電極を形成する工程；
を有し、
前記ソース領域及び前記チャネル領域は、それらの隣接し合う側に沿って、前記プレーナ型トンネル電界効果トランジスタのトンネル接合を形成する、
方法。
【請求項２３】
前記チャネル領域を形成する工程は、前記チャネル領域を占める第１の半導体材料を選択することを有し、
前記ソース領域に前記ソース材料を形成する工程は、前記ソース領域に第２の半導体材料を形成することを有し、且つ
前記第１の半導体材料は、前記第２の半導体材料とタイプＩＩバンド配列を有する、
請求項２２に記載の方法。
【請求項２４】
前記チャネル領域を形成する工程はＩｎ０．５３Ｇａ０．４７Ａｓを成長させることを有し、
前記ソース材料を形成する工程はＧａＡｓ０．５Ｓｂ０．５を成長させることを有し、且つ
前記ドレイン材料を形成する工程はＩｎ０．５３Ｇａ０．４７Ａｓを成長させることを有する、
請求項２３に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公表番号】特表２０１２−５１４３４５（Ｐ２０１２−５１４３４５Ａ）
【公表日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願番号】特願２０１１−５４４４７３（Ｐ２０１１−５４４４７３）
【出願日】平成２１年１２月１７日（２００９．１２．１７）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０６８５５０
【国際公開番号】ＷＯ２０１０／０７８０５４
【国際公開日】平成２２年７月８日（２０１０．７．８）
【出願人】（５９３０９６７１２）インテル コーポレイション (931)
【Ｆターム（参考）】
【公表日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願日】平成２１年１２月１７日（２００９．１２．１７）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０６８５５０
【国際公開番号】ＷＯ２０１０／０７８０５４
【国際公開日】平成２２年７月８日（２０１０．７．８）
【出願人】（５９３０９６７１２）インテル コーポレイション (931)
【Ｆターム（参考）】
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