開示の実施形態は、ＭＯＳチャネル領域に一軸性歪みを与える金属ソース／ドレイン及びコンフォーマル再成長ソース／ドレインを備えた、歪みトランジスタ量子井戸（ＱＷ）チャネル領域を含む。チャネル層の除去された部分が、チャネル材料の格子間隔とは異なる格子間隔を有するジャンクション材料で充填されることで、量子井戸の頂部バリア層及び底部バッファ層によってチャネル層に発生される二軸性歪みに加えて、一軸性歪みがチャネルに発生される。
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【解決手段】
トランジスタにおいて、段階的な形状のキャビティを設けることによって、シリコン／ゲルマニウム、シリコン／炭素、等のような歪誘起半導体合金がチャネル領域に極めて近接して位置させられてよく、キャビティは次いで歪誘起半導体合金で充填されてよい。この目的で、異なるエッチング挙動の２つ以上の「使い捨て」スペーサ要素が、対応するキャビティの異なる深さで異なる横方向オフセットを規定するために用いられてよい。その結果、高い均一性及びこれに伴い低減されたトランジスタばらつきが、洗練された半導体デバイスに対してさえも達成され得る。 （もっと読む）

【課題】歪み層形成に供されるウェーハで転位発生に対して耐性が高いエピタキシャルウェーハを提供する。
【解決手段】シリコン単結晶から切り出されたシリコン基板表面にシリコンエピタキシャル層が成膜堆積されたエピタキシャルウェーハであって、
前記シリコンエピタキシャル層表面の酸素濃度が１．０×１０^１７〜１２×１０^１７ａｔｏｍｓ／ｃｍ^３ とされてなる。 （もっと読む）

【課題】トランジスタの集積化を妨げることなく、トランジスタの駆動力を向上させる半導体装置を提供する。
【解決手段】所定の結晶からなる半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、ゲート幅方向に凸部を有して前記半導体基板内に形成され、前記所定の結晶とは異なる格子定数を有するエピタキシャル結晶が埋め込まれたソース・ドレイン領域と、を具備するトランジスタと、前記凸部以外の前記ソース・ドレイン領域に接続されたコンタクトプラグと、を備えた半導体装置を提供する。 （もっと読む）

【課題】Ｓｉおよびこれと同族元素であるＧｅ，Ｃなどの組合せを用いて、低消費電力で高速なＭＯＳＦＥＴを有する半導体装置の製造方法を提供する。
【解決手段】Ｓｉ層１と、その上に形成されたＭＯＳＦＥＴのゲート電極１６と、Ｓｉ層１に形成されたソース領域１４及びドレイン領域１５と、それらの間の領域に形成されるチャネル領域とを有する半導体装置の製造方法において、ソース領域１４またはドレイン領域１５が形成される領域のＳｉ層１を選択的にエッチングし、形成された溝内にＳｉＧｅを選択成長させる。 （もっと読む）

【課題】オン動作時における耐圧性が高い電界効果トランジスタを提供すること。
【解決手段】窒化物系化合物半導体からなる電界効果トランジスタであって、基板上に形成されたキャリア走行層と、キャリア走行層上に形成され、キャリア走行層とは反対の導電型を有し、キャリア走行層に到る深さまで形成されたリセス部によって分離したキャリア供給層と、分離した各キャリア供給層上にリセス部を挟んで形成されたソース電極およびドレイン電極と、分離した各キャリア供給層上にわたってリセス部内におけるキャリア走行層の表面を覆うように形成されたゲート絶縁膜と、リセス部においてゲート絶縁膜上に形成されたゲート電極と、を備え、ソース電極側のキャリア供給層は、該ソース電極直下に位置するソースコンタクト領域と、ゲート電極の下方に位置し、ソースコンタクト領域よりもキャリア濃度が低いソース電界緩和領域とを有する。 （もっと読む）

【課題】 素子分離絶縁膜の微細化、及びＭＯＳトランジスタの性能向上を図る。
【解決手段】
第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを有する半導体装置において、第１のＭＯＳトランジスタ１１が形成される半導体基板１００の第１の領域１０と、第１の領域１０に隣接され、かつ第２のＭＯＳトランジスタ２１が形成される半導体基板１００の第２の領域２０と、第１領域１０と第２領域２０の間に形成された第１の素子分離絶縁膜３０と、第１領域１０に形成された複数層の半導体エピタキシャル層１２とを有し、第１の素子分離絶縁膜３０のアスペクト比が６．７以上である半導体装置。 （もっと読む）

ゲルマニウム含有量が漸次変化した高ゲルマニウム化合物領域を供する装置及び方法に係る実施例が全体として記載されている。他の実施例も記載及びクレームされている。
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【課題】素子分離領域から受ける応力に基づいた、トランジスタの駆動力を低下させる歪みを緩和し、さらに、歪みシリコン技術を用いることでトランジスタの駆動力を向上させることができる半導体装置を提供する。
【解決手段】所定の結晶からなる半導体基板内にソース・ドレイン領域およびチャネル領域を有するトランジスタと、ゲート幅方向から前記チャネル領域を挟むように設けられ、前記所定の結晶と異なる格子定数を有するエピタキシャル結晶が埋め込まれた拡張領域と、を備えた半導体装置を提供する。 （もっと読む）

【課題】導電層が基板の内部深くにまで達することを回避して、浅いソース・ドレイン領域を形成することを可能とし、微細化に適した半導体装置及びその製造方法を得る。
【解決手段】シリコン基板１の上面内にエクステンション５を形成した後、シリコン酸化膜３０を全面に堆積し、シリコン酸化膜３０上にシリコン窒化膜３１を、シリコン窒化膜３１上にシリコン酸化膜３２をそれぞれ堆積し、シリコン酸化膜３２、シリコン窒化膜３１及びシリコン酸化膜３０をこの順にエッチングしてサイドウォール３６を形成する。不純物領域１３を形成し、シリコン酸化膜に対して選択性を有する条件下でシリコン成長を行うことにより、シリコン成長層１５，１６，３７を形成する。コバルト１７を全面に堆積した後、熱処理を行うことにより、コバルトシリサイドを形成する。その後、未反応のコバルト１７を除去する。 （もっと読む）

【課題】半導体装置の絶縁膜の上に形成される金属配線または金属電極の接着力を向上させる。
【解決手段】窒化タングステン６ｂをタングステン６ｃの側面にまで設けて、タングステン６ｃと窒化タングステン６ｂとが接触している面積を増やす。ゲート絶縁膜２上に、ゲート絶縁膜２との接着力が強いポリシリコンサイドウォール５を配置する。タングステン６ｃの側面にある窒化タングステン６ｂにはポリシリコンサイドウォール５を密着させる。 （もっと読む）

【課題】微細化に対応でき、Ｈｉｇｈ−ｋゲート絶縁膜を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０１と、ｐ型層１０３上に設けられた第１のゲート絶縁膜１１５、ＴｉＮからなる第１のゲート電極１１６と、及び不純物を含む半導体からなる第１の上部ゲート電極１１７を有するＮチャネル型ＭＯＳトランジスタ１０６と、ｎ型層１０２上に設けられた第２のゲート絶縁膜１０９、ＴｉＮ結晶からなり、（１１１）配向／（２００）配向が１．５以上となるＴｉＮ層を少なくとも一部に含む第２のゲート電極１１０、及び不純物を含む半導体からなる第２の上部ゲート電極１１１を有するＰチャネル型ＭＯＳトランジスタ１０５とを備えている。 （もっと読む）

【解決手段】ＧａＡｓを用いることができる基板（１）の上方にｎ層（３）が配置され、前記ｎ層上にｐ層（４）が配置される。前記ｐ層は、ゲート電極（１０）によって２つの別個の部分に分けられ、ソース及びドレインが形成されている。前記ゲート電極は、ゲート絶縁膜（６）によって半導体材料から絶縁されている。ソース／ドレインコンタクト（１１）が、前記ｐ層の前記２つの別個の部分に電気的に接続されている。 （もっと読む）

【解決手段】
開示される主題は、半導体トランジスタデバイス及び、従来のシリサイドコンタクトと比較して増大された実効サイズを有するシリサイドコンタクトを形成するために利用することができる関連する製造技術に関する。ここに開示されるプロセスに従って製造される半導体デバイス（２００）は、半導体材質（１０２）の層と、半導体材質（１０２）の層を覆うゲート構造（１１２，１２８）とを含む。チャネル領域（２１８）が半導体材質（１０２）の層内に形成され、チャネル領域（２１８）はゲート構造（１１２，１２８）の下層となる。半導体デバイス（２００）はまた、半導体材質（１０２）の層内のソース及びドレイン領域（２１６）を含み、チャネル領域（２１８）はソース及びドレイン領域（２１６）の間に配置される。また、半導体デバイス（２００）はソース及びドレイン領域（２１６）を覆うファセット形状シリサイドコンタクト区域（２１０，３０８，４０６）を含む。 （もっと読む）

【課題】半導体層に形成したリセスにモフォロジの良好な別の半導体層をエピタキシャル成長させる。
【解決手段】Ｓｉ基板上にゲート絶縁膜、ゲート電極及びサイドウォールスペーサを形成した後（ステップＳ１，Ｓ２）、そのＳｉ基板のソース・ドレイン領域を形成する部分に、ドライエッチングで第１リセスを形成する（ステップＳ３）。そして、ドライエッチングによってエッチングダメージが生じた第１リセスの表層部をウェットエッチングで除去することによって第２リセスを形成した後（ステップＳ４）、第２リセスにＳｉＧｅ層をエピタキシャル成長させる（ステップＳ５，Ｓ６）。これにより、Ｓｉ基板に形成したリセスに、モフォロジの良好なＳｉＧｅ層を形成することが可能になる。 （もっと読む）

【課題】Ｓｉ系基板上に結晶性の良いＳｉ系結晶またはＧｅ系結晶をエピタキシャル成長させることのできる半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、水素ガス雰囲気中において、圧力が第１の圧力であり、温度が第１の温度である条件下で、シリコン窒化物からなる部材を備えたＳｉ系基板の前記部材に覆われていない領域の自然酸化膜および付着したシリコン窒化物を除去する工程と、水素ガス雰囲気中において、圧力を前記第１の圧力に保持したまま、温度を前記第１の温度から第２の温度に下げる工程と、水素ガス雰囲気中において、温度を前記第２の温度に保持したまま、圧力を前記第１の圧力から第２の圧力に下げる工程と、圧力を前記第２の圧力に下げた後、水素ガス、およびＳｉおよびＧｅのうちの少なくともいずれか１つを含む前駆体ガス雰囲気中において、前記Ｓｉ系基板の表面にＳｉおよびＧｅのうちの少なくともいずれか１つを含む結晶をエピタキシャル成長させる工程と、を含む。 （もっと読む）

【課題】インパクトイオン化領域にてキャリアがゲート絶縁膜に入り込むことがない半導体装置とその製造方法を提供する。
【解決手段】トランジスタ部分２２と、ダイオード部分２３を具備し、トランジスタ部分２２は、第１導電型又は真性の半導体領域であるチャネル形成領域６と、チャネル形成領域６に接するゲート絶縁膜７と、チャネルを形成させるゲート電極８と、第２導電型あり、チャネル形成領域６に接し、ドレイン電圧が供給されるドレイン領域４と、第２導電型であり、チャネル形成領域６を介してドレイン領域４に対向し、チャネル形成領域６にチャネルが形成されたときにチャネル形成領域６を介してドレイン電圧が供給されるソース領域５とを含み、ダイオード部分２３は、ソース領域５に電気的に接続されており、ソース領域５にドレイン電圧が供給されたときに、ダイオード部分２３はインパクトイオン化現象が発生する領域を含む。 （もっと読む）

【課題】 電界効果型半導体装置に関し、従来の作製方法を大幅に変更することなく、サブスレッショルド電流によるｏｆｆ時のリーク電流を抑制して、ｏｎ−ｏｆｆ比を高くする。
【解決手段】 ソース領域及び第１ドレイン領域の少なくとも一方が金属或いは多結晶半導体からなるとともに、前記金属或いは多結晶半導体と半導体チャネル層との間に形成されたトンネル絶縁膜を有する。 （もっと読む）

【課題】バルク基板を用いてもショートチャネル効果の抑制を効果的に発揮することができるＦｉｎＦＥＴ構造を有する半導体装置及びその製造方法を得る。
【解決手段】Ｓｉ基板１上にＳｉＣエピタキシャル層２が形成され、ＳｉＣエピタキシャル層２の突出部２ｔ上にＳｉエピタキシャル層３が形成される。突出部２ｔ及びＳｉエピタキシャル層３は共に第１の方向に延びて、一方向延在形状を呈している。Ｓｉエピタキシャル層３の上面上及び両側面上には酸化膜８，窒化膜９及びゲート酸化膜２０が形成される。酸化膜８，窒化膜９及びゲート酸化膜２０を介して、Ｓｉエピタキシャル層３の上面上及び側面上にゲート電極Ｇ２が形成される。 （もっと読む）

【課題】積層された各層に平面的に電極が形成された、III族窒化物系化合物半導体素子
【解決手段】ｐｎｐトランジスタ１００は、基板１０の上に、図示しないバッファ層を介して、ｐ型ＧａＮ層１１、ｎ型ＧａＮ層１２、ｐ型ＧａＮ層１３を順に形成した後、ケミカルポリシングにより露出部である傾斜面１１ｔ、１２ｔ及び１３ｔを形成し、そこに各々、コレクタ電極Ｃ、ベース電極Ｂ、エミッタ電極Ｅを形成して構成したものである。図１のｐｎｐ型トランジスタ１００は、水平形状が１辺が５００μｍの矩形状で、その外周の１辺に水平面と１０度の角度を成す傾斜面が形成されている。ｐ型ＧａＮ層１１、ｎ型ＧａＮ層１２及びｐ型ＧａＮ層１３の膜厚はいずれも１μｍであり、ｐ型ＧａＮ層１１の傾斜面１１ｔ、ｎ型ＧａＮ層１２の傾斜面１２ｔ及びｐ型ＧａＮ層１３の傾斜面１３ｔの幅はいずれも約５．８μｍである。 （もっと読む）