【課題】III族窒化物トランジスタのドレイン及びソース接点と、下位のドレイン及びソース領域の各々との間の抵抗を低減させる。
【解決手段】ゲート、ソース、及びドレイン領域上に延在するフィールド誘電体２４０にトレンチをエッチングする工程と、ゲート、ソース、及びドレイン領域上にゲート誘電体２７０を形成する工程と、ゲート誘電体上２７０にブランケット拡散バリア２７２を形成する工程と、ソース及びドレイン領域からブランケット拡散バリア２７２を除去する工程と、ゲート誘電体２７０をソース及びドレイン領域から除去し、ソース及びドレイン領域をほぼ露出させる工程とを含む。次いで、ソース及びドレイン領域に接点金属２９０を堆積することにより、オーミック接点を形成する。 （もっと読む）

【課題】ダイヤモンド薄膜内に存在する結晶欠陥、不純物等を減少させ、高品質なダイヤモンド薄膜を作製可能なダイヤモンド薄膜作製方法を提供すること。
【解決手段】ダイヤモンドが安定な高圧力下でアニールを行う。これにより、結晶中に含まれる格子欠陥等が回復、除去され、ダイヤモンド結晶薄膜を高品質化する事ができる。「（ダイヤモンドが）安定な、安定に」とは、ダイヤモンドがグラファイト化せずにダイヤモンドの状態を保つ状態を指す。ダイヤモンドが安定にアニール出来る領域内でアニールを行う温度（アニール温度、とも呼ぶ）Ｔおよびアニールを行う圧力（アニール圧力、とも呼ぶ）Ｐが決定される。この領域は、図２１に示される、Ｐ＞０．７１＋０．００２７ＴまたはＰ＝０．７１＋０．００２７Ｔを満たし、なおかつＰ≧１．５ＧＰａの領域である。このような領域は、図２１中の斜線部分である。 （もっと読む）

【課題】イオン注入したダイヤモンドの高温高圧アニールにより起こるダイヤモンド表面のエッチングを防ぎ、従来の方法では得られない高品質Ｐ型、Ｎ型ダイヤモンド半導体を得るダイヤモンド半導体の作製方法を提供すること。
【解決手段】ダイヤモンド基板５−１１を用意し、そのダイヤモンド基板５−１１上にマイクロ波プラズマＣＶＤ装置を用い、メタンを反応ガスとして基板温度７００℃でダイヤモンド薄膜５−１２を１μｍ積層する。上記ダイヤモンド薄膜５−１２にイオン注入装置を用い、加速電圧６０ｋＶ、ドーズ量１×１０^１４ｃｍ^−２でドーパントを打ち込む。その後、イオン注入ダイヤモンド薄膜５−１３上に保護層（白金）５−１４を形成する。表面に保護層５−１４が形成されたイオン注入ダイヤモンド薄膜５−１３を、超高温高圧焼成炉内に配置し、３．５ＧＰａ以上、６００℃以上の圧力、温度下でアニールする。 （もっと読む）

【課題】オン動作時には電子移動の抵抗が低く、かつオフ動作時にはゲート電極と２次元電子ガスとのゲートリーク電流が発生しにくいＩＩＩ族窒化物系へテロ電界効果トランジスタを提供する。
【解決手段】本発明のＩＩＩ族窒化物系へテロ電界効果トランジスタは、基板と、該基板の上に設けられるキャリア走行層と、該キャリア走行層上に、ヘテロ界面を形成するように設けられる障壁層と、該障壁層上の一部からキャリア走行層の内部まで掘り込まれたリセス構造と、該リセス構造上に設けられる絶縁層と、該絶縁層上に設けられるゲート電極とを含み、キャリア走行層および障壁層はいずれも、ＩＩＩ族窒化物半導体からなり、絶縁層は、リセス構造の側面上に形成される側面絶縁層と、リセス構造の底面上に形成される底面絶縁層とからなり、側面絶縁層の厚みは、前記底面絶縁層の厚みよりも厚いことを特徴とする。 （もっと読む）

【課題】パワーＭＯＳトランジスタのサイズの縮小を図り、ソース・ドレイン間絶縁破壊電圧の低下を防止する。
【解決手段】Ｐ＋型コンタクト層１７をＮ＋型ソース層１８の底面の直下のＰ型ベース層１３内に埋め込んで形成する。これによりＰ型ベース層１３の表面にＮ＋型ソース層１８と並列にＰ＋型コンタクト層１７を形成する必要がなくなりＮ＋型ソース層１８の幅を狭くできる。また、Ｎ＋型ソース層１８の底面の直下のＰ型ベース層１３内にＰ＋型コンタクト層１７を形成するため、従来に比して、Ｐ＋型コンタクト層１７のＮ＋ソース層１８に対する面積占有率を大きくできる。この結果、ＮＰＮ寄生トランジスタがオンすることを妨げる事ができる。 （もっと読む）

【課題】ゲート閾値電圧を低下させることなく、チャネル移動度を向上できる炭化珪素ＭＯＳＦＥＴを提供する。
【解決手段】炭化珪素半導体装置２００は、炭化珪素基板１０と、炭化珪素基板１０上に形成された炭化珪素層２０と、炭化珪素層２０上に形成されたゲート絶縁膜３０と、ゲート絶縁膜３０を介して炭化珪素層２０上の所定位置に形成され、ＩＩＩ族軽元素であるＢ、ＡｌまたはＧａをｐ型ドーパントとして含む多結晶シリコンからなるゲート電極４０とを有する。そして、ゲート電極４０中の上記ｐ型ドーパントを、ゲート電極４０直下の炭化珪素層２０とゲート絶縁膜３０との界面近傍に拡散させ、上記ｐ型ドーパントによって界面近傍の不純物準位をパッシベーションする。 （もっと読む）

トランジスタは、基板と、基板上の一対のスペーサと、基板上且つスペーサ対間のゲート誘電体層と、ゲート誘電体層上且つスペーサ対間のゲート電極層と、ゲート電極層上且つスペーサ対間の絶縁キャップ層と、スペーサ対に隣接する一対の拡散領域とを有する。絶縁キャップ層は、ゲートにセルフアラインされるエッチング停止構造を形成し、コンタクトエッチングがゲート電極を露出させることを防止し、それにより、ゲートとコンタクトとの間の短絡を防止する。絶縁キャップ層は、セルフアラインコンタクトを実現し、パターニング限界に対して一層ロバストな、より幅広なコンタクトを最初にパターニングすることを可能にする。
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サブストレートとサブストレートの上に形成された半導体ボディを有する半導体デバイスである。半導体ボディはソース領域とドレイン領域を有している。ソース領域、ドレイン領域、またはその組み合わせは、第一の側面、第二の側面、及び上面を有している。第一の側面は第二の側面と向かい合っており、上面は底面と向かい合っている。ソース領域、ドレイン領域、またはその組み合わせは、実質的に全ての第一の側面の上に、実質的に全ての第二の側面の上に、そして上面の上に、形成されたメタル層を有している。
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半導体へテロ構造内に形成されたデバイスへの低抵抗自己整合コンタクトを供する方法が開示されている。当該方法はたとえば、III-V族及びSiGe/Ge材料系において作製される量子井戸トランジスタのゲート、ソース、及びドレイン領域へのコンタクトを形成するのに用いられてよい。ゲートへのソース/ドレインコンタクト間に比較的大きな空間を生成してしまう従来のコンタクト作製処理の流れとは異なり、当該方法により供されたソースとドレインのコンタクトは自己整合され、各コンタクトは、ゲート電極に対して位置合わせされ、かつ、スペーサ材料を介して前記ゲート電極から分離される。
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本開示の実施形態により、例えば横型電界効果トランジスタなどの集積回路デバイスに歪みを与える技術及び構成が提供される。集積回路デバイスは、半導体基板と、該半導体基板と結合された第１のバリア層と、第１のバリア層に結合された、第１の格子定数を持つ第１の材料を有する量子井戸チャネルと、量子井戸チャネルに結合されたソース構造とを含む。ソース構造は、第１の格子定数とは異なる第２の格子定数を持つ第２の材料を有し、量子井戸チャネルに歪みを与える。その他の実施形態も開示される。
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【課題】本発明は、逆流電流への耐性を高めるレイアウトパターンを有する半導体装置を提供することを目的とする。
【解決手段】半導体基板１０の表面領域に形成され、対向して延在するソース領域２０及びドレイン領域３０、３１、３２、３３と、前記半導体基板の表面上に形成され、前記ソース領域２０及びドレイン領域の間で前記ソース領域に沿って延在するゲート４０とを含む複数のトランジスタセルと、前記複数のトランジスタセルの周囲を囲み、前記半導体基板１０の基準電位を定める基板電極８０とを備えた半導体装置１００、１０１、１０２において、
前記半導体基板の表面領域の、前記ゲートに両側を挟まれた前記ドレイン領域の延在方向における端部と、前記基板電極との間の前記ドレイン領域の延長線上に、前記ドレイン領域と同電位の電流集中緩和電極７０、７１、７２が設けられたことを特徴とする。 （もっと読む）

【課題】チャネル領域に強い歪みを印加することによりデバイス特性を改善した半導体装置を提供すること。
【解決手段】半導体基板１と、半導体基板１の第１の面に形成されたゲート絶縁膜２と、ゲート絶縁膜２の上に形成されたゲート電極３と、ゲート電極３の側壁に形成されたゲート側壁絶縁膜４と、ゲート電極３の下の半導体基板１中に形成されるチャネル領域に隣接し、不純物が注入されたソース／ドレイン拡散層領域５、６と、ゲート電極３の上方を除き、ソース／ドレイン拡散層領域５、６の上に形成された応力印加膜８と、を有し、半導体基板１の第１の面におけるソース／ドレイン拡散層領域５、６が形成された領域には、凹部または凸部５０、５１、６０、６１が設けられている半導体装置を提供する。 （もっと読む）

【課題】ソース・ゲート間およびドレイン・ゲート間に発生する２次元電子ガスの濃度を最適にしたまま、オン抵抗を低くして、消費電力の低い半導体装置を提供する。
【解決手段】第２のＡｌＧａＮ層６のＡｌの組成比は、第１のＡｌＧａＮ層５のＡｌの組成比よりも大きい。このため、ゲート電極８に電圧を印加したとき、ＧａＮ層３の凹溝３０の内面の側面３１と第２のＡｌＧａＮ層６との第１の界面Ｓ１に２次元電子ガスを発生させつつ、第２のＡｌＧａＮ層６における凹溝３０の内面の側面３１に平行な部分と絶縁層７との第２の界面Ｓ２に２次元電子ガスを発生させることを抑制できる。 （もっと読む）

【課題】チャネル層の厚みのバラツキを抑制できるＪＦＥＴ、ＭＯＳＦＥＴもしくはＭＥＳＦＥＴを備えた半導体装置およびその製造方法を提供する。
【解決手段】ｎ⁺型層３に対して異方性エッチングを行うことによって凹部４を形成したのち、この凹部４内にエピタキシャル成長させることによってｎ型チャネル層５を形成する。これにより、ｎ型チャネル層５を一定の膜厚かつ一定の濃度で形成することが可能となる。このため、従来の構造と異なり、ｎ型チャネル層５の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、ＪＦＥＴの特性も一定とすることが可能となる。 （もっと読む）

【課題】 スイッチング速度の低下やオン抵抗の増大を抑制しつつ、オフ耐圧を改善可能な半導体装置を提供する。
【解決手段】
半導体層１１および１２は、基板１０上に形成され、第１の電極１０１、第２の電極１０２および絶縁膜１４は、それぞれ、半導体層１１および１２上に形成され、絶縁膜１４は、第１の電極１０１と第２の電極１０２との間に配置され、フィールドプレート電極１７Ａおよび１７Ｂは、複数であり、かつ、絶縁膜１４上に点在し、第１の電極１０１および第２の電極１０２は、半導体層１１および１２を介して電気的に接続されており、前記第１の電極と前記第２の電極との間の電圧印加時における電流の方向と垂直方向の各フィールドプレート電極の長さ、および、前記電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離が、それぞれ、第１の電極１０１と第２の電極１０２との間の距離以下であることを特徴とする半導体装置。 （もっと読む）

【課題】縦型ＭＯＳトランジスタを備えた半導体装置を形成する際のゲート電極とコンタクトプラグとの短絡を防止することが可能な半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、前記半導体基板上にシリコン窒化膜（ＳｉＮ膜）からなるマスク窒化膜のパターンを形成したのちに、溝および半導体ピラーを前記半導体基板に形成する第一工程と、前記マスク窒化膜を残存させたまま、前記溝を覆うゲート絶縁膜を形成したのちに前記半導体ピラーよりも低い高さのゲート電極を形成する第二工程と、前記溝を覆うように、シリコン酸窒化膜（ＳｉＯＮ膜）からなるライナー膜を形成したのちに、前記ライナー膜上を覆い、かつ、前記溝内を充填するように層間膜（ＳＯＤ膜）を形成する第三工程と、前記マスク窒化膜をエッチングにより選択的に除去する第四工程と、を採用する。 （もっと読む）

【課題】 オン抵抗を増大させることなく、高耐圧化を実現させることが可能な半導体装置を実現する。
【解決手段】 Ｐ型の半導体基板１内には、Ｐ型ボディ領域３と、Ｐ型ボディ領域３に対して基板面に平行な方向に離間して形成されたＮ型ドリフト領域５と、Ｎ型ドリフト領域内のフィールド酸化膜１１で分離された領域に形成された、Ｎ型ドリフト領域５より高濃度Ｎ型のドレイン領域８と、Ｐ型ボディ領域３内に形成された、Ｎ型ドリフト領域５より高濃度Ｎ型のソース領域６を備える。そして、Ｐ型ボディ領域３の一部底面に離散的に連結すると共に、それぞれが基板面に平行な方向に延伸し、各先端がドリフト領域５内に達するよう、Ｎ型ドリフト領域５より高濃度のＰ型埋め込み拡散領域４が形成される。 （もっと読む）

【課題】自己整列した浅い注入領域及び深い注入領域を形成し、浅い注入領域の低い拡散率を有するｎ型ドーパントを比較的固定すると共に、深い注入領域の高い拡散率を有するｐ型ドーパントを十分に拡散させ、良く制御されたチャネルを形成するｐベース領域をｎ型ソースの周りに形成して横型炭化シリコンパワーデバイスを製造する。
【解決手段】炭化シリコン基板内にマスクの開口部を通してｐ型ドーパントをイオン注入して深いｐ型注入領域を形成する。マスクの同じ開口部を通してｎ型ドーパントをイオン注入して前記ｐ型注入領域と比較して浅いｎ型注入領域を形成する。その後、前記深いｐ型注入領域を前記浅いｎ型注入領域を囲む炭化シリコン表面まで、該埋め込まれた深いｐ型注入領域を該浅いｎ型注入領域を通って炭化シリコン基板表面まで縦方向に拡散させることなく、側方拡散させるのに十分な温度及び時間でアニールする。 （もっと読む）

半導体素子（例えば、フリップチップ）は、介在層によってドレインコンタクトから分離されたサブストレートを含む。前記介在層を通じて延びる前記素子の動作時において、トレンチ状のフィードスルー要素を用いて、前記ドレインコンタクトおよび前記サブストレートを電気的に接続する。 （もっと読む）

【課題】ＭＭＩＣのＳＰＤＴスイッチなど、半導体デバイスとして用いるのに適したＭＯＳ−ＰＨＥＭＴの構造及びその製造方法を開示する。
【解決手段】ＭＯＳ−ＰＨＥＭＴ構造は、Ａｌ_２Ｏ_３、ＨｆＯ_２、Ｌａ_２Ｏ_３及びＺｒＯ_２からなる群から選ばれる材料からなるゲート誘電体層107を有することを特徴とし、これにより、このＭＯＳ−ＰＨＥＭＴの構造を含む、高周波スイッチデバイスなどの半導体構造が、直流電流の損失及び挿入損失の低下を防ぎ、隔絶性を向上させることができる。 （もっと読む）