【課題】少なくとも１つのソース電極と、ドレイン電極と、ゲート電極とを有する電界効果トランジスタの不動態化において、従来技術の問題点を解決する。
【解決手段】少なくとも１つの化学的感受性の電極を有する半導体構成素子の不動態化のために、少なくとも、該化学的感受性の電極を、ガラス層もしくはガラスセラミック層の施与によって覆い隠す。 （もっと読む）

【課題】炭化珪素基板上に、高耐圧で低抵抗なＭＯＳ電界効果トランジスタを形成する。
【解決手段】第１の導電型を持つ炭化珪素半導体の活性層（１）と、該活性層の表面部分に形成された第２の導電型のソース領域（４）と、該ソース領域から間隔をおくように形成された第２の導電型のドリフト領域（２）と、該ドリフト領域の表面部分に形成された第１の導電型の電界緩和領域（６）と、第２の導電型のドレイン領域（３）と、ソース領域とドリフト領域とで挟まれた領域の上に形成されたゲート絶縁膜（１１）及びゲート電極（１２）と、を具備する。電界緩和領域（６）は、互いの投影方向においてゲート電極（１２）と重なる部分を持ち、ドリフト領域上のゲート電極（１２）の端点の位置（II）から電界緩和領域のドレイン側の端点（IV）までの長さは、電界緩和領域の該端点（IV）からドレイン領域の端点（Ｉ）までの長さよりも短い。 （もっと読む）

【課題】ドレイン電極からのホールリークが防止された横型のＦＥＴを提供することを課題とする。
【解決手段】基板の表面上に形成された第１導電型のチャネル層と、前記チャネル層上に形成されたソース電極、ドレイン電極及びゲート電極とを備え、前記ソース電極及びドレイン電極を前記チャネル層とオーミックコンタクトさせて電界効果型トランジスタを構成し、前記ドレイン電極の下部の前記チャネル層に第１導電型の拡散領域を備え、前記拡散領域が、式（１）Ｎｓ≧ε×Ｖｍａｘ／（ｑ×ｔ）（式中、εは前記チャネル層の誘電率［Ｆ／ｍ］、Ｖｍａｘは前記電界効果型トランジスタの仕様最大電圧［Ｖ］、ｑは電荷量（１．６０９×１０^-19）［Ｃ］、ｔは前記基板の表面から前記拡散領域の底面までの距離［ｍ］である）で表されるシート不純物濃度Ｎｓ［ｃｍ^-2］を有していることを特徴とする電界効果型トランジスタにより上記課題を解決する。 （もっと読む）

【課題】 従来の構造よりさらに安定した電気的特性を実現しうる横型ＭＯＳトランジスタを提供する。
【解決手段】 Ｐ型の半導体基板１０内において方向ｄ１に延伸するＰ型のボディ領域１５、ボディ領域１５と離間して形成されたＮ型のドレイン領域１１、ボディ領域１５内に形成された高濃度Ｐ型のボディコンタクト領域２１及びＮ型のソース領域１６、ドレイン領域１１内に形成された高濃度Ｎ型のドレインコンタクト領域１２、並びにソース領域１６とドレインコンタクト領域１２の間に形成されたＰ型の拡散領域１３を備え、拡散領域１３は、ドレイン領域１１内においてボディ領域１５と離間した状態で方向ｄ１に延伸して形成される主領域１３ａと、主領域１３ａ内のボディ領域１５と対向する外周端の一または離散した複数の一部領域からボディ領域１５に向かう方向にボディ領域１５または半導体基板１０と連絡する位置まで突出する突出領域１３ｂとを有する。 （もっと読む）

【課題】比較的結晶欠陥の少ない窒化ガリウム系化合物半導体層を比較的低コストで得ることができる技術を提供する。
【解決手段】サファイア基板１０上に、ＳｉＯ_２層１３を形成し、層１３を部分的に除去してサファイア基板の露出部を形成し、露出部を持つサファイア基板上に、非晶質窒化ガリウム系化合物半導体を堆積し、層１３上の非晶質窒化ガリウム系化合物半導体を蒸発させ、サファイア基板の露出部上に非晶質窒化ガリウム系化合物半導体の核を形成し、核のサイズ増大、合体、結晶成長、層１３上への横方向結晶成長、平坦表面形成などを経て、サファイア基板上に窒化ガリウム系化合物半導体層２０を形成し、サファイア基板１０の露出部上の窒化ガリウム系化合物半導体層を除去して分離溝２５を形成する。サファイア基板上の窒化ガリウム系化合物半導体層２０は他の基板に移設される。 （もっと読む）

【課題】複雑な加工技術を用いることなく、グラファイト薄膜をナノスケール幅に切断することができるグラファイト薄膜の切断方法を提供すること。
【解決手段】複数の段差部１ａを有する基板１の表面に、グラファイト薄膜２を設ける工程と、グラファイト薄膜２が設けられた基板１を、酸素含有雰囲気下で加熱して、グラファイト薄膜２を段差部１ａの位置で切断する工程とを含む、グラファイト薄膜の切断方法。 （もっと読む）

【課題】 電界効果型半導体装置に関し、従来の作製方法を大幅に変更することなく、サブスレッショルド電流によるｏｆｆ時のリーク電流を抑制して、ｏｎ−ｏｆｆ比を高くする。
【解決手段】 ソース領域及び第１ドレイン領域の少なくとも一方が金属或いは多結晶半導体からなるとともに、前記金属或いは多結晶半導体と半導体チャネル層との間に形成されたトンネル絶縁膜を有する。 （もっと読む）

【課題】チップの占有面積を有効に活用する。
【解決手段】Ｐ型半導体基板１１上にＮ型エピタキシャル層１２が形成され、ＬＤＭＯＳとＪＦＥＴに共通なドレイン領域１２１を規定するＰ型素子分離領域１３が形成される。ドレイン領域１２１内にボディ領域１５が形成され、ボディ領域１５内にＮ型ソース領域１６が形成され、ドレイン領域１２１とソース領域１６間のチャネル領域上にゲート電極２０が配置され、ＬＤＭＯＳが形成される。ボディ領域１５とＰ型素子分離領域１３との間にＪＦＥＴのソースとなるＮ型領域が形成される。ドレインに正のドレイン電圧が印加されると、ＰＮ接合が逆バイアスされ、ボディ領域１５と分離領域１３と半導体基板１１とから空乏層が延び、ＪＦＥＴのチャネルを制御する。 （もっと読む）

【課題】 フィールド酸化膜の厚さによらず、第１不純物領域−第２不純物領域間（たとえば、ソース−ドレイン間）における電位分布の偏りを抑制することのできる半導体装置およびその製造方法を提供すること。
【解決手段】 半導体装置１におけるＬＤＭＯＳＦＥＴ６において、エピタキシャル層３の表面におけるドレイン領域１１とボディ領域７との間の部分に、ボディ領域７と間隔を空けてフィールド酸化膜１２を形成する。そして、フィールド酸化膜１２に、ドレイン領域１１およびゲート電極１４と間隔を空けて形成されたフローティングプレート１７を埋設する。 （もっと読む）

【課題】ソース−ドレイン方向に垂直な方向における耐圧低下を防止し、過電圧、過電流に対する耐性も増大させることが可能な半導体装置及びその製造方法を提供する。
【解決手段】Ｐ型半導体基板２０１と、Ｎ型拡散領域２０２と、Ｎ型拡散領域２０２内に形成されたＰ型ボディー領域２０６と、Ｎ型拡散領域２０２内に形成されたＰ型埋込み拡散領域２０４と、Ｐ型ボディー領域２０６内に形成されたＮ型ソース領域２０８及びＰ型ボディーコンタクト領域２０９と、Ｎ型拡散領域２０２内に形成されたＮ型ドリフト領域２０７と、Ｎ型ドリフト領域２０７内に形成されたＮ型ドレイン領域２１０と、Ｐ型ボディー領域２０６上に形成されたゲート絶縁膜とその上に形成されたゲート電極２１１と、を備え、ソース−ドレイン方向に垂直な断面において、Ｐ型埋込み拡散領域２０４が、ゲート電極２１１よりもＰ型ボディー領域２０６から離れた位置にまで延在される。 （もっと読む）

【課題】ゲート酸化膜やゲート酸化膜と半導体基板の界面にダメージを与えることなく、界面準位の低減を図る。
【解決手段】シリコン酸化膜６で覆われたゲート電極４にポリシリコン膜８ａとタングステンシリサイド膜８ｂの積層膜からなり、弗素を含んだ弗素含有膜８を形成する。この場合、先ず、シリコン酸化膜６で覆われたゲート電極４上にポリシリコン膜８ａを形成し、ポリシリコン膜８ａ上にＷＦ_６とＳｉＨ_４を原料ガスとしてＬＰＣＶＤ法によりタングステンシリサイド膜８ｂを形成する。この場合、ＷＦ_６中の弗素はＳｉＨ_４中の水素と反応し、大半は弗化水素（ＨＦ）ガスとして排気され、タングステンシリサイド膜８ｂを形成する反応が継続するが、弗素の一部はタングステンシリサイド膜８ｂの中に取り込まれる。その後、タングステンシリサイド膜８ｂの弗素をゲート酸化膜３中に熱拡散させるための熱処理が施される。 （もっと読む）

【課題】 絶縁ゲート型半導体素子が形成されるウェル領域は拡散領域であり、その底部ほど不純物濃度が薄くなり、抵抗が増加する問題がある。このため特に、アップドレイン構造の絶縁ゲート型半導体素子ではオン抵抗が増加する問題があった。
【解決手段】 ｐ型ウェル領域を、２つのｐ型不純物領域を積層することにより構成する。それぞれのｐ型不純物領域は、ｐ型不純物を、異なる注入エネルギーでｎ型半導体層内部と表面に多段注入し、熱処理により同時に拡散してｐ型ウェル領域とする。これにより、表面からある程度の深さ（５μｍ程度）までの不純物プロファイルが略平坦なｐ型ウェル領域を得ることができ、その表面に形成されるチャネル層の特性変動も抑制できる。 （もっと読む）

【課題】 一対の主電極の間に設けられたゲート電極を有する半導体装置において、高い耐圧を確保しながらオン抵抗を低くする技術を提供する。
【解決手段】 半導体装置１００は、一対の主電極２，２２間に設けられたゲート電極１０を備えている。ゲート部１０は絶縁ゲート電極部１０ａとショットキー電極部１０ｂを有している。半導体装置１００は、主電極２に接続するコンタクト領域１８と、コンタクト領域１８に隣接するチャネル半導体領域８と、チャネル半導体領域８の裏面に接しているｐ型半導体領域２０と、チャネル半導体領域８とｐ型半導体領域２０の両者に隣接するドリフト半導体領域１２を備えている。絶縁ゲート電極部１０ａは、ゲート絶縁膜４を介してコンタクト領域１８の表面に対向している。ショットキー電極部１０ｂは、ドリフト半導体領域１２の表面に直接的に接触している。 （もっと読む）

常時オフ半導体デバイスが提供される。ＩＩＩ族窒化物バッファ層が提供される。ＩＩＩ族窒化物バリア層がＩＩＩ族窒化物バッファ層上に設けられる。非伝導性スペーサ層がＩＩＩ族窒化物バリア層上に設けられる。ＩＩＩ族窒化物バリア層およびスペーサ層がエッチングされてトレンチを形成する。トレンチはバリア層を貫いて延びてバッファ層の一部を露出させる。誘電体層がスペーサ層上およびトレンチ内に形成され、ゲート電極が誘電体層上に形成される。半導体デバイスの形成に関連する方法も提供される。
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【課題】横型二重拡散ＭＯＳトランジスタのオン抵抗を上昇させることなく、オン状態でのソース-ドレイン領域間の耐圧を向上できる半導体装置および半導体装置の製造方法を提供する。
【解決手段】ｐ型半導体基板上７に形成された横型二重拡散ＭＯＳトランジスタを構成において、ソース領域となる高濃度ｎ型拡散層９に接するように、低濃度ｐ型ウエル層１１の電極となる高濃度ｐ型拡散層１０を形成する。上記高濃度ｐ型拡散層１０は、ソースコンタクト部４sの内側に位置する基部１０a(十字形の交差部分)と、上記基部１０aからソースコンタクト部４sの外側に延びた複数の延伸部１０bとを有する。 （もっと読む）

【課題】本発明は、製造工程の大きな変更もなく、１枚のマスクの変更のみで駆動時の出力波形の立ち上がりの時間的変化率を緩やかにできるＭＯＳトランジスタを提供することを目的とする。
【解決手段】半導体基板上８０に所定のゲート幅Ｗを有して延在する複数のゲート１０が略平行に配置され、該ゲートの両側にソース２０とドレイン３０が交互に配置された複数のトランジスタセルを含むＭＯＳトランジスタ１００、１００ａであって、
前記ゲート１０の両端部１１、１２と平面視的に重なり、前記ゲート１０の両端部１１、１２から同電位の供給が可能に配置されたゲート配線層７０を有し、
該ゲート配線層７０と前記ゲート１０の端部とを電気的に接続するゲートコンタクト４０が、前記ゲート１０の端部１１、１２の片側のみに設けられたトランジスタセルを含むことを特徴とする。 （もっと読む）

【課題】トラッピングを少なくするためにＡｌＧａＮ層を薄くし、またゲート漏洩を減少させるために層を追加して最大駆動電流を増加させるようにする。
【解決手段】基板８８を金属有機化学気相成長反応器８０中に置く工程と、基板８８上に高比抵抗のＧａＮ層２０を形成するために、原料ガスを金属有機化学気相成長反応器８０の反応チャンバー８２中に流す工程と、ＧａＮ層２０上に、ＧａＮ層２０よりも広いバンドギャップを有するＡｌＧａＮバリア半導体層１８を形成するために、原料ガスを反応器チャンバー８２中に流す工程と、ＡｌＧａＮバリア半導体層１８上に絶縁層２４を形成するために原料ガスを反応器チャンバー８２中に流す工程と、反応チャンバー８２を冷却する工程と、堆積された層を備える基板８８を前記反応チャンバー８２から取り出す工程とを有する。 （もっと読む）

【課題】トラッピングを少なくするためにＡｌＧａＮ層を薄くし、またゲート漏洩を減少させるために層を追加して最大駆動電流を増加させるようにする。
【解決手段】高比抵抗半導体層２０と、この高比抵抗半導体層２０上に設けられたバリア半導体層１８と、このバリア半導体層１８に接触するするとともに、バリア半導体層１８の表面部を被覆していないソースおよびドレインコンタクト１３,１４と、バリア半導体層１８の被覆されていない表面上に設けられた絶縁層２４と、この絶縁層２４上に設けられ、ゲート漏洩のバリアを形成するゲートコンタクト１６とを備えている。 （もっと読む）

【課題】小型化可能な、量子井戸デバイスおよびその製造方法を提供する。
【解決手段】量子井戸ＱＷデバイスは、基板１を覆う量子井戸領域ＱＷ、量子井戸領域の一部を覆うゲート領域Ｇ、ゲート領域に隣接するソース領域Ｓおよびドレイン領域Ｄを含む。量子井戸領域は、第１バンドギャップを有する半導体材料を含むバッファ構造２と、バッファ構造２を覆い、第２バンドギャップを有する半導体材料を含むチャネル構造３と、チャネル構造３と接する第３バンドギャップを有するアンドープの半導体材料を含むバリア構造４とを含み、第１バンドギャップと第３バンドギャップは、第２バンドギャップより広い。ソース領域Ｓとドレイン領域Ｄは、それぞれゲート領域Ｇに対してセルフアラインであり、第４バンドギャップを有する半導体材料を含み、第４バンドギャップは第２バンドギャップより広い。 （もっと読む）

【解決手段】
ＦｉｎＦＥＴＳ及びトライゲートトランジスタのような三次元トランジスタ構造が、強化されたマスキング形態によって形成することができ、それによりバルク半導体材質内での自己整合手法によるドレイン及びソース区域（２１１Ｄ，２１１Ｓ）、フィン（２１０）並びに分離構造（２０８Ａ）の形成が可能になる。基本フィン構造（２１０）を画定した後、プレーナトランジスタ構造の高度に効率的な製造技術を用いることができ、それにより三次元トランジスタ構造の総合的な性能を更に高めることができる。 （もっと読む）