半導体装置およびその製造方法
【課題】チャネル層の厚みのバラツキを抑制できるJFET、MOSFETもしくはMESFETを備えた半導体装置およびその製造方法を提供する。
【解決手段】n+型層3に対して異方性エッチングを行うことによって凹部4を形成したのち、この凹部4内にエピタキシャル成長させることによってn型チャネル層5を形成する。これにより、n型チャネル層5を一定の膜厚かつ一定の濃度で形成することが可能となる。このため、従来の構造と異なり、n型チャネル層5の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、JFETの特性も一定とすることが可能となる。
【解決手段】n+型層3に対して異方性エッチングを行うことによって凹部4を形成したのち、この凹部4内にエピタキシャル成長させることによってn型チャネル層5を形成する。これにより、n型チャネル層5を一定の膜厚かつ一定の濃度で形成することが可能となる。このため、従来の構造と異なり、n型チャネル層5の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、JFETの特性も一定とすることが可能となる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、JFET、MOSFETもしくはMESFETを備えた半導体装置およびその製造方法に関するもので、ワイドバンドギャップ半導体、特に炭化珪素(以下、SiCという)を用いたSiC半導体装置に適用すると好ましい。
【背景技術】
【0002】
従来、特許文献1において、高周波かつ高耐圧に適したSiCにて構成されるJFETが提案されている。図13は、このJFETの断面図である。この図に示されるように、SiCで構成された基板J1上に、p-型バッファ層J2とn-型チャネル層J3およびn+型層J4を順に積層したのち、n+型層J4の表面からn-型チャネル層J3に達する凹部J5をエッチングにて形成している。そして、凹部J5内にp-型層J6を介してp+型ゲート領域J7を構成すると共に、p+型ゲート領域J7から離間するように、金属層J8を介してソース電極J9およびドレイン電極J10が形成されることにより、特許文献1に示されたJFETが構成されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第7560325号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献1に示したJFETでは、n+型層J4をエッチングして凹部J5を形成しているが、エッチングストッパが無いため、単にエッチング時間の制御によってn+型層J4のエッチングを停止させることになる。このとき、n+型層J4が部分的にでも残っているとスイッチング特性が大幅に変わるため、確実にn-型チャネル層J3まで達するように凹部J5を形成する際のエッチング時間が決められることになる。このため、n+型層J4をエッチングする際にn-型チャネル層J3までオーバエッチングされてしまい、n-型チャネル層J3の厚みにバラツキが発生して、JFETの特性にバラツキを発生させるという問題がある。
【0005】
なお、ここではJFETについて説明したが、チャネル層の厚みのバラツキという意味では、MOSFETやMESFETに関しても同様のことが言える。
【0006】
本発明は上記点に鑑みて、チャネル層の厚みのバラツキを抑制できるJFET、MOSFETもしくはMESFETを備えた半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
上記目的を達成するため、請求項1に記載の発明では、基板(1)の主表面の上にエピタキシャル成長によって形成された第1導電型の半導体からなる第1導電型層(3)に対して凹部(4)を形成することで第1導電型層(3)をソース領域(3a)とドレイン領域(3b)とに分離し、この凹部(4)内において、該凹部(4)の底面上および側面上へのエピタキシャル成長によって、第1導電型層(3)よりも低不純物濃度とされた第1導電型のチャネル層(5)を形成している。そして、このチャネル層(5)の表面に、チャネル層(5)によってソース領域(3a)およびドレイン領域(3b)から離間して配置されるように第2導電型のゲート領域(6)をエピタキシャル成長により形成し、さらにこのゲート領域(6)の表面にゲート電極(7)を形成した構造とすることで、JFETを構成することを特徴としている。
【0008】
このようなJFETでは、チャネル領域を形成するためのチャネル層(5)を凹部(4)内にエピタキシャル成長させることによって形成している。このため、従来の構造と異なり、チャネル層(5)の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、JFETの特性も一定とすることが可能となる。
【0009】
請求項2に記載の発明は、請求項1と同様のチャネル層(5)を有し、チャネル層(5)の表面にショットキー電極にて構成されるゲート電極(7)を備えた構造とし、チャネル層(5)によってソース領域(3a)およびドレイン領域(3b)からゲート電極(7)が離間して配置されるようにしたMESFETを構成することを特徴としている。
【0010】
このようなMESFETでは、チャネル領域を形成するためのチャネル層(5)を凹部(4)内にエピタキシャル成長させることによって形成している。このため、従来の構造と異なり、チャネル層(5)の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、MESFETの特性も一定とすることが可能となる。
【0011】
請求項3に記載の発明では、請求項1と同様のチャネル層(5)を有し、チャネル層(5)の表面にゲート絶縁膜(30)を形成し、さらにこのゲート絶縁膜(30)の上にゲート電極(7)を備えた構造とすることで、MOSFETを構成することを特徴としている。
【0012】
このようなMOSFETでは、チャネル領域を形成するためのチャネル層(5)を凹部(4)内にエピタキシャル成長させることによって形成している。このため、従来の構造と異なり、チャネル層(5)の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、MOSFETの特性も一定とすることが可能となる。
【0013】
これら請求項1ないし3に記載のJFET、MESFETもしくはMOSFETを備えた構造は、請求項4に記載したように、半導体材料として、ワイドバンドギャップ半導体が用いられる半導体装置に適用すると好適である。
【0014】
請求項5に記載したように、ワイドバンドギャップ半導体としてSiCを用いる場合には、基板として、主表面がC面であるSiC基板(1)を用い、第1導電型をn型、第2導電型をp型として用いることができる。この場合、凹部(4)は、底面がC面、側面がa面で構成され、チャネル層(5)は、凹部(4)の底面上に形成された第1領域(5a)の方が凹部(4)の側面上に形成された第2領域(5b)よりも高不純物濃度で構成されることになる。
【0015】
このように、チャネル層(5)のうち主としてチャネル長を規定する第1領域(5a)の方が第2領域(5b)よりも濃度が濃くなるようにでき、チャネル抵抗を低減することができると共に、第2領域(5b)の濃度を薄くすることができるため、ゲート−ソース間およびゲート−ドレイン間のキャパシタンスを低減することが可能となる。
【0016】
具体的には、請求項6に記載したように、第1領域(5a)は、第2領域(5b)の2倍〜10倍の不純物濃度で構成される。そして、例えば、請求項7に記載したように、第1領域(5a)の不純物濃度を1×1016〜1×1018cm-3とすることができる。
【0017】
また、請求項8に記載したように、ワイドバンドギャップ半導体としてSiCを用いる場合には、基板として、主表面がSi面であるSiC基板(1)を用い、第1導電型をn型、第2導電型をp型とすることもできる。この場合、凹部(4)は、底面がSi面、側面がa面で構成され、チャネル層(5)は、凹部(4)の底面上に形成された第1領域(5a)よりも凹部(4)の側面上に形成された第2領域(5b)の方が高不純物濃度で構成されることになる。
【0018】
このように、第1領域(5a)よりも第2領域(5b)の方が高不純物濃度で構成されることで、最大周波数fmaxを高くすることが可能となる。
【0019】
具体的には、請求項9に記載したように、第2領域(5b)は、第1領域(5a)の1.5倍〜3倍の不純物濃度で構成される。そして、例えば、請求項10に記載したように、第1領域(5a)の不純物濃度を1×1016〜1×1018cm-3とすることができる。
【0020】
また、チャネル層(5)については、例えば、請求項11に記載したように、厚さ0.1〜1.0μmとすることができる。
【0021】
請求項12に記載の発明では、ゲート領域(6)の不純物濃度が5×1018〜5×1019cm-3であることを特徴としている。
【0022】
このように、チャネル層(5)の表面に直接形成されるゲート領域(6)の不純物濃度を高濃度にできる。つまり、凹部(4)内に形成されたチャネル層(5)を介してゲート領域(6)を形成できるため、第1導電型層(3)とゲート領域(6)との間にさらにゲート領域(6)よりも低濃度の第2導電型層が必要とされない。このため、チャネル層(5)に直接接触している高濃度のゲート領域(6)によって、チャネル層(5)内に伸びる空乏層幅を制御できる。したがって、第1導電型層(3)とゲート領域(6)との間にさらに低濃度の第2導電型層が備えられる場合と比較して、高速スイッチングが可能なJFETにでき、より高周波に適したSiC半導体装置とすることが可能となる。
【0023】
また、SiC基板(1)に関しては、請求項13に記載したように、抵抗率が1×1010〜1×1011Ω・cmである半絶縁性のSiCにて構成することができる。このような半絶縁性のSiCにて構成することで、JFET作動時に発生する電波を吸収することが可能であるため、高周波に適したSiC半導体装置とすることができる。
【0024】
請求項14に記載の発明では、SiC基板(1)と第1導電型層(3)およびチャネル層(5)との間にゲート領域(6)よりも低不純物濃度で構成された第2導電型バッファ層(2)が備えられていることを特徴としている。
【0025】
このように、SiC基板(1)と第1導電型層(3)およびチャネル層(5)との間にゲート領域(6)よりも低不純物濃度で構成された第2導電型バッファ層(2)を備えることにより、耐圧を向上させることが可能となる。
【0026】
また、SiC基板(1)に関しては、請求項15に記載したように、第1導電型基板を用いることもできる。この場合には、SiC基板(1)と第1導電型層(3)およびチャネル層(5)との間にゲート領域(6)よりも低不純物濃度で構成された第2導電型バッファ層(2)が備えられるようにすることで、耐圧向上に加え、第1導電型層(3)と第1導電型基板で構成されるSiC基板(1)との電気的分離も行うことが可能となる。
【0027】
請求項16に記載の発明では、SiC基板(1)の表層部には、第2導電型バッファ層(2)に接触させられ、かつ、第2導電型バッファ層(2)よりも高濃度とされた第2導電型コンタクト領域(10)が備えられ、ソース電極(8)がソース領域(3a)および第2導電型バッファ層(2)を貫通する凹部(11)内にも形成されることで、第2導電型コンタクト領域(10)を介して第2導電型バッファ層(2)とソース電極(8)とが電気的に接続されていることを特徴としている。
【0028】
このように、第2導電型コンタクト領域(10)をソース電極(8)に接触させることにより、第2導電型バッファ層(2)をソース電極(8)に電気的に接続させられ、グランド接続することが可能である。
【0029】
請求項17に記載の発明では、SiC基板(1)と第2導電型バッファ層(2)との間に、i型バッファ層(20)が備えられていることを特徴としている。
【0030】
このように、i型バッファ層(20)を備えることで、i型バッファ層(20)によってJFET作動時に発生する電波を吸収することが可能となるため、SiC基板(1)に第1導電型基板を用いたとしても、より高周波に適したSiC半導体装置とすることが可能となる。
【0031】
例えば、請求項18に記載したように、i型バッファ層(20)を厚さ1.0〜15μmとすることができる。
【0032】
請求項19に記載の発明では、JFETが備えられる半導体装置の製造方法として、主表面を有する半導体材料で構成された基板(1)を用意し、主表面の上にエピタキシャル成長によって第1導電型の半導体にて構成される第1導電型層(3)を形成する工程と、第1導電型層(3)の表面から異方性エッチングを行うことにより、第1導電型層(3)を貫通して該第1導電型層(3)をソース領域(3a)とドレイン領域(3b)とに分離する凹部(4)を形成する工程と、凹部(4)の底面上および側面上にエピタキシャル成長によって第1導電型層(3)よりも低不純物濃度となる第1導電型のチャネル層(5)を形成する工程と、チャネル層(5)の表面にエピタキシャル成長を行うことにより、チャネル層(5)によってソース領域(3a)およびドレイン領域(3b)から離間させられる第2導電型のゲート領域(6)を形成する工程と、ゲート領域(6)に電気的に接続されるゲート電極(7)を形成する工程と、ソース領域(3a)に対して電気的に接続されるソース電極(8)を形成する工程と、ドレイン領域(3b)に対して電気的に接続されるドレイン電極(9)を形成する工程とを行うことを特徴としている。
【0033】
このように、第1導電型層(3)に対して異方性エッチングを行うことで凹部(4)を形成したのち、この凹部(4)内に第1導電型のチャネル層(5)をエピタキシャル成長させることで、チャネル層(5)を一定の膜厚かつ一定の濃度で形成することが可能となる。このため、従来の構造と異なり、チャネル層(5)の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、JFETの特性も一定とすることが可能となる。
【0034】
請求項20に記載の発明では、ゲート電極(7)を形成する工程において、ゲート電極(7)の少なくとも一部の層をパターニングしたのち、該パターニングされたゲート電極(7)の少なくとも一部の層をマスクとして、ゲート領域(6)およびチャネル層(5)をエッチングすることにより、ゲート領域(6)およびチャネル層(5)のパターニングを行うことを特徴としている。
【0035】
このように、ゲート電極(7)をマスクとしてゲート領域(6)およびチャネル層(5)をパターニングしているため、これらをセルフアライン(自己整合)で形成することが可能となる。ゲート領域(6)をパターニングしてからゲート電極(7)を形成する場合には、小さくなったゲート領域(6)の上にゲート電極(7)を形成しなければならないため、マスクズレなどからゲート電極(7)の形成が難しくなる。しかしながら、このようにゲート電極(7)をマスクとしてゲート領域(6)およびチャネル層(5)を形成することで、これらの形成を容易にすることが可能となる。そして、ゲート電極(7)とゲート領域(6)とを広い面積で確実に電気的に接続できることから、ゲート抵抗も低くなり、高速スイッチングが可能なJFETとすることが可能となる。
【0036】
請求項21に記載の発明では、チャネル層(5)の表面にショットキー電極にて構成されるゲート電極(7)を備えた構造とし、チャネル層(5)によってソース領域(3a)およびドレイン領域(3b)から離間してゲート電極(7)が配置されるようにしたMESFETについて、請求項19と同様の製造方法を適用していることを特徴としている。
【0037】
このような製造方法では、凹部(4)内に第1導電型のチャネル層(5)をエピタキシャル成長させているため、チャネル層(5)を一定の膜厚かつ一定の濃度で形成することが可能となる。このため、従来の構造と異なり、チャネル層(5)の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、MESFETの特性も一定とすることが可能となる。
【0038】
請求項22に記載の発明では、チャネル層(5)の表面に、ゲート絶縁膜(30)を形成し、ゲート絶縁膜(30)を介してチャネル層(5)の上にゲート電極(7)を形成するMOSFETについて、請求項19と同様の製造方法を適用していることを特徴としている。
【0039】
このような製造方法でも、凹部(4)内に第1導電型のチャネル層(5)をエピタキシャル成長させているため、チャネル層(5)を一定の膜厚かつ一定の濃度で形成することが可能となる。このため、従来の構造と異なり、チャネル層(5)の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、MOSFETの特性も一定とすることが可能となる。
【0040】
請求項23に記載の発明では、ゲート電極(7)を形成する工程において、ゲート電極(7)の少なくとも一部の層をパターニングしたのち、該パターニングされたゲート電極(7)の少なくとも一部の層をマスクとして、チャネル層(5)をエッチングすることにより、チャネル層(5)のパターニングを行うことを特徴としている。
【0041】
このように、ゲート電極(7)をマスクとしてチャネル層(5)をパターニングしているため、チャネル層(5)をセルフアライン(自己整合)で形成することが可能となる。チャネル層(5)をパターニングしてからゲート電極(7)を形成する場合には、小さくなったチャネル層(5)の上にゲート電極(7)を形成しなければならないため、マスクズレなどからゲート電極(7)の形成が難しくなる。しかしながら、このようにゲート電極(7)をマスクとしてチャネル層(5)を形成することで、これらの形成を容易にすることが可能となる。
【0042】
請求項24に記載の発明では、凹部(4)を形成する工程では、第1導電型層(3)の表面に、凹部(4)の形成予定領域が開口するフォトレジストまたはシリコン酸化膜にて構成されたマスクを配置したのち、該マスクを用いた異方性エッチングを行うことにより、凹部(4)を該凹部(4)の側面が底面に対して85〜86°の傾斜角度となるように形成することを特徴としている。
【0043】
このように、フォトレジストまたはシリコン酸化膜にて構成されたマスクを用いた異方性エッチングを行うことにより、凹部(4)を形成することができる。このように形成される凹部(4)は、側面が底面に対して85〜86°の傾斜角度となる。
【0044】
請求項25に記載の発明では、凹部(4)を形成する工程では、第1導電型層(3)の表面に、凹部(4)の形成予定領域が開口するメタルマスクを配置したのち、該メタルマスクを用いた異方性エッチングを行うことにより、凹部(4)を該凹部(4)の側面が底面に対して89〜90°の傾斜角度となるように形成することを特徴としている。
【0045】
このように、メタルマスクを用いた異方性エッチングを行うことにより、凹部(4)を形成することができる。このように形成される凹部(4)は、側面が底面に対して89〜90°の傾斜角度となる。
【0046】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【0047】
【図1】本発明の第1実施形態にかかるJFETを備えたSiC半導体装置の断面図である。
【図2】p-型バッファ層2をソース電極8に電気的に接続する場合の一例を示した断面図である。
【図3】図2に示したJFETを備えたSiC半導体装置の製造工程を示した断面図である。
【図4】図3に続くJFETを備えたSiC半導体装置の製造工程を示した断面図である。
【図5】本発明の第2実施形態にかかるJFETを備えたSiC半導体装置の断面図である。
【図6】本発明の第3実施形態にかかるJFETを備えたSiC半導体装置の断面図である。
【図7】本発明の第4実施形態にかかるJFETを備えたSiC半導体装置の断面図である。
【図8】本発明の第5実施形態にかかるJFETを備えたSiC半導体装置の断面図である。
【図9】本発明の第6実施形態にかかるMESFETを備えたSiC半導体装置の断面図である。
【図10】本発明の第7実施形態にかかるMESFETを備えたSiC半導体装置の断面図である。
【図11】本発明の第8実施形態にかかるMOSFETを備えたSiC半導体装置の断面図である。
【図12】本発明の第9実施形態にかかるMOSFETを備えたSiC半導体装置の断面図である。
【図13】従来のJFETを備えたSiC半導体装置の断面図である。
【発明を実施するための形態】
【0048】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【0049】
(第1実施形態)
本発明の第1実施形態について説明する。図1は、本実施形態に係るJFETを備えたSiC半導体装置の断面図である。以下、この図を参照して、SiC半導体装置に備えられたJFETの構造について説明する。
【0050】
図1に示されるSiC半導体装置は、主表面がC面((000−1)C面)とされた半絶縁性(Semi-insulating)のSiC基板1を用いて形成されている。半絶縁性とは、ノンドープの半導体材料などにより構成され、半導体材料で構成されているものの絶縁材料に近い抵抗率(もしくは導電率)を有するものを意味する。例えば、本実施形態で用いている半絶縁性のSiC基板1は、抵抗率が1×1010〜1×1011Ω・cm、厚さ50〜400μm(例えば350μm)とされている。このSiC基板1の表面には、p-型バッファ層2が成膜されている。このp-型バッファ層2は、より高耐圧を得るために設けられたものであり、p型不純物濃度が1×1016〜1×1017cm-3(例えば1×1016cm-3)、厚さ0.2〜2.0μm(例えば0.4μm)とされている。
【0051】
p-型バッファ層2の表面には、n+型層3が形成されている。n+型層3は、凹部4によって紙面左右に分離されており、紙面左側のものがn+型ソース領域3a、紙面右側のものがn+型ドレイン領域3bを構成する。これらn+型ソース領域3aおよびn+型ドレイン領域3bは、n型不純物濃度が5×1018〜1×1020cm-3(例えば2×1019cm-3)、厚さ0.1〜1.0μm(例えば0.4μm)とされている。
【0052】
凹部4は、n+型層3の表面からp-型バッファ層2に達するように、つまりn+型層3を貫通するように設けられている。この凹部4は、側面が基板垂直方向に平行となるように形成されていても良いし、基板垂直方向に対して若干傾斜して形成されていても良いが、凹部4の側面はほぼa面と平行となる。
【0053】
凹部4内には、当該凹部4の底面および側面を覆うように、n型チャネル層5が形成されている。このn型チャネル層5は、凹部4の底面、つまりC面上に形成された領域5aと凹部4の側面、つまりa面上に形成された領域5bとで不純物濃度が変わっている。これら領域5a、5bの不純物濃度は、n型チャネル層5をエピタキシャル成長にて形成する際の面方位依存性によって決まり、本実施形態の場合には、領域5aの方が領域5bよりも不純物濃度が高くなっている。n型チャネル層5は、例えばC面である凹部4の底面上に形成された領域5aのn型不純物濃度が1×1016〜1×1018cm-3(例えば1×1017cm-3)、この領域5aがa面である凹部4の側面上に形成された領域5bの2倍〜10倍程度のn型不純物濃度、厚さ0.1〜1.0μm(例えば0.2μm)とされている。
【0054】
n型チャネル層5の表面には、p-型バッファ層2よりも高濃度となるp+型ゲート領域6が形成されている。p+型ゲート領域6は、n型チャネル層5によってn+型ソース領域3aおよびn+型ドレイン領域3bから離間して配置された状態となっている。このp+型ゲート領域6は、p型不純物濃度が5×1018〜5×1019cm-3(例えば1×1019cm-3)、厚さ0.1〜0.5μm(例えば0.4μm)とされている。
【0055】
p+型ゲート領域6の表面には、ゲート電極7が形成されている。ゲート電極7の端面(側壁面)は、p+型ゲート領域6やn型チャネル層5の端面(側壁面)と面一となっている。このゲート電極7は、複数の金属層の積層構造にて構成されており、例えばp+型ゲート領域6に対してオーミック接触させられるNiSi2等のNi系金属層、Ti系金属層、さらにはAl配線もしくは外部との電気的接続を行うためのワイヤとの接合性を考慮したAu層が順に形成されることで構成される。Ni系金属層は、0.1〜0.5μm(例えば0.2μm)、Ti系金属層は、0.1〜0.5μm(例えば0.1μm)、AlもしくはAu層は、1.0〜5.0μm(例えば3.0μm)とされている。なお、図1中では、ゲート電極7にp+型ゲート領域6の表面の凹みが受け継がれた形状として記載してあるが、ゲート電極7の表面が平坦になるまで埋め尽くされていても構わない。
【0056】
また、n+型ソース領域3aの上にはソース電極8が形成され、n+型ドレイン領域3bの上にはドレイン電極9が形成されている。これらソース電極8およびドレイン電極9も、例えばゲート電極7と同材料で構成されている。
【0057】
このような構造によってJFETが構成されている。そして、図示しないがシリコン酸化膜やシリコン窒化膜などで構成される層間絶縁膜や保護膜等によって、各電極間が電気的に分離されることで、本実施形態のSiC半導体装置が構成されている。
【0058】
このように構成されるSiC半導体装置に備えられたJFETは、ゲート電極7に対してゲート電圧を印加していないときには、p+型ゲート領域6からn型チャネル層5側に伸びる空乏層(およびp-型バッファ層2からn型チャネル層5側に伸びる空乏層)によってn型チャネル層5がピンチオフされている。そして、この状態からゲート電極7に対してゲート電圧を印加すると、p+型ゲート領域6から伸びる空乏層が縮小される。これにより、n型チャネル層5内にチャネル領域が形成され、チャネル領域を介してソース電極8とドレイン電極9との間に電流が流れる。このように、本実施形態のJFETは、ノーマリオフ型の素子として機能することができる。
【0059】
このようなJFETでは、チャネル領域を形成するためのn型チャネル層5を凹部4内にエピタキシャル成長させることによって形成している。このため、従来の構造と異なり、n型チャネル層5の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、JFETの特性も一定とすることが可能となる。
【0060】
また、凹部4内に形成されたn型チャネル層5を介してp+型ゲート領域6を形成できるため、n+型層3とp+型ゲート領域6との間にさらにp+型ゲート領域6よりも低濃度のp-型層が必要とされない。このため、n型チャネル層5に直接接触している高濃度のp+型ゲート領域6によって、n型チャネル層5内に伸びる空乏層幅を制御できる。したがって、n+型層3とp+型ゲート領域6との間にさらにp-型層が備えられる場合と比較して、ゲート印加電圧が高電圧になることを抑制することができる。また、高速スイッチングが可能なJFETにでき、より高周波に適したSiC半導体装置とすることが可能となる。
【0061】
さらに、SiC基板1を半絶縁性のもので構成することにより、JFET作動時に発生する電波を吸収することが可能であるため、より高周波に適したSiC半導体装置とすることができる。
【0062】
次に、このような構成とされるJFETを備えたSiC半導体装置の具体的な適用形態について説明する。本実施形態のJFETでは、p-型バッファ層2が備えられていることから、このp-型バッファ層2をソース電極8に電気的に接続することで、グランド接続することが可能である。図2は、p-型バッファ層2をソース電極8に電気的に接続する場合の一例を示した断面図である。
【0063】
この図に示されるようにソース電極8と電気的に接続する場所において、SiC基板1の表層部のうちp-型バッファ層2と接する部位に、p+型コンタクト領域10が備えられるようにしている。そして、このp+型コンタクト領域10に達するように、n+型ソース領域3aの表面からn+型ソース領域3aおよびp-型バッファ層2を貫通する凹部11が形成されている。この凹部11内にソース電極8が入り込むように形成されることにより、p-型バッファ層2をソース電極8に電気的に接続している。そして、層間絶縁膜12を介して、ソース電極8がゲート電極7やドレイン電極9と電気的に分離された構造とされることで、図2に示すJFETが構成されている。このように、p-型バッファ層2をソース電極8に電気的に接続することで、p-型バッファ層2をグランドに固定することが可能となる。
【0064】
なお、この図では、ゲート電極7とソース電極8およびドレイン電極9をそれぞれNi系金属層で構成される第1層7a、8a、9aと、Ti系金属で形成される第2層7b、8b、9b、およびAlまたはAuなどで構成される第3層7c、8c、9cの三層構造で構成した場合として記載している。
【0065】
続いて、このような構成とされるJFETを備えたSiC半導体装置の製造方法について説明する。図3および図4は、図2に示したJFETを備えたSiC半導体装置の製造工程を示した断面図である。これらの図を参照して、図2に示すJFETを備えた半導体装置の製造方法について説明する。
【0066】
〔図3(a)の工程〕
主表面がC面とされた半絶縁性のSiC基板1を用意し、そのSiC基板1の主表面にp型不純物のイオン注入を行ったのち、活性化の熱処理を行うことなどによって、p+型コンタクト領域10を形成しておく。そして、SiC基板1の主表面上に、p型不純物濃度が1×1016〜1×1017cm-3(例えば1×1016cm-3)、厚さ0.2〜2.0μm(例えば0.4μm)のp-型バッファ層2をエピタキシャル成長させたのち、n型不純物濃度が5×1018〜1×1020cm-3(例えば2×1019cm-3)、厚さ0.1〜1.0μm(例えば0.4μm)のn+型層3をエピタキシャル成長させる。
【0067】
〔図3(b)の工程〕
n+型層3を部分的にエッチングすることにより、p-型バッファ層2に達する凹部4を形成する。具体的には、図示しないメタルマスクにて、もしくは、フォトリソグラフィ工程を経てSiO2等のエッチングマスクでn+型層3のうち凹部4の形成領域以外の部分を覆ったのち、RIE等の異方性エッチングを行うことで凹部4を形成する。例えば、メタルマスクを用いる場合には、凹部4の側面の傾斜角度が89〜90°となり、SiO2等のエッチングマスクを用いる場合には、凹部4の側面の底面に対する傾斜角度が85〜86°となるが、いずれの場合も凹部4の側面はほぼa面と平行になると言える。
【0068】
〔図3(c)の工程〕
n+型層3の表面および凹部4内に厚さ0.1〜1.0μm(例えば0.2μm)のn型チャネル層5をエピタキシャル成長させる。このとき、n型チャネル層5のうち凹部4の底面上に成長する部分の成長条件がn型不純物濃度が1×1016〜1×1018cm-3(例えば1×1017cm-3)となるようにエピタキシャル成長を行う。これにより、n型チャネル層5のうち凹部4の底面上に形成された領域5aと凹部4の側面上に形成された領域5bとで不純物濃度が変わり、領域5aのn型不純物濃度が1×1016〜1×1018cm-3(例えば1×1017cm-3)、領域5aが領域5bの2倍〜10倍程度のn型不純物濃度となる。このように形成されたn型チャネル層5は、成膜条件を調整するだけで容易に一定の膜厚かつ一定の濃度となる。
【0069】
その後、n型チャネル層5の表面に、p型不純物濃度が5×1018〜5×1019cm-3(例えば1×1019cm-3)、厚さ0.1〜0.5μm(例えば0.4μm)となるp+型ゲート領域6をエピタキシャル成長させる。
【0070】
〔図3(d)の工程〕
p+型ゲート領域6の表面のうち凹部11の形成予定領域以外を図示しないマスクにて覆った後、RIE等の異方性エッチングを行うことで凹部11を形成する。また、図2中には記載していないが、このとき同時に、JFETと他の素子との電気的な分離を図る凹部13等も形成しても良い。
【0071】
〔図3(e)の工程〕
凹部11内を含めてp+型ゲート領域6の表面のうちゲート電極7の形成予定領域以外の領域を覆うように、メタルマスクもしくはシリコン酸化膜等で構成される図示しないマスクを配置したのち、ゲート電極7のうちの第1層7aを構成するNi系金属層を成膜する。そして、マスクを除去することで、リフトオフにより、ゲート電極7の形成予定領域にのみ第1層7aを残す。
【0072】
〔図3(f)の工程〕
ゲート電極7の少なくとも一部である第1層7aをマスクとして異方性エッチングを行う。これにより、第1層7aが形成された領域以外が所定厚さだけエッチングされ、p+型ゲート領域6およびn型チャネル層5がパターニングされると共に、凹部11がp+型コンタクト領域10に達した状態になる。このような形成方法によってp+型ゲート領域6およびn型チャネル層5を形成することにより、ゲート電極7の端面(側壁面)とp+型ゲート領域6やn型チャネル層5の端面(側壁面)とが面一となる。
【0073】
〔図4(a)の工程〕
ソース電極8およびドレイン電極9の形成予定領域以外の領域を覆うように、メタルマスクもしくはシリコン酸化膜等で構成される図示しないマスクを配置したのち、ソース電極8およびドレイン電極9のうちの第1層8a、9aを構成するNi系金属層を成膜する。そして、マスクを除去することで、リフトオフにより、ソース電極8およびドレイン電極9の形成予定領域にのみ第1層8a、9aを残す。
【0074】
〔図4(b)の工程〕
凹部11内を含めてゲート電極7の形成予定領域以外の領域を覆うように、メタルマスクもしくはシリコン酸化膜等で構成される図示しないマスクを配置したのち、ゲート電極7のうちの第2層7bを構成するTi系金属層を成膜する。そして、マスクを除去することで、リフトオフにより、ゲート電極7の形成予定領域にのみ第2層7bを残す。
【0075】
〔図4(c)の工程〕
ソース電極8およびドレイン電極9の形成予定領域以外の領域を覆うように、メタルマスクもしくはシリコン酸化膜等で構成される図示しないマスクを配置したのち、ソース電極8およびドレイン電極9のうちの第2層8b、9bを構成するTi系金属層を成膜する。そして、マスクを除去することで、リフトオフにより、ソース電極8およびドレイン電極9の形成予定領域にのみ第2層8b、9bを残す。
【0076】
〔図4(d)の工程〕
基板表面全面に層間絶縁膜12を配置した後、パターニングしてゲート電極7の第2層7bやソース電極8およびドレイン電極9の第2層8b、9bを部分的に露出させるためのコンタクトホールを形成する。
【0077】
〔図4(e)の工程〕
Al層を成膜したのちパターニングしたり、もしくはAuのメッキ処理などにより、ゲート電極7とソース電極8およびドレイン電極9の第2層7b、8b、9bの上に第3層7c、8c、9cを形成する。このようにして、図2に示すJFETを備えたSiC半導体装置を製造することができる。
【0078】
このような製造方法によれば、凹部4内にエピタキシャル成長させることによってn型チャネル層5を形成しているため、n型チャネル層5を一定の膜厚かつ一定の濃度で形成することが可能となる。このため、従来の構造と異なり、n型チャネル層5の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、JFETの特性も一定とすることが可能となる。
【0079】
また、n型チャネル層5を形成するに際し、凹部4の底面と側面での面方位の相違に基づく不純物濃度の面方位依存性により、領域5aと領域5bの濃度を変えることができる。そして、本実施形態の場合には、n型チャネル層5のうち主としてチャネル長を規定する領域5aの方が領域5bよりも濃度が濃くなるようにできるため、チャネル抵抗を低減することができると共に、領域5bの濃度を薄くすることができるため、ゲート−ソース間およびゲート−ドレイン間のキャパシタンスを低減することが可能となる。
【0080】
また、ゲート電極7をマスクとしてp+型ゲート領域6およびn型チャネル層5をパターニングしているため、これらをセルフアライン(自己整合)で形成することが可能となる。p+型ゲート領域6をパターニングしてからゲート電極7を形成する場合には、小さくなったp+型ゲート領域6の上にゲート電極7を形成しなければならないため、マスクズレなどからゲート電極7の形成が難しくなる。しかしながら、本実施形態のようにゲート電極7をマスクとしてp+型ゲート領域6およびn型チャネル層5を形成することで、これらの形成を容易にすることが可能となる。そして、ゲート電極7とp+型ゲート領域6とを広い面積で確実に電気的に接続できることから、ゲート抵抗も低くなり、高速スイッチングが可能なJFETとすることが可能となる。
【0081】
さらに、n+型ソース領域3aやn+型ドレイン領域3b、n型チャネル層5およびp+型ゲート領域6をすべてエピタキシャル成長によって形成した構造としており、イオン注入により構成した部分が無いため、ゲートリーク電流を低減することもできる。
【0082】
(第2実施形態)
本発明の第2実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対してSiC基板1の主表面の面方位を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
【0083】
図5は、本実施形態にかかるJFETを備えたSiC半導体装置の断面図である。この図に示されるように、本実施形態では、主表面がSi面((0001)Si面)とされた半絶縁性のSiC基板1を用いている。そして、このSiC基板1を用いて、第1実施形態と同様の構造のJFETを形成している。
【0084】
このようにSiC基板1として、主表面がSi面であるものを用いる場合、凹部4内の面方位は、凹部4の底面がSi面、側面がa面となる。このため、凹部4内にエピタキシャル成長にて形成したn型チャネル層5は、底面上に形成された領域5aよりも側面上に形成された領域5bの方が高濃度となり、例えば領域5aのn型不純物濃度が1×1016〜1×1018cm-3(例えば1×1017cm-3)、領域5bが領域5aの1.5倍〜3倍程度のn型不純物濃度となる。
【0085】
このような構造のJFETを備えたSiC半導体装置は、第1実施形態に対してSiC基板1の面方位を変更するだけであり、第1実施形態と同様の製造方法によって製造できる。また、第1実施形態のSiC半導体装置とほぼ同様の構造となることから、基本的には第1実施形態と同様の効果を得ることができる。ただし、領域5aと領域5bとの不純物濃度の濃さの関係が第1実施形態とは逆になるため、ゲート−ソース間やゲート−ドレイン間のキャパシタンスの低減効果や、チャネル抵抗低減の効果については、第1実施形態よりも効果が小さくなる。なお、領域5aの不純物濃度はカットオフ周波数ftに関係するが、領域5bの不純物濃度は最大周波数fmaxに関係する。このため、領域5bを第1実施形態と比較して高濃度にできることから、最大周波数fmaxを高くすることが可能となる。
【0086】
(第3実施形態)
本発明の第3実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対してp-型バッファ層2を無くしたものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
【0087】
図6は、本実施形態にかかるJFETを備えたSiC半導体装置の断面図である。この図に示されるように、本実施形態では、第1実施形態と同様に主表面がC面とされたSiC基板1が用いられているが、SiC基板1の主表面の上にp-型バッファ層2を形成することなくn+型層3を直接形成した構造としている。凹部4は、SiC基板1に達するように形成されており、n型チャネル層5は、SiC基板1の主表面に直接形成された構造となっている。
【0088】
このような構造とされていても、基本的には第1実施形態と同様の効果を得ることができる。ただし、第1実施形態に対してp-型バッファ層2が無くされているため、第1実施形態と比較すると耐圧が低くなる。なお、このような構造のSiC半導体装置も、基本的には第1実施形態のSiC半導体装置と同様の製造方法によって製造できるが、第1実施形態と異なり、p-型バッファ層2が無くなることから、p-型バッファ層2の製造工程やソース電極8とp-型バッファ層2との電気的接続を図るための凹部11の形成工程等が図3および図4に示した製造工程から省かれることになる。
【0089】
(第4実施形態)
本発明の第4実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対してSiC基板1を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
【0090】
図7は、本実施形態にかかるJFETを備えたSiC半導体装置の断面図である。この図に示されるように、本実施形態では、第1実施形態と同様に主表面がC面とされたSiC基板1が用いられているが、SiC基板1としてn+型基板が用いられている。このSiC基板1は、不純物濃度が1×1018〜1×1019cm-3、厚さ50〜400μm(例えば350μm)とされている。
【0091】
このように、SiC基板1としてn+型基板を用いても、p-型バッファ層2が備えられることで、SiC基板1がn+型ソース領域3aおよびn+型ドレイン領域3bと電気的に分離された構造となることから、第1実施形態と同様の動作を行うようにできる。したがって、SiC基板1としてn+型基板を用いても第1実施形態と同様の効果を得ることができる。
【0092】
なお、ここでは、C面のn+型基板をSiC基板1として用いる場合について説明したが、Si面のn+型基板をSiC基板1として用いるようにしても良い。また、本実施形態でも、p-型バッファ層2を備えた構造とされることから、凹部11およびp+型コンタクト領域10を形成することで、p-型バッファ層2をソース電極8と電気的に接続した構造としても良い。
【0093】
(第5実施形態)
本発明の第5実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対してSiC基板1の構成を変更すると共に、SiC基板1とp-型バッファ層2の間にもう一層設けたものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
【0094】
図8は、本実施形態にかかるJFETを備えたSiC半導体装置の断面図である。この図に示されるように、本実施形態では、第4実施形態と同様に主表面がC面とされたn+型基板で構成されるSiC基板1を用いると共に、SiC基板1とp-型バッファ層2との間にi型SiCで構成されたi型バッファ層20を備えた構造としてある。このi型バッファ層20は、不純物濃度が1×1010〜1×1014cm-3(例えば1×1012cm-3)、厚さ0.2〜2.0μm(例えば0.4μm)とされている。
【0095】
第1〜第3実施形態で示したように、SiC基板1を半絶縁性のもので構成する場合、JFET作動時に発生する電波を吸収することが可能であるため、高周波に適したSiC半導体装置とすることができる。しかしながら、SiC基板1としてn+型基板を用いる場合、JFET作動時に発生する電波を十分に吸収することができないため、SiC半導体装置に適用できる高周波に限界がある。これに対し、本実施形態のようにi型バッファ層20を備えると、i型バッファ層20によってJFET作動時に発生する電波を吸収することが可能となるため、SiC基板1にn+型基板を用いたとしても、より高周波に適したSiC半導体装置とすることが可能となる。
【0096】
なお、ここでは、C面のn+型基板をSiC基板1として用いる場合について説明したが、Si面のn+型基板をSiC基板1として用いるようにしても良い。また、本実施形態でも、p-型バッファ層2を備えた構造とされることから、凹部11およびp+型コンタクト領域10を形成することで、p-型バッファ層2をソース電極8と電気的に接続した構造としても良い。ただし、本実施形態の場合、SiC基板1とp-型バッファ層2との間にi型バッファ層20が備えられた構造となることから、i型バッファ層20の表層部において、p-型バッファ層20と電気的に接続されるようにp+型コンタクト領域10を形成するか、もしくはp-型バッファ層2に対して直接イオン注入を行うことでp+型コンタクト領域10を形成することになる。
【0097】
(第6実施形態)
本発明の第6実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態の構造をJFETではなくMESFETに適用したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
【0098】
図9は、本実施形態にかかるMESFETを備えたSiC半導体装置の断面図である。この図に示されるように、本実施形態では、C面の半絶縁性のSiC基板1を用いて第1実施形態と同様の構造を構成しているが、p+型ゲート領域6をなくして、n型チャネル層5の表面に直接ゲート電極7を形成した構造としてある。ゲート電極7は、ショットキー電極とされており、n型SiCに対してショットキー接触させられる金属にて構成され、厚さ0.1〜1.0μm(例えば0.2μm)で構成されている。
【0099】
このように構成されるSiC半導体装置に備えられたMESFETは、ショットキー電極とされたゲート電極7に対してゲート電圧を印加していないときには、ゲート電極7からn型チャネル層5に対して仕事関数差に基づいて伸びる空乏層によってn型チャネル層5がピンチオフされる。そして、ショットキー障壁を超えるゲート電圧を印加すると、n型チャネル層5内にチャネル領域が形成され、ソース電極8とドレイン電極9との間に電流が流れる。このように、本実施形態のMESFETも、ノーマリオフ型の素子として機能することができる。
【0100】
このように、MESFETについても、第1実施形態と同様の構造とすることにより、従来の構造と異なり、n型チャネル層5の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、MESFETの特性も一定とすることが可能となる等、第1実施形態と同様の効果を得ることができる。
【0101】
このようなMESFETの製造方法は、図3および図4に示したJFETの製造方法のうち、p+型ゲート領域の製造工程を無くせば良い。このような製造方法においても、凹部4内にn型チャネル層5をエピタキシャル成長させているため、n型チャネル層5を一定の膜厚かつ一定の濃度で形成することが可能となる。このため、従来の構造と異なり、n型チャネル層5の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、MESFETの特性も一定とすることが可能となる。また、ゲート電極7をマスクとしてn型チャネル層5をパターニングしているため、n型チャネル層5をセルフアライン(自己整合)で形成することが可能となるし、小さいn型チャネル層5の上に後でゲート電極7を形成することもないため、n型チャネル層5およびゲート電極7の形成を容易にすることが可能となる。
【0102】
なお、ここでは、C面の半絶縁性のSiC基板1を用いる場合について説明したが、第2実施形態で説明したようにSiC基板1としてSi面の半絶縁性のものを用いても良いし、第4実施形態で説明したようにC面のn+型基板を用いても良く、Si面のn+型基板を用いても良い。
【0103】
(第7実施形態)
本発明の第7実施形態について説明する。本実施形態のSiC半導体装置は、第6実施形態に対してp-型バッファ層2を無くしたものであり、その他に関しては第6実施形態と同様であるため、第6実施形態と異なる部分についてのみ説明する。
【0104】
図10は、本実施形態にかかるMESFETを備えたSiC半導体装置の断面図である。この図に示されるように、本実施形態では、第6実施形態と同様に主表面がC面とされたSiC基板1が用いられているが、SiC基板1の主表面の上にp-型バッファ層2を形成することなくn+型層3を直接形成した構造としている。凹部4は、SiC基板1に達するように形成されており、n型チャネル層5は、SiC基板1の主表面に直接形成された構造となっている。
【0105】
このような構造とされていても、基本的には第6実施形態と同様の効果を得ることができる。ただし、第6実施形態に対してp-型バッファ層2が無くされているため、第6実施形態と比較すると耐圧が低くなる。なお、このような構造のSiC半導体装置も、基本的には第6実施形態のSiC半導体装置と同様の製造方法によって製造できるが、第6実施形態と異なり、p-型バッファ層2が無くなることから、第6実施形態のSiC半導体装置の製造方法に対してp-型バッファ層2の製造工程が省かれることになる。
【0106】
なお、ここでは、C面の半絶縁性のSiC基板1を用いる場合について説明したが、第2実施形態で説明したようにSiC基板1としてSi面の半絶縁性のものを用いても良い。
【0107】
(第8実施形態)
本発明の第8実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態の構造をJFETではなくMOSFETに適用したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
【0108】
図11は、本実施形態にかかるMOSFETを備えたSiC半導体装置の断面図である。この図に示されるように、本実施形態では、C面の半絶縁性のSiC基板1を用いて第1実施形態と同様の構造を構成しているが、p+型ゲート領域6をなくして、n型チャネル層5の表面にゲート絶縁膜30を介してゲート電極7を形成した構造としてある。ゲート絶縁膜30は、例えばシリコン酸化膜(SiO2膜)にて構成され、0.01〜0.1μm(例えば0.02μm)の厚さとされている。
【0109】
このように構成されるSiC半導体装置に備えられたMOSFETは、ゲート電極7に対してゲート電圧を印加していないときには、ゲート絶縁膜30からn型チャネル層5に対して仕事関数差に基づいて伸びる空乏層によってn型チャネル層5がピンチオフされる。そして、ゲート電極7にゲート電圧を印加すると、n型チャネル層5内に蓄積型チャネルが形成され、ソース電極8とドレイン電極9との間に電流が流れる。このように、本実施形態のMOSFETも、ノーマリオフ型の素子として機能することができる。
【0110】
このように、MOSFETについても、第1実施形態と同様の構造とすることにより、従来の構造と異なり、n型チャネル層5の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、MESFETの特性も一定とすることが可能となる等、第1実施形態と同様の効果を得ることができる。
【0111】
このようなMOSFETの製造方法は、図3および図4に示したJFETの製造方法のうち、p+型ゲート領域の製造工程を無くすと共に、熱酸化等によるゲート絶縁膜30の形成工程を追加すれば良い。そして、このような製造方法においても、凹部4内にn型チャネル層5をエピタキシャル成長させているため、n型チャネル層5を一定の膜厚かつ一定の濃度で形成することが可能となる。このため、従来の構造と異なり、n型チャネル層5の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、MOSFETの特性も一定とすることが可能となる。また、ゲート電極7をマスクとしてn型チャネル層5をパターニングしているため、n型チャネル層5をセルフアライン(自己整合)で形成することが可能となるし、小さいn型チャネル層5の上に後でゲート電極7を形成することもないため、n型チャネル層5およびゲート電極7の形成を容易にすることが可能となる。
【0112】
なお、ここでは、C面の半絶縁性のSiC基板1を用いる場合について説明したが、第2実施形態で説明したようにSiC基板1としてSi面の半絶縁性のものを用いても良いし、第4実施形態で説明したようにC面のn+型基板を用いても良く、Si面のn+型基板を用いても良い。
【0113】
(第9実施形態)
本発明の第9実施形態について説明する。本実施形態のSiC半導体装置は、第8実施形態に対してp-型バッファ層2を無くしたものであり、その他に関しては第8実施形態と同様であるため、第8実施形態と異なる部分についてのみ説明する。
【0114】
図12は、本実施形態にかかるMOSFETを備えたSiC半導体装置の断面図である。この図に示されるように、本実施形態では、第8実施形態と同様に主表面がC面とされたSiC基板1が用いられているが、SiC基板1の主表面の上にp-型バッファ層2を形成することなくn+型層3を直接形成した構造としている。凹部4は、SiC基板1に達するように形成されており、n型チャネル層5は、SiC基板1の主表面に直接形成された構造となっている。
【0115】
このような構造とされていても、基本的には第8実施形態と同様の効果を得ることができる。ただし、第8実施形態と比較して、p-型バッファ層2が無くされているため、第8実施形態と比較すると耐圧が低くなる。なお、このような構造のSiC半導体装置も、基本的には第8実施形態のSiC半導体装置と同様の製造方法によって製造できるが、第8実施形態と異なり、p-型バッファ層2が無くなることから、第8実施形態のSiC半導体装置の製造方法に対してp-型バッファ層2の製造工程が省かれることになる。
【0116】
なお、ここでは、C面の半絶縁性のSiC基板1を用いる場合について説明したが、第2実施形態で説明したようにSiC基板1としてSi面の半絶縁性のものを用いても良い。
【0117】
(他の実施形態)
上記各実施形態では、n型チャネル層5をチャネルとするnチャネルタイプのJFET、MESFETおよびMOSFETを例に挙げて説明したが、上記各実施形態で示したn型とp型を反転させたpチャネルタイプのJFET、MESFETおよびMOSFETに対して本発明を適用しても良い。
【0118】
また、ゲート電極7、ソース電極8およびドレイン電極9の構造を三層構造とし、Ni系金属層、Ti系金属層、AlまたはAuからなる金属層を例に挙げた。しかしながら、これらは単なる一例を示したものであり、例えば下層から順にNi/Ti/Mo/Au、Ti/Mo/Ni/Au、Ni/Mo/Ti、Ti/Mo/Ni、Ti/Mo、Ni/Moとされる積層構造であっても良いし、TiまたはNiのみの単層構造としても構わない。
【0119】
また、上記実施形態では半導体装置としてSiC半導体装置を例に挙げて説明したが、Siを用いた半導体装置に対しても本発明を適用できるし、他のワイドバンドギャップ半導体装置、例えばGaN、ダイヤモンド、AlNなどを用いた半導体装置に対しても本発明を適用することもできる。
【符号の説明】
【0120】
1 SiC基板
2 p-型バッファ層
3 n+型層
3a n+型ソース領域
3b n+型ドレイン領域
4 凹部
5 n型チャネル層
6 ゲート領域
7 ゲート電極
8 ソース電極
9 ドレイン電極
10 p+型コンタクト領域
11 凹部
12 層間絶縁膜
20 i型バッファ層
30 ゲート絶縁膜
【技術分野】
【0001】
本発明は、JFET、MOSFETもしくはMESFETを備えた半導体装置およびその製造方法に関するもので、ワイドバンドギャップ半導体、特に炭化珪素(以下、SiCという)を用いたSiC半導体装置に適用すると好ましい。
【背景技術】
【0002】
従来、特許文献1において、高周波かつ高耐圧に適したSiCにて構成されるJFETが提案されている。図13は、このJFETの断面図である。この図に示されるように、SiCで構成された基板J1上に、p-型バッファ層J2とn-型チャネル層J3およびn+型層J4を順に積層したのち、n+型層J4の表面からn-型チャネル層J3に達する凹部J5をエッチングにて形成している。そして、凹部J5内にp-型層J6を介してp+型ゲート領域J7を構成すると共に、p+型ゲート領域J7から離間するように、金属層J8を介してソース電極J9およびドレイン電極J10が形成されることにより、特許文献1に示されたJFETが構成されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第7560325号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献1に示したJFETでは、n+型層J4をエッチングして凹部J5を形成しているが、エッチングストッパが無いため、単にエッチング時間の制御によってn+型層J4のエッチングを停止させることになる。このとき、n+型層J4が部分的にでも残っているとスイッチング特性が大幅に変わるため、確実にn-型チャネル層J3まで達するように凹部J5を形成する際のエッチング時間が決められることになる。このため、n+型層J4をエッチングする際にn-型チャネル層J3までオーバエッチングされてしまい、n-型チャネル層J3の厚みにバラツキが発生して、JFETの特性にバラツキを発生させるという問題がある。
【0005】
なお、ここではJFETについて説明したが、チャネル層の厚みのバラツキという意味では、MOSFETやMESFETに関しても同様のことが言える。
【0006】
本発明は上記点に鑑みて、チャネル層の厚みのバラツキを抑制できるJFET、MOSFETもしくはMESFETを備えた半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
上記目的を達成するため、請求項1に記載の発明では、基板(1)の主表面の上にエピタキシャル成長によって形成された第1導電型の半導体からなる第1導電型層(3)に対して凹部(4)を形成することで第1導電型層(3)をソース領域(3a)とドレイン領域(3b)とに分離し、この凹部(4)内において、該凹部(4)の底面上および側面上へのエピタキシャル成長によって、第1導電型層(3)よりも低不純物濃度とされた第1導電型のチャネル層(5)を形成している。そして、このチャネル層(5)の表面に、チャネル層(5)によってソース領域(3a)およびドレイン領域(3b)から離間して配置されるように第2導電型のゲート領域(6)をエピタキシャル成長により形成し、さらにこのゲート領域(6)の表面にゲート電極(7)を形成した構造とすることで、JFETを構成することを特徴としている。
【0008】
このようなJFETでは、チャネル領域を形成するためのチャネル層(5)を凹部(4)内にエピタキシャル成長させることによって形成している。このため、従来の構造と異なり、チャネル層(5)の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、JFETの特性も一定とすることが可能となる。
【0009】
請求項2に記載の発明は、請求項1と同様のチャネル層(5)を有し、チャネル層(5)の表面にショットキー電極にて構成されるゲート電極(7)を備えた構造とし、チャネル層(5)によってソース領域(3a)およびドレイン領域(3b)からゲート電極(7)が離間して配置されるようにしたMESFETを構成することを特徴としている。
【0010】
このようなMESFETでは、チャネル領域を形成するためのチャネル層(5)を凹部(4)内にエピタキシャル成長させることによって形成している。このため、従来の構造と異なり、チャネル層(5)の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、MESFETの特性も一定とすることが可能となる。
【0011】
請求項3に記載の発明では、請求項1と同様のチャネル層(5)を有し、チャネル層(5)の表面にゲート絶縁膜(30)を形成し、さらにこのゲート絶縁膜(30)の上にゲート電極(7)を備えた構造とすることで、MOSFETを構成することを特徴としている。
【0012】
このようなMOSFETでは、チャネル領域を形成するためのチャネル層(5)を凹部(4)内にエピタキシャル成長させることによって形成している。このため、従来の構造と異なり、チャネル層(5)の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、MOSFETの特性も一定とすることが可能となる。
【0013】
これら請求項1ないし3に記載のJFET、MESFETもしくはMOSFETを備えた構造は、請求項4に記載したように、半導体材料として、ワイドバンドギャップ半導体が用いられる半導体装置に適用すると好適である。
【0014】
請求項5に記載したように、ワイドバンドギャップ半導体としてSiCを用いる場合には、基板として、主表面がC面であるSiC基板(1)を用い、第1導電型をn型、第2導電型をp型として用いることができる。この場合、凹部(4)は、底面がC面、側面がa面で構成され、チャネル層(5)は、凹部(4)の底面上に形成された第1領域(5a)の方が凹部(4)の側面上に形成された第2領域(5b)よりも高不純物濃度で構成されることになる。
【0015】
このように、チャネル層(5)のうち主としてチャネル長を規定する第1領域(5a)の方が第2領域(5b)よりも濃度が濃くなるようにでき、チャネル抵抗を低減することができると共に、第2領域(5b)の濃度を薄くすることができるため、ゲート−ソース間およびゲート−ドレイン間のキャパシタンスを低減することが可能となる。
【0016】
具体的には、請求項6に記載したように、第1領域(5a)は、第2領域(5b)の2倍〜10倍の不純物濃度で構成される。そして、例えば、請求項7に記載したように、第1領域(5a)の不純物濃度を1×1016〜1×1018cm-3とすることができる。
【0017】
また、請求項8に記載したように、ワイドバンドギャップ半導体としてSiCを用いる場合には、基板として、主表面がSi面であるSiC基板(1)を用い、第1導電型をn型、第2導電型をp型とすることもできる。この場合、凹部(4)は、底面がSi面、側面がa面で構成され、チャネル層(5)は、凹部(4)の底面上に形成された第1領域(5a)よりも凹部(4)の側面上に形成された第2領域(5b)の方が高不純物濃度で構成されることになる。
【0018】
このように、第1領域(5a)よりも第2領域(5b)の方が高不純物濃度で構成されることで、最大周波数fmaxを高くすることが可能となる。
【0019】
具体的には、請求項9に記載したように、第2領域(5b)は、第1領域(5a)の1.5倍〜3倍の不純物濃度で構成される。そして、例えば、請求項10に記載したように、第1領域(5a)の不純物濃度を1×1016〜1×1018cm-3とすることができる。
【0020】
また、チャネル層(5)については、例えば、請求項11に記載したように、厚さ0.1〜1.0μmとすることができる。
【0021】
請求項12に記載の発明では、ゲート領域(6)の不純物濃度が5×1018〜5×1019cm-3であることを特徴としている。
【0022】
このように、チャネル層(5)の表面に直接形成されるゲート領域(6)の不純物濃度を高濃度にできる。つまり、凹部(4)内に形成されたチャネル層(5)を介してゲート領域(6)を形成できるため、第1導電型層(3)とゲート領域(6)との間にさらにゲート領域(6)よりも低濃度の第2導電型層が必要とされない。このため、チャネル層(5)に直接接触している高濃度のゲート領域(6)によって、チャネル層(5)内に伸びる空乏層幅を制御できる。したがって、第1導電型層(3)とゲート領域(6)との間にさらに低濃度の第2導電型層が備えられる場合と比較して、高速スイッチングが可能なJFETにでき、より高周波に適したSiC半導体装置とすることが可能となる。
【0023】
また、SiC基板(1)に関しては、請求項13に記載したように、抵抗率が1×1010〜1×1011Ω・cmである半絶縁性のSiCにて構成することができる。このような半絶縁性のSiCにて構成することで、JFET作動時に発生する電波を吸収することが可能であるため、高周波に適したSiC半導体装置とすることができる。
【0024】
請求項14に記載の発明では、SiC基板(1)と第1導電型層(3)およびチャネル層(5)との間にゲート領域(6)よりも低不純物濃度で構成された第2導電型バッファ層(2)が備えられていることを特徴としている。
【0025】
このように、SiC基板(1)と第1導電型層(3)およびチャネル層(5)との間にゲート領域(6)よりも低不純物濃度で構成された第2導電型バッファ層(2)を備えることにより、耐圧を向上させることが可能となる。
【0026】
また、SiC基板(1)に関しては、請求項15に記載したように、第1導電型基板を用いることもできる。この場合には、SiC基板(1)と第1導電型層(3)およびチャネル層(5)との間にゲート領域(6)よりも低不純物濃度で構成された第2導電型バッファ層(2)が備えられるようにすることで、耐圧向上に加え、第1導電型層(3)と第1導電型基板で構成されるSiC基板(1)との電気的分離も行うことが可能となる。
【0027】
請求項16に記載の発明では、SiC基板(1)の表層部には、第2導電型バッファ層(2)に接触させられ、かつ、第2導電型バッファ層(2)よりも高濃度とされた第2導電型コンタクト領域(10)が備えられ、ソース電極(8)がソース領域(3a)および第2導電型バッファ層(2)を貫通する凹部(11)内にも形成されることで、第2導電型コンタクト領域(10)を介して第2導電型バッファ層(2)とソース電極(8)とが電気的に接続されていることを特徴としている。
【0028】
このように、第2導電型コンタクト領域(10)をソース電極(8)に接触させることにより、第2導電型バッファ層(2)をソース電極(8)に電気的に接続させられ、グランド接続することが可能である。
【0029】
請求項17に記載の発明では、SiC基板(1)と第2導電型バッファ層(2)との間に、i型バッファ層(20)が備えられていることを特徴としている。
【0030】
このように、i型バッファ層(20)を備えることで、i型バッファ層(20)によってJFET作動時に発生する電波を吸収することが可能となるため、SiC基板(1)に第1導電型基板を用いたとしても、より高周波に適したSiC半導体装置とすることが可能となる。
【0031】
例えば、請求項18に記載したように、i型バッファ層(20)を厚さ1.0〜15μmとすることができる。
【0032】
請求項19に記載の発明では、JFETが備えられる半導体装置の製造方法として、主表面を有する半導体材料で構成された基板(1)を用意し、主表面の上にエピタキシャル成長によって第1導電型の半導体にて構成される第1導電型層(3)を形成する工程と、第1導電型層(3)の表面から異方性エッチングを行うことにより、第1導電型層(3)を貫通して該第1導電型層(3)をソース領域(3a)とドレイン領域(3b)とに分離する凹部(4)を形成する工程と、凹部(4)の底面上および側面上にエピタキシャル成長によって第1導電型層(3)よりも低不純物濃度となる第1導電型のチャネル層(5)を形成する工程と、チャネル層(5)の表面にエピタキシャル成長を行うことにより、チャネル層(5)によってソース領域(3a)およびドレイン領域(3b)から離間させられる第2導電型のゲート領域(6)を形成する工程と、ゲート領域(6)に電気的に接続されるゲート電極(7)を形成する工程と、ソース領域(3a)に対して電気的に接続されるソース電極(8)を形成する工程と、ドレイン領域(3b)に対して電気的に接続されるドレイン電極(9)を形成する工程とを行うことを特徴としている。
【0033】
このように、第1導電型層(3)に対して異方性エッチングを行うことで凹部(4)を形成したのち、この凹部(4)内に第1導電型のチャネル層(5)をエピタキシャル成長させることで、チャネル層(5)を一定の膜厚かつ一定の濃度で形成することが可能となる。このため、従来の構造と異なり、チャネル層(5)の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、JFETの特性も一定とすることが可能となる。
【0034】
請求項20に記載の発明では、ゲート電極(7)を形成する工程において、ゲート電極(7)の少なくとも一部の層をパターニングしたのち、該パターニングされたゲート電極(7)の少なくとも一部の層をマスクとして、ゲート領域(6)およびチャネル層(5)をエッチングすることにより、ゲート領域(6)およびチャネル層(5)のパターニングを行うことを特徴としている。
【0035】
このように、ゲート電極(7)をマスクとしてゲート領域(6)およびチャネル層(5)をパターニングしているため、これらをセルフアライン(自己整合)で形成することが可能となる。ゲート領域(6)をパターニングしてからゲート電極(7)を形成する場合には、小さくなったゲート領域(6)の上にゲート電極(7)を形成しなければならないため、マスクズレなどからゲート電極(7)の形成が難しくなる。しかしながら、このようにゲート電極(7)をマスクとしてゲート領域(6)およびチャネル層(5)を形成することで、これらの形成を容易にすることが可能となる。そして、ゲート電極(7)とゲート領域(6)とを広い面積で確実に電気的に接続できることから、ゲート抵抗も低くなり、高速スイッチングが可能なJFETとすることが可能となる。
【0036】
請求項21に記載の発明では、チャネル層(5)の表面にショットキー電極にて構成されるゲート電極(7)を備えた構造とし、チャネル層(5)によってソース領域(3a)およびドレイン領域(3b)から離間してゲート電極(7)が配置されるようにしたMESFETについて、請求項19と同様の製造方法を適用していることを特徴としている。
【0037】
このような製造方法では、凹部(4)内に第1導電型のチャネル層(5)をエピタキシャル成長させているため、チャネル層(5)を一定の膜厚かつ一定の濃度で形成することが可能となる。このため、従来の構造と異なり、チャネル層(5)の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、MESFETの特性も一定とすることが可能となる。
【0038】
請求項22に記載の発明では、チャネル層(5)の表面に、ゲート絶縁膜(30)を形成し、ゲート絶縁膜(30)を介してチャネル層(5)の上にゲート電極(7)を形成するMOSFETについて、請求項19と同様の製造方法を適用していることを特徴としている。
【0039】
このような製造方法でも、凹部(4)内に第1導電型のチャネル層(5)をエピタキシャル成長させているため、チャネル層(5)を一定の膜厚かつ一定の濃度で形成することが可能となる。このため、従来の構造と異なり、チャネル層(5)の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、MOSFETの特性も一定とすることが可能となる。
【0040】
請求項23に記載の発明では、ゲート電極(7)を形成する工程において、ゲート電極(7)の少なくとも一部の層をパターニングしたのち、該パターニングされたゲート電極(7)の少なくとも一部の層をマスクとして、チャネル層(5)をエッチングすることにより、チャネル層(5)のパターニングを行うことを特徴としている。
【0041】
このように、ゲート電極(7)をマスクとしてチャネル層(5)をパターニングしているため、チャネル層(5)をセルフアライン(自己整合)で形成することが可能となる。チャネル層(5)をパターニングしてからゲート電極(7)を形成する場合には、小さくなったチャネル層(5)の上にゲート電極(7)を形成しなければならないため、マスクズレなどからゲート電極(7)の形成が難しくなる。しかしながら、このようにゲート電極(7)をマスクとしてチャネル層(5)を形成することで、これらの形成を容易にすることが可能となる。
【0042】
請求項24に記載の発明では、凹部(4)を形成する工程では、第1導電型層(3)の表面に、凹部(4)の形成予定領域が開口するフォトレジストまたはシリコン酸化膜にて構成されたマスクを配置したのち、該マスクを用いた異方性エッチングを行うことにより、凹部(4)を該凹部(4)の側面が底面に対して85〜86°の傾斜角度となるように形成することを特徴としている。
【0043】
このように、フォトレジストまたはシリコン酸化膜にて構成されたマスクを用いた異方性エッチングを行うことにより、凹部(4)を形成することができる。このように形成される凹部(4)は、側面が底面に対して85〜86°の傾斜角度となる。
【0044】
請求項25に記載の発明では、凹部(4)を形成する工程では、第1導電型層(3)の表面に、凹部(4)の形成予定領域が開口するメタルマスクを配置したのち、該メタルマスクを用いた異方性エッチングを行うことにより、凹部(4)を該凹部(4)の側面が底面に対して89〜90°の傾斜角度となるように形成することを特徴としている。
【0045】
このように、メタルマスクを用いた異方性エッチングを行うことにより、凹部(4)を形成することができる。このように形成される凹部(4)は、側面が底面に対して89〜90°の傾斜角度となる。
【0046】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【0047】
【図1】本発明の第1実施形態にかかるJFETを備えたSiC半導体装置の断面図である。
【図2】p-型バッファ層2をソース電極8に電気的に接続する場合の一例を示した断面図である。
【図3】図2に示したJFETを備えたSiC半導体装置の製造工程を示した断面図である。
【図4】図3に続くJFETを備えたSiC半導体装置の製造工程を示した断面図である。
【図5】本発明の第2実施形態にかかるJFETを備えたSiC半導体装置の断面図である。
【図6】本発明の第3実施形態にかかるJFETを備えたSiC半導体装置の断面図である。
【図7】本発明の第4実施形態にかかるJFETを備えたSiC半導体装置の断面図である。
【図8】本発明の第5実施形態にかかるJFETを備えたSiC半導体装置の断面図である。
【図9】本発明の第6実施形態にかかるMESFETを備えたSiC半導体装置の断面図である。
【図10】本発明の第7実施形態にかかるMESFETを備えたSiC半導体装置の断面図である。
【図11】本発明の第8実施形態にかかるMOSFETを備えたSiC半導体装置の断面図である。
【図12】本発明の第9実施形態にかかるMOSFETを備えたSiC半導体装置の断面図である。
【図13】従来のJFETを備えたSiC半導体装置の断面図である。
【発明を実施するための形態】
【0048】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【0049】
(第1実施形態)
本発明の第1実施形態について説明する。図1は、本実施形態に係るJFETを備えたSiC半導体装置の断面図である。以下、この図を参照して、SiC半導体装置に備えられたJFETの構造について説明する。
【0050】
図1に示されるSiC半導体装置は、主表面がC面((000−1)C面)とされた半絶縁性(Semi-insulating)のSiC基板1を用いて形成されている。半絶縁性とは、ノンドープの半導体材料などにより構成され、半導体材料で構成されているものの絶縁材料に近い抵抗率(もしくは導電率)を有するものを意味する。例えば、本実施形態で用いている半絶縁性のSiC基板1は、抵抗率が1×1010〜1×1011Ω・cm、厚さ50〜400μm(例えば350μm)とされている。このSiC基板1の表面には、p-型バッファ層2が成膜されている。このp-型バッファ層2は、より高耐圧を得るために設けられたものであり、p型不純物濃度が1×1016〜1×1017cm-3(例えば1×1016cm-3)、厚さ0.2〜2.0μm(例えば0.4μm)とされている。
【0051】
p-型バッファ層2の表面には、n+型層3が形成されている。n+型層3は、凹部4によって紙面左右に分離されており、紙面左側のものがn+型ソース領域3a、紙面右側のものがn+型ドレイン領域3bを構成する。これらn+型ソース領域3aおよびn+型ドレイン領域3bは、n型不純物濃度が5×1018〜1×1020cm-3(例えば2×1019cm-3)、厚さ0.1〜1.0μm(例えば0.4μm)とされている。
【0052】
凹部4は、n+型層3の表面からp-型バッファ層2に達するように、つまりn+型層3を貫通するように設けられている。この凹部4は、側面が基板垂直方向に平行となるように形成されていても良いし、基板垂直方向に対して若干傾斜して形成されていても良いが、凹部4の側面はほぼa面と平行となる。
【0053】
凹部4内には、当該凹部4の底面および側面を覆うように、n型チャネル層5が形成されている。このn型チャネル層5は、凹部4の底面、つまりC面上に形成された領域5aと凹部4の側面、つまりa面上に形成された領域5bとで不純物濃度が変わっている。これら領域5a、5bの不純物濃度は、n型チャネル層5をエピタキシャル成長にて形成する際の面方位依存性によって決まり、本実施形態の場合には、領域5aの方が領域5bよりも不純物濃度が高くなっている。n型チャネル層5は、例えばC面である凹部4の底面上に形成された領域5aのn型不純物濃度が1×1016〜1×1018cm-3(例えば1×1017cm-3)、この領域5aがa面である凹部4の側面上に形成された領域5bの2倍〜10倍程度のn型不純物濃度、厚さ0.1〜1.0μm(例えば0.2μm)とされている。
【0054】
n型チャネル層5の表面には、p-型バッファ層2よりも高濃度となるp+型ゲート領域6が形成されている。p+型ゲート領域6は、n型チャネル層5によってn+型ソース領域3aおよびn+型ドレイン領域3bから離間して配置された状態となっている。このp+型ゲート領域6は、p型不純物濃度が5×1018〜5×1019cm-3(例えば1×1019cm-3)、厚さ0.1〜0.5μm(例えば0.4μm)とされている。
【0055】
p+型ゲート領域6の表面には、ゲート電極7が形成されている。ゲート電極7の端面(側壁面)は、p+型ゲート領域6やn型チャネル層5の端面(側壁面)と面一となっている。このゲート電極7は、複数の金属層の積層構造にて構成されており、例えばp+型ゲート領域6に対してオーミック接触させられるNiSi2等のNi系金属層、Ti系金属層、さらにはAl配線もしくは外部との電気的接続を行うためのワイヤとの接合性を考慮したAu層が順に形成されることで構成される。Ni系金属層は、0.1〜0.5μm(例えば0.2μm)、Ti系金属層は、0.1〜0.5μm(例えば0.1μm)、AlもしくはAu層は、1.0〜5.0μm(例えば3.0μm)とされている。なお、図1中では、ゲート電極7にp+型ゲート領域6の表面の凹みが受け継がれた形状として記載してあるが、ゲート電極7の表面が平坦になるまで埋め尽くされていても構わない。
【0056】
また、n+型ソース領域3aの上にはソース電極8が形成され、n+型ドレイン領域3bの上にはドレイン電極9が形成されている。これらソース電極8およびドレイン電極9も、例えばゲート電極7と同材料で構成されている。
【0057】
このような構造によってJFETが構成されている。そして、図示しないがシリコン酸化膜やシリコン窒化膜などで構成される層間絶縁膜や保護膜等によって、各電極間が電気的に分離されることで、本実施形態のSiC半導体装置が構成されている。
【0058】
このように構成されるSiC半導体装置に備えられたJFETは、ゲート電極7に対してゲート電圧を印加していないときには、p+型ゲート領域6からn型チャネル層5側に伸びる空乏層(およびp-型バッファ層2からn型チャネル層5側に伸びる空乏層)によってn型チャネル層5がピンチオフされている。そして、この状態からゲート電極7に対してゲート電圧を印加すると、p+型ゲート領域6から伸びる空乏層が縮小される。これにより、n型チャネル層5内にチャネル領域が形成され、チャネル領域を介してソース電極8とドレイン電極9との間に電流が流れる。このように、本実施形態のJFETは、ノーマリオフ型の素子として機能することができる。
【0059】
このようなJFETでは、チャネル領域を形成するためのn型チャネル層5を凹部4内にエピタキシャル成長させることによって形成している。このため、従来の構造と異なり、n型チャネル層5の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、JFETの特性も一定とすることが可能となる。
【0060】
また、凹部4内に形成されたn型チャネル層5を介してp+型ゲート領域6を形成できるため、n+型層3とp+型ゲート領域6との間にさらにp+型ゲート領域6よりも低濃度のp-型層が必要とされない。このため、n型チャネル層5に直接接触している高濃度のp+型ゲート領域6によって、n型チャネル層5内に伸びる空乏層幅を制御できる。したがって、n+型層3とp+型ゲート領域6との間にさらにp-型層が備えられる場合と比較して、ゲート印加電圧が高電圧になることを抑制することができる。また、高速スイッチングが可能なJFETにでき、より高周波に適したSiC半導体装置とすることが可能となる。
【0061】
さらに、SiC基板1を半絶縁性のもので構成することにより、JFET作動時に発生する電波を吸収することが可能であるため、より高周波に適したSiC半導体装置とすることができる。
【0062】
次に、このような構成とされるJFETを備えたSiC半導体装置の具体的な適用形態について説明する。本実施形態のJFETでは、p-型バッファ層2が備えられていることから、このp-型バッファ層2をソース電極8に電気的に接続することで、グランド接続することが可能である。図2は、p-型バッファ層2をソース電極8に電気的に接続する場合の一例を示した断面図である。
【0063】
この図に示されるようにソース電極8と電気的に接続する場所において、SiC基板1の表層部のうちp-型バッファ層2と接する部位に、p+型コンタクト領域10が備えられるようにしている。そして、このp+型コンタクト領域10に達するように、n+型ソース領域3aの表面からn+型ソース領域3aおよびp-型バッファ層2を貫通する凹部11が形成されている。この凹部11内にソース電極8が入り込むように形成されることにより、p-型バッファ層2をソース電極8に電気的に接続している。そして、層間絶縁膜12を介して、ソース電極8がゲート電極7やドレイン電極9と電気的に分離された構造とされることで、図2に示すJFETが構成されている。このように、p-型バッファ層2をソース電極8に電気的に接続することで、p-型バッファ層2をグランドに固定することが可能となる。
【0064】
なお、この図では、ゲート電極7とソース電極8およびドレイン電極9をそれぞれNi系金属層で構成される第1層7a、8a、9aと、Ti系金属で形成される第2層7b、8b、9b、およびAlまたはAuなどで構成される第3層7c、8c、9cの三層構造で構成した場合として記載している。
【0065】
続いて、このような構成とされるJFETを備えたSiC半導体装置の製造方法について説明する。図3および図4は、図2に示したJFETを備えたSiC半導体装置の製造工程を示した断面図である。これらの図を参照して、図2に示すJFETを備えた半導体装置の製造方法について説明する。
【0066】
〔図3(a)の工程〕
主表面がC面とされた半絶縁性のSiC基板1を用意し、そのSiC基板1の主表面にp型不純物のイオン注入を行ったのち、活性化の熱処理を行うことなどによって、p+型コンタクト領域10を形成しておく。そして、SiC基板1の主表面上に、p型不純物濃度が1×1016〜1×1017cm-3(例えば1×1016cm-3)、厚さ0.2〜2.0μm(例えば0.4μm)のp-型バッファ層2をエピタキシャル成長させたのち、n型不純物濃度が5×1018〜1×1020cm-3(例えば2×1019cm-3)、厚さ0.1〜1.0μm(例えば0.4μm)のn+型層3をエピタキシャル成長させる。
【0067】
〔図3(b)の工程〕
n+型層3を部分的にエッチングすることにより、p-型バッファ層2に達する凹部4を形成する。具体的には、図示しないメタルマスクにて、もしくは、フォトリソグラフィ工程を経てSiO2等のエッチングマスクでn+型層3のうち凹部4の形成領域以外の部分を覆ったのち、RIE等の異方性エッチングを行うことで凹部4を形成する。例えば、メタルマスクを用いる場合には、凹部4の側面の傾斜角度が89〜90°となり、SiO2等のエッチングマスクを用いる場合には、凹部4の側面の底面に対する傾斜角度が85〜86°となるが、いずれの場合も凹部4の側面はほぼa面と平行になると言える。
【0068】
〔図3(c)の工程〕
n+型層3の表面および凹部4内に厚さ0.1〜1.0μm(例えば0.2μm)のn型チャネル層5をエピタキシャル成長させる。このとき、n型チャネル層5のうち凹部4の底面上に成長する部分の成長条件がn型不純物濃度が1×1016〜1×1018cm-3(例えば1×1017cm-3)となるようにエピタキシャル成長を行う。これにより、n型チャネル層5のうち凹部4の底面上に形成された領域5aと凹部4の側面上に形成された領域5bとで不純物濃度が変わり、領域5aのn型不純物濃度が1×1016〜1×1018cm-3(例えば1×1017cm-3)、領域5aが領域5bの2倍〜10倍程度のn型不純物濃度となる。このように形成されたn型チャネル層5は、成膜条件を調整するだけで容易に一定の膜厚かつ一定の濃度となる。
【0069】
その後、n型チャネル層5の表面に、p型不純物濃度が5×1018〜5×1019cm-3(例えば1×1019cm-3)、厚さ0.1〜0.5μm(例えば0.4μm)となるp+型ゲート領域6をエピタキシャル成長させる。
【0070】
〔図3(d)の工程〕
p+型ゲート領域6の表面のうち凹部11の形成予定領域以外を図示しないマスクにて覆った後、RIE等の異方性エッチングを行うことで凹部11を形成する。また、図2中には記載していないが、このとき同時に、JFETと他の素子との電気的な分離を図る凹部13等も形成しても良い。
【0071】
〔図3(e)の工程〕
凹部11内を含めてp+型ゲート領域6の表面のうちゲート電極7の形成予定領域以外の領域を覆うように、メタルマスクもしくはシリコン酸化膜等で構成される図示しないマスクを配置したのち、ゲート電極7のうちの第1層7aを構成するNi系金属層を成膜する。そして、マスクを除去することで、リフトオフにより、ゲート電極7の形成予定領域にのみ第1層7aを残す。
【0072】
〔図3(f)の工程〕
ゲート電極7の少なくとも一部である第1層7aをマスクとして異方性エッチングを行う。これにより、第1層7aが形成された領域以外が所定厚さだけエッチングされ、p+型ゲート領域6およびn型チャネル層5がパターニングされると共に、凹部11がp+型コンタクト領域10に達した状態になる。このような形成方法によってp+型ゲート領域6およびn型チャネル層5を形成することにより、ゲート電極7の端面(側壁面)とp+型ゲート領域6やn型チャネル層5の端面(側壁面)とが面一となる。
【0073】
〔図4(a)の工程〕
ソース電極8およびドレイン電極9の形成予定領域以外の領域を覆うように、メタルマスクもしくはシリコン酸化膜等で構成される図示しないマスクを配置したのち、ソース電極8およびドレイン電極9のうちの第1層8a、9aを構成するNi系金属層を成膜する。そして、マスクを除去することで、リフトオフにより、ソース電極8およびドレイン電極9の形成予定領域にのみ第1層8a、9aを残す。
【0074】
〔図4(b)の工程〕
凹部11内を含めてゲート電極7の形成予定領域以外の領域を覆うように、メタルマスクもしくはシリコン酸化膜等で構成される図示しないマスクを配置したのち、ゲート電極7のうちの第2層7bを構成するTi系金属層を成膜する。そして、マスクを除去することで、リフトオフにより、ゲート電極7の形成予定領域にのみ第2層7bを残す。
【0075】
〔図4(c)の工程〕
ソース電極8およびドレイン電極9の形成予定領域以外の領域を覆うように、メタルマスクもしくはシリコン酸化膜等で構成される図示しないマスクを配置したのち、ソース電極8およびドレイン電極9のうちの第2層8b、9bを構成するTi系金属層を成膜する。そして、マスクを除去することで、リフトオフにより、ソース電極8およびドレイン電極9の形成予定領域にのみ第2層8b、9bを残す。
【0076】
〔図4(d)の工程〕
基板表面全面に層間絶縁膜12を配置した後、パターニングしてゲート電極7の第2層7bやソース電極8およびドレイン電極9の第2層8b、9bを部分的に露出させるためのコンタクトホールを形成する。
【0077】
〔図4(e)の工程〕
Al層を成膜したのちパターニングしたり、もしくはAuのメッキ処理などにより、ゲート電極7とソース電極8およびドレイン電極9の第2層7b、8b、9bの上に第3層7c、8c、9cを形成する。このようにして、図2に示すJFETを備えたSiC半導体装置を製造することができる。
【0078】
このような製造方法によれば、凹部4内にエピタキシャル成長させることによってn型チャネル層5を形成しているため、n型チャネル層5を一定の膜厚かつ一定の濃度で形成することが可能となる。このため、従来の構造と異なり、n型チャネル層5の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、JFETの特性も一定とすることが可能となる。
【0079】
また、n型チャネル層5を形成するに際し、凹部4の底面と側面での面方位の相違に基づく不純物濃度の面方位依存性により、領域5aと領域5bの濃度を変えることができる。そして、本実施形態の場合には、n型チャネル層5のうち主としてチャネル長を規定する領域5aの方が領域5bよりも濃度が濃くなるようにできるため、チャネル抵抗を低減することができると共に、領域5bの濃度を薄くすることができるため、ゲート−ソース間およびゲート−ドレイン間のキャパシタンスを低減することが可能となる。
【0080】
また、ゲート電極7をマスクとしてp+型ゲート領域6およびn型チャネル層5をパターニングしているため、これらをセルフアライン(自己整合)で形成することが可能となる。p+型ゲート領域6をパターニングしてからゲート電極7を形成する場合には、小さくなったp+型ゲート領域6の上にゲート電極7を形成しなければならないため、マスクズレなどからゲート電極7の形成が難しくなる。しかしながら、本実施形態のようにゲート電極7をマスクとしてp+型ゲート領域6およびn型チャネル層5を形成することで、これらの形成を容易にすることが可能となる。そして、ゲート電極7とp+型ゲート領域6とを広い面積で確実に電気的に接続できることから、ゲート抵抗も低くなり、高速スイッチングが可能なJFETとすることが可能となる。
【0081】
さらに、n+型ソース領域3aやn+型ドレイン領域3b、n型チャネル層5およびp+型ゲート領域6をすべてエピタキシャル成長によって形成した構造としており、イオン注入により構成した部分が無いため、ゲートリーク電流を低減することもできる。
【0082】
(第2実施形態)
本発明の第2実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対してSiC基板1の主表面の面方位を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
【0083】
図5は、本実施形態にかかるJFETを備えたSiC半導体装置の断面図である。この図に示されるように、本実施形態では、主表面がSi面((0001)Si面)とされた半絶縁性のSiC基板1を用いている。そして、このSiC基板1を用いて、第1実施形態と同様の構造のJFETを形成している。
【0084】
このようにSiC基板1として、主表面がSi面であるものを用いる場合、凹部4内の面方位は、凹部4の底面がSi面、側面がa面となる。このため、凹部4内にエピタキシャル成長にて形成したn型チャネル層5は、底面上に形成された領域5aよりも側面上に形成された領域5bの方が高濃度となり、例えば領域5aのn型不純物濃度が1×1016〜1×1018cm-3(例えば1×1017cm-3)、領域5bが領域5aの1.5倍〜3倍程度のn型不純物濃度となる。
【0085】
このような構造のJFETを備えたSiC半導体装置は、第1実施形態に対してSiC基板1の面方位を変更するだけであり、第1実施形態と同様の製造方法によって製造できる。また、第1実施形態のSiC半導体装置とほぼ同様の構造となることから、基本的には第1実施形態と同様の効果を得ることができる。ただし、領域5aと領域5bとの不純物濃度の濃さの関係が第1実施形態とは逆になるため、ゲート−ソース間やゲート−ドレイン間のキャパシタンスの低減効果や、チャネル抵抗低減の効果については、第1実施形態よりも効果が小さくなる。なお、領域5aの不純物濃度はカットオフ周波数ftに関係するが、領域5bの不純物濃度は最大周波数fmaxに関係する。このため、領域5bを第1実施形態と比較して高濃度にできることから、最大周波数fmaxを高くすることが可能となる。
【0086】
(第3実施形態)
本発明の第3実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対してp-型バッファ層2を無くしたものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
【0087】
図6は、本実施形態にかかるJFETを備えたSiC半導体装置の断面図である。この図に示されるように、本実施形態では、第1実施形態と同様に主表面がC面とされたSiC基板1が用いられているが、SiC基板1の主表面の上にp-型バッファ層2を形成することなくn+型層3を直接形成した構造としている。凹部4は、SiC基板1に達するように形成されており、n型チャネル層5は、SiC基板1の主表面に直接形成された構造となっている。
【0088】
このような構造とされていても、基本的には第1実施形態と同様の効果を得ることができる。ただし、第1実施形態に対してp-型バッファ層2が無くされているため、第1実施形態と比較すると耐圧が低くなる。なお、このような構造のSiC半導体装置も、基本的には第1実施形態のSiC半導体装置と同様の製造方法によって製造できるが、第1実施形態と異なり、p-型バッファ層2が無くなることから、p-型バッファ層2の製造工程やソース電極8とp-型バッファ層2との電気的接続を図るための凹部11の形成工程等が図3および図4に示した製造工程から省かれることになる。
【0089】
(第4実施形態)
本発明の第4実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対してSiC基板1を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
【0090】
図7は、本実施形態にかかるJFETを備えたSiC半導体装置の断面図である。この図に示されるように、本実施形態では、第1実施形態と同様に主表面がC面とされたSiC基板1が用いられているが、SiC基板1としてn+型基板が用いられている。このSiC基板1は、不純物濃度が1×1018〜1×1019cm-3、厚さ50〜400μm(例えば350μm)とされている。
【0091】
このように、SiC基板1としてn+型基板を用いても、p-型バッファ層2が備えられることで、SiC基板1がn+型ソース領域3aおよびn+型ドレイン領域3bと電気的に分離された構造となることから、第1実施形態と同様の動作を行うようにできる。したがって、SiC基板1としてn+型基板を用いても第1実施形態と同様の効果を得ることができる。
【0092】
なお、ここでは、C面のn+型基板をSiC基板1として用いる場合について説明したが、Si面のn+型基板をSiC基板1として用いるようにしても良い。また、本実施形態でも、p-型バッファ層2を備えた構造とされることから、凹部11およびp+型コンタクト領域10を形成することで、p-型バッファ層2をソース電極8と電気的に接続した構造としても良い。
【0093】
(第5実施形態)
本発明の第5実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対してSiC基板1の構成を変更すると共に、SiC基板1とp-型バッファ層2の間にもう一層設けたものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
【0094】
図8は、本実施形態にかかるJFETを備えたSiC半導体装置の断面図である。この図に示されるように、本実施形態では、第4実施形態と同様に主表面がC面とされたn+型基板で構成されるSiC基板1を用いると共に、SiC基板1とp-型バッファ層2との間にi型SiCで構成されたi型バッファ層20を備えた構造としてある。このi型バッファ層20は、不純物濃度が1×1010〜1×1014cm-3(例えば1×1012cm-3)、厚さ0.2〜2.0μm(例えば0.4μm)とされている。
【0095】
第1〜第3実施形態で示したように、SiC基板1を半絶縁性のもので構成する場合、JFET作動時に発生する電波を吸収することが可能であるため、高周波に適したSiC半導体装置とすることができる。しかしながら、SiC基板1としてn+型基板を用いる場合、JFET作動時に発生する電波を十分に吸収することができないため、SiC半導体装置に適用できる高周波に限界がある。これに対し、本実施形態のようにi型バッファ層20を備えると、i型バッファ層20によってJFET作動時に発生する電波を吸収することが可能となるため、SiC基板1にn+型基板を用いたとしても、より高周波に適したSiC半導体装置とすることが可能となる。
【0096】
なお、ここでは、C面のn+型基板をSiC基板1として用いる場合について説明したが、Si面のn+型基板をSiC基板1として用いるようにしても良い。また、本実施形態でも、p-型バッファ層2を備えた構造とされることから、凹部11およびp+型コンタクト領域10を形成することで、p-型バッファ層2をソース電極8と電気的に接続した構造としても良い。ただし、本実施形態の場合、SiC基板1とp-型バッファ層2との間にi型バッファ層20が備えられた構造となることから、i型バッファ層20の表層部において、p-型バッファ層20と電気的に接続されるようにp+型コンタクト領域10を形成するか、もしくはp-型バッファ層2に対して直接イオン注入を行うことでp+型コンタクト領域10を形成することになる。
【0097】
(第6実施形態)
本発明の第6実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態の構造をJFETではなくMESFETに適用したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
【0098】
図9は、本実施形態にかかるMESFETを備えたSiC半導体装置の断面図である。この図に示されるように、本実施形態では、C面の半絶縁性のSiC基板1を用いて第1実施形態と同様の構造を構成しているが、p+型ゲート領域6をなくして、n型チャネル層5の表面に直接ゲート電極7を形成した構造としてある。ゲート電極7は、ショットキー電極とされており、n型SiCに対してショットキー接触させられる金属にて構成され、厚さ0.1〜1.0μm(例えば0.2μm)で構成されている。
【0099】
このように構成されるSiC半導体装置に備えられたMESFETは、ショットキー電極とされたゲート電極7に対してゲート電圧を印加していないときには、ゲート電極7からn型チャネル層5に対して仕事関数差に基づいて伸びる空乏層によってn型チャネル層5がピンチオフされる。そして、ショットキー障壁を超えるゲート電圧を印加すると、n型チャネル層5内にチャネル領域が形成され、ソース電極8とドレイン電極9との間に電流が流れる。このように、本実施形態のMESFETも、ノーマリオフ型の素子として機能することができる。
【0100】
このように、MESFETについても、第1実施形態と同様の構造とすることにより、従来の構造と異なり、n型チャネル層5の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、MESFETの特性も一定とすることが可能となる等、第1実施形態と同様の効果を得ることができる。
【0101】
このようなMESFETの製造方法は、図3および図4に示したJFETの製造方法のうち、p+型ゲート領域の製造工程を無くせば良い。このような製造方法においても、凹部4内にn型チャネル層5をエピタキシャル成長させているため、n型チャネル層5を一定の膜厚かつ一定の濃度で形成することが可能となる。このため、従来の構造と異なり、n型チャネル層5の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、MESFETの特性も一定とすることが可能となる。また、ゲート電極7をマスクとしてn型チャネル層5をパターニングしているため、n型チャネル層5をセルフアライン(自己整合)で形成することが可能となるし、小さいn型チャネル層5の上に後でゲート電極7を形成することもないため、n型チャネル層5およびゲート電極7の形成を容易にすることが可能となる。
【0102】
なお、ここでは、C面の半絶縁性のSiC基板1を用いる場合について説明したが、第2実施形態で説明したようにSiC基板1としてSi面の半絶縁性のものを用いても良いし、第4実施形態で説明したようにC面のn+型基板を用いても良く、Si面のn+型基板を用いても良い。
【0103】
(第7実施形態)
本発明の第7実施形態について説明する。本実施形態のSiC半導体装置は、第6実施形態に対してp-型バッファ層2を無くしたものであり、その他に関しては第6実施形態と同様であるため、第6実施形態と異なる部分についてのみ説明する。
【0104】
図10は、本実施形態にかかるMESFETを備えたSiC半導体装置の断面図である。この図に示されるように、本実施形態では、第6実施形態と同様に主表面がC面とされたSiC基板1が用いられているが、SiC基板1の主表面の上にp-型バッファ層2を形成することなくn+型層3を直接形成した構造としている。凹部4は、SiC基板1に達するように形成されており、n型チャネル層5は、SiC基板1の主表面に直接形成された構造となっている。
【0105】
このような構造とされていても、基本的には第6実施形態と同様の効果を得ることができる。ただし、第6実施形態に対してp-型バッファ層2が無くされているため、第6実施形態と比較すると耐圧が低くなる。なお、このような構造のSiC半導体装置も、基本的には第6実施形態のSiC半導体装置と同様の製造方法によって製造できるが、第6実施形態と異なり、p-型バッファ層2が無くなることから、第6実施形態のSiC半導体装置の製造方法に対してp-型バッファ層2の製造工程が省かれることになる。
【0106】
なお、ここでは、C面の半絶縁性のSiC基板1を用いる場合について説明したが、第2実施形態で説明したようにSiC基板1としてSi面の半絶縁性のものを用いても良い。
【0107】
(第8実施形態)
本発明の第8実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態の構造をJFETではなくMOSFETに適用したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
【0108】
図11は、本実施形態にかかるMOSFETを備えたSiC半導体装置の断面図である。この図に示されるように、本実施形態では、C面の半絶縁性のSiC基板1を用いて第1実施形態と同様の構造を構成しているが、p+型ゲート領域6をなくして、n型チャネル層5の表面にゲート絶縁膜30を介してゲート電極7を形成した構造としてある。ゲート絶縁膜30は、例えばシリコン酸化膜(SiO2膜)にて構成され、0.01〜0.1μm(例えば0.02μm)の厚さとされている。
【0109】
このように構成されるSiC半導体装置に備えられたMOSFETは、ゲート電極7に対してゲート電圧を印加していないときには、ゲート絶縁膜30からn型チャネル層5に対して仕事関数差に基づいて伸びる空乏層によってn型チャネル層5がピンチオフされる。そして、ゲート電極7にゲート電圧を印加すると、n型チャネル層5内に蓄積型チャネルが形成され、ソース電極8とドレイン電極9との間に電流が流れる。このように、本実施形態のMOSFETも、ノーマリオフ型の素子として機能することができる。
【0110】
このように、MOSFETについても、第1実施形態と同様の構造とすることにより、従来の構造と異なり、n型チャネル層5の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、MESFETの特性も一定とすることが可能となる等、第1実施形態と同様の効果を得ることができる。
【0111】
このようなMOSFETの製造方法は、図3および図4に示したJFETの製造方法のうち、p+型ゲート領域の製造工程を無くすと共に、熱酸化等によるゲート絶縁膜30の形成工程を追加すれば良い。そして、このような製造方法においても、凹部4内にn型チャネル層5をエピタキシャル成長させているため、n型チャネル層5を一定の膜厚かつ一定の濃度で形成することが可能となる。このため、従来の構造と異なり、n型チャネル層5の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、MOSFETの特性も一定とすることが可能となる。また、ゲート電極7をマスクとしてn型チャネル層5をパターニングしているため、n型チャネル層5をセルフアライン(自己整合)で形成することが可能となるし、小さいn型チャネル層5の上に後でゲート電極7を形成することもないため、n型チャネル層5およびゲート電極7の形成を容易にすることが可能となる。
【0112】
なお、ここでは、C面の半絶縁性のSiC基板1を用いる場合について説明したが、第2実施形態で説明したようにSiC基板1としてSi面の半絶縁性のものを用いても良いし、第4実施形態で説明したようにC面のn+型基板を用いても良く、Si面のn+型基板を用いても良い。
【0113】
(第9実施形態)
本発明の第9実施形態について説明する。本実施形態のSiC半導体装置は、第8実施形態に対してp-型バッファ層2を無くしたものであり、その他に関しては第8実施形態と同様であるため、第8実施形態と異なる部分についてのみ説明する。
【0114】
図12は、本実施形態にかかるMOSFETを備えたSiC半導体装置の断面図である。この図に示されるように、本実施形態では、第8実施形態と同様に主表面がC面とされたSiC基板1が用いられているが、SiC基板1の主表面の上にp-型バッファ層2を形成することなくn+型層3を直接形成した構造としている。凹部4は、SiC基板1に達するように形成されており、n型チャネル層5は、SiC基板1の主表面に直接形成された構造となっている。
【0115】
このような構造とされていても、基本的には第8実施形態と同様の効果を得ることができる。ただし、第8実施形態と比較して、p-型バッファ層2が無くされているため、第8実施形態と比較すると耐圧が低くなる。なお、このような構造のSiC半導体装置も、基本的には第8実施形態のSiC半導体装置と同様の製造方法によって製造できるが、第8実施形態と異なり、p-型バッファ層2が無くなることから、第8実施形態のSiC半導体装置の製造方法に対してp-型バッファ層2の製造工程が省かれることになる。
【0116】
なお、ここでは、C面の半絶縁性のSiC基板1を用いる場合について説明したが、第2実施形態で説明したようにSiC基板1としてSi面の半絶縁性のものを用いても良い。
【0117】
(他の実施形態)
上記各実施形態では、n型チャネル層5をチャネルとするnチャネルタイプのJFET、MESFETおよびMOSFETを例に挙げて説明したが、上記各実施形態で示したn型とp型を反転させたpチャネルタイプのJFET、MESFETおよびMOSFETに対して本発明を適用しても良い。
【0118】
また、ゲート電極7、ソース電極8およびドレイン電極9の構造を三層構造とし、Ni系金属層、Ti系金属層、AlまたはAuからなる金属層を例に挙げた。しかしながら、これらは単なる一例を示したものであり、例えば下層から順にNi/Ti/Mo/Au、Ti/Mo/Ni/Au、Ni/Mo/Ti、Ti/Mo/Ni、Ti/Mo、Ni/Moとされる積層構造であっても良いし、TiまたはNiのみの単層構造としても構わない。
【0119】
また、上記実施形態では半導体装置としてSiC半導体装置を例に挙げて説明したが、Siを用いた半導体装置に対しても本発明を適用できるし、他のワイドバンドギャップ半導体装置、例えばGaN、ダイヤモンド、AlNなどを用いた半導体装置に対しても本発明を適用することもできる。
【符号の説明】
【0120】
1 SiC基板
2 p-型バッファ層
3 n+型層
3a n+型ソース領域
3b n+型ドレイン領域
4 凹部
5 n型チャネル層
6 ゲート領域
7 ゲート電極
8 ソース電極
9 ドレイン電極
10 p+型コンタクト領域
11 凹部
12 層間絶縁膜
20 i型バッファ層
30 ゲート絶縁膜
【特許請求の範囲】
【請求項1】
主表面を有する半導体材料で構成された基板(1)と、
前記基板(1)の前記主表面の上にエピタキシャル成長にて第1導電型の半導体により形成された第1導電型層(3)と、
前記第1導電型層(3)を貫通するように設けられ、前記第1導電型層(3)をソース領域(3a)とドレイン領域(3b)とに分離する凹部(4)と、
前記凹部(4)内において、該凹部(4)の底面上および側面上へのエピタキシャル成長によって形成され、前記第1導電型層(3)よりも低不純物濃度とされた第1導電型のチャネル層(5)と、
前記チャネル層(5)の表面にエピタキシャル成長により形成され、前記チャネル層(5)によって前記ソース領域(3a)および前記ドレイン領域(3b)から離間して配置された第2導電型のゲート領域(6)と、
前記ゲート領域(6)に電気的に接続されたゲート電極(7)と、
前記ソース領域(3a)に対して電気的に接続されたソース電極(8)と、
前記ドレイン領域(3b)に対して電気的に接続されたドレイン電極(9)と、を有したJFETが備えられていることを特徴とする半導体装置。
【請求項2】
主表面を有する半導体材料で構成された基板(1)と、
前記基板(1)の前記主表面の上にエピタキシャル成長にて第1導電型の半導体により形成された第1導電型層(3)と、
前記第1導電型層(3)を貫通するように設けられ、前記第1導電型層(3)をソース領域(3a)とドレイン領域(3b)とに分離する凹部(4)と、
前記凹部(4)内において、該凹部(4)の底面上および側面上へのエピタキシャル成長によって形成され、前記第1導電型層(3)よりも低不純物濃度とされた第1導電型のチャネル層(5)と、
前記チャネル層(5)の表面に形成され、前記チャネル層(5)によって前記ソース領域(3a)および前記ドレイン領域(3b)から離間して配置されると共に、ショットキー電極にて構成されたゲート電極(7)と、
前記ソース領域(3a)に対して電気的に接続されたソース電極(8)と、
前記ドレイン領域(3b)に対して電気的に接続されたドレイン電極(9)と、を有したMESFETが備えられていることを特徴とする半導体装置。
【請求項3】
主表面を有する半導体材料で構成された基板(1)と、
前記基板(1)の前記主表面の上にエピタキシャル成長にて第1導電型の半導体により形成された第1導電型層(3)と、
前記第1導電型層(3)を貫通するように設けられ、前記第1導電型層(3)をソース領域(3a)とドレイン領域(3b)とに分離する凹部(4)と、
前記凹部(4)内において、該凹部(4)の底面上および側面上へのエピタキシャル成長によって形成され、前記第1導電型層(3)よりも低不純物濃度とされた第1導電型のチャネル層(5)と、
前記チャネル層(5)の表面に形成されたゲート絶縁膜(30)と、
前記ゲート絶縁膜(30)を介して前記チャネル層(5)の表面に形成されたゲート電極(7)と、
前記ソース領域(3a)に対して電気的に接続されたソース電極(8)と、
前記ドレイン領域(3b)に対して電気的に接続されたドレイン電極(9)と、を有した蓄積型のMOSFETが備えられていることを特徴とする半導体装置。
【請求項4】
前記半導体材料として、ワイドバンドギャップ半導体が用いられていることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。
【請求項5】
前記ワイドバンドギャップ半導体は炭化珪素であって、前記基板として、前記主表面がC面である炭化珪素基板(1)が用いられており、
前記第1導電型はn型、前記第2導電型はp型とされ、
前記凹部(4)は、底面がC面、側面がa面で構成され、
前記チャネル層(5)は、前記凹部(4)の底面上に形成された第1領域(5a)の方が前記凹部(4)の側面上に形成された第2領域(5b)よりも高不純物濃度で構成されていることを特徴とする請求項4に記載の半導体装置。
【請求項6】
前記第1領域(5a)は、前記第2領域(5b)の2倍〜10倍の不純物濃度で構成されていることを特徴とする請求項5に記載の半導体装置。
【請求項7】
前記第1領域(5a)の不純物濃度が1×1016〜1×1018cm-3であることを特徴とする請求項6に記載の半導体装置。
【請求項8】
前記ワイドバンドギャップ半導体は炭化珪素であって、前記基板として、前記主表面がSi面である炭化珪素基板(1)が用いられており、
前記第1導電型はn型、前記第2導電型はp型とされ、
前記凹部(4)は、底面がSi面、側面がa面で構成され、
前記チャネル層(5)は、前記凹部(4)の底面上に形成された第1領域(5a)よりも前記凹部(4)の側面上に形成された第2領域(5b)の方が高不純物濃度で構成されていることを特徴とする請求項4に記載の半導体装置。
【請求項9】
前記第2領域(5b)は、前記第1領域(5a)の1.5倍〜3倍の不純物濃度で構成されていることを特徴とする請求項8に記載の半導体装置。
【請求項10】
前記第1領域(5a)の不純物濃度が1×1016〜1×1018cm-3であることを特徴とする請求項9に記載の半導体装置。
【請求項11】
前記チャネル層(5)は、厚さ0.1〜1.0μmとされていることを特徴とする請求項5ないし10のいずれか1つに記載の半導体装置。
【請求項12】
前記ゲート領域(6)の不純物濃度が5×1018〜5×1019cm-3であることを特徴とする請求項5ないし11のいずれか1つに記載の半導体装置。
【請求項13】
前記炭化珪素基板(1)は抵抗率が1×1010〜1×1011Ω・cmである半絶縁性の炭化珪素にて構成されていることを特徴とする請求項5ないし12のいずれか1つに記載の半導体装置。
【請求項14】
前記炭化珪素基板(1)と前記第1導電型層(3)および前記チャネル層(5)との間に前記ゲート領域(6)よりも低不純物濃度で構成された第2導電型バッファ層(2)が備えられていることを特徴とする請求項5ないし13のいずれか1つに記載の半導体装置。
【請求項15】
前記炭化珪素基板(1)は第1導電型基板であり、
前記炭化珪素基板(1)と前記第1導電型層(3)および前記チャネル層(5)との間に前記ゲート領域(6)よりも低不純物濃度で構成された第2導電型バッファ層(2)が備えられていることを特徴とする請求項5ないし12のいずれか1つに記載の半導体装置。
【請求項16】
前記炭化珪素基板(1)の表層部には、前記第2導電型バッファ層(2)に接触させられ、かつ、前記第2導電型バッファ層(2)よりも高濃度とされた第2導電型コンタクト領域(10)が備えられ、
前記ソース電極(8)が前記ソース領域(3a)および前記第2導電型バッファ層(2)を貫通する凹部(11)内にも形成されることで、前記第2導電型コンタクト領域(10)を介して前記第2導電型バッファ層(2)と前記ソース電極(8)とが電気的に接続されていることを特徴とする請求項14または15に記載の半導体装置。
【請求項17】
前記炭化珪素基板(1)と前記第2導電型バッファ層(2)との間に、i型バッファ層(20)が備えられていることを特徴とする請求項15に記載の半導体装置。
【請求項18】
前記i型バッファ層(20)は、厚さ1.0〜15μmとされていることを特徴とする請求項17に記載の半導体装置。
【請求項19】
主表面を有する半導体材料で構成された基板(1)を用意し、前記主表面の上にエピタキシャル成長によって第1導電型の半導体にて構成される第1導電型層(3)を形成する工程と、
前記第1導電型層(3)の表面から異方性エッチングを行うことにより、前記第1導電型層(3)を貫通して該第1導電型層(3)をソース領域(3a)とドレイン領域(3b)とに分離する凹部(4)を形成する工程と、
前記凹部(4)の底面上および側面上にエピタキシャル成長によって前記第1導電型層(3)よりも低不純物濃度となる第1導電型のチャネル層(5)を形成する工程と、
前記チャネル層(5)の表面にエピタキシャル成長を行うことにより、前記チャネル層(5)によって前記ソース領域(3a)および前記ドレイン領域(3b)から離間させられる第2導電型のゲート領域(6)を形成する工程と、
前記ゲート領域(6)に電気的に接続されるゲート電極(7)を形成する工程と、
前記ソース領域(3a)に対して電気的に接続されるソース電極(8)を形成する工程と、
前記ドレイン領域(3b)に対して電気的に接続されるドレイン電極(9)を形成する工程と、を有したJFETが備えられる半導体装置の製造方法。
【請求項20】
前記ゲート電極(7)を形成する工程において、前記ゲート電極(7)の少なくとも一部の層をパターニングしたのち、該パターニングされた前記ゲート電極(7)の少なくとも一部の層をマスクとして、前記ゲート領域(6)および前記チャネル層(5)をエッチングすることにより、前記ゲート領域(6)および前記チャネル層(5)のパターニングを行うことを特徴とする請求項19に記載の半導体装置の製造方法。
【請求項21】
主表面を有する半導体材料で構成された基板(1)を用意し、前記主表面の上にエピタキシャル成長によって第1導電型の半導体にて構成される第1導電型層(3)を形成する工程と、
前記第1導電型層(3)の表面から異方性エッチングを行うことにより、前記第1導電型層(3)を貫通して該第1導電型層(3)をソース領域(3a)とドレイン領域(3b)とに分離する凹部(4)を形成する工程と、
前記凹部(4)の底面上および側面上にエピタキシャル成長によって前記第1導電型層(3)よりも低不純物濃度となる第1導電型のチャネル層(5)を形成する工程と、
前記チャネル層(5)の表面に、前記チャネル層(5)によって前記ソース領域(3a)および前記ドレイン領域(3b)から離間させられるショットキー電極にて構成されたゲート電極(7)を形成する工程と、
前記ソース領域(3a)に対して電気的に接続されるソース電極(8)を形成する工程と、
前記ドレイン領域(3b)に対して電気的に接続されるドレイン電極(9)を形成する工程と、を有したMESFETが備えられる半導体装置の製造方法。
【請求項22】
主表面を有する半導体材料で構成された基板(1)を用意し、前記主表面の上にエピタキシャル成長によって第1導電型の半導体にて構成される第1導電型層(3)を形成する工程と、
前記第1導電型層(3)の表面から異方性エッチングを行うことにより、前記第1導電型層(3)を貫通して該第1導電型層(3)をソース領域(3a)とドレイン領域(3b)とに分離する凹部(4)を形成する工程と、
前記凹部(4)の底面上および側面上にエピタキシャル成長によって前記第1導電型層(3)よりも低不純物濃度となる第1導電型のチャネル層(5)を形成する工程と、
前記チャネル層(5)の表面に、ゲート絶縁膜(30)を形成する工程と、
前記ゲート絶縁膜(30)の上に、ゲート電極(7)を形成する工程と、
前記チャネル層(5)によって前記ソース領域(3a)および前記ドレイン領域(3b)から離間させられるショットキー電極にて構成されたゲート電極(7)を形成する工程と、
前記ソース領域(3a)に対して電気的に接続されるソース電極(8)を形成する工程と、
前記ドレイン領域(3b)に対して電気的に接続されるドレイン電極(9)を形成する工程と、を有したMOSFETが備えられる半導体装置の製造方法。
【請求項23】
前記ゲート電極(7)を形成する工程において、前記ゲート電極(7)の少なくとも一部の層をパターニングしたのち、該パターニングされた前記ゲート電極(7)の少なくとも一部の層をマスクとして、前記チャネル層(5)をエッチングすることにより、前記チャネル層(5)のパターニングを行うことを特徴とする請求項21または22に記載の半導体装置の製造方法。
【請求項24】
前記凹部(4)を形成する工程では、前記第1導電型層(3)の表面に、前記凹部(4)の形成予定領域が開口する前記フォトレジストまたはシリコン酸化膜にて構成されたマスクを配置したのち、該マスクを用いた異方性エッチングを行うことにより、前記凹部(4)を該凹部(4)の側面が底面に対して85〜86°の傾斜角度となるように形成することを特徴とする請求項19ないし23のいずれか1つに記載の半導体装置の製造方法。
【請求項25】
前記凹部(4)を形成する工程では、前記第1導電型層(3)の表面に、前記凹部(4)の形成予定領域が開口するメタルマスクを配置したのち、該メタルマスクを用いた異方性エッチングを行うことにより、前記凹部(4)を該凹部(4)の側面が底面に対して89〜90°の傾斜角度となるように形成することを特徴とする請求項19ないし23のいずれか1つに記載の半導体装置の製造方法。
【請求項1】
主表面を有する半導体材料で構成された基板(1)と、
前記基板(1)の前記主表面の上にエピタキシャル成長にて第1導電型の半導体により形成された第1導電型層(3)と、
前記第1導電型層(3)を貫通するように設けられ、前記第1導電型層(3)をソース領域(3a)とドレイン領域(3b)とに分離する凹部(4)と、
前記凹部(4)内において、該凹部(4)の底面上および側面上へのエピタキシャル成長によって形成され、前記第1導電型層(3)よりも低不純物濃度とされた第1導電型のチャネル層(5)と、
前記チャネル層(5)の表面にエピタキシャル成長により形成され、前記チャネル層(5)によって前記ソース領域(3a)および前記ドレイン領域(3b)から離間して配置された第2導電型のゲート領域(6)と、
前記ゲート領域(6)に電気的に接続されたゲート電極(7)と、
前記ソース領域(3a)に対して電気的に接続されたソース電極(8)と、
前記ドレイン領域(3b)に対して電気的に接続されたドレイン電極(9)と、を有したJFETが備えられていることを特徴とする半導体装置。
【請求項2】
主表面を有する半導体材料で構成された基板(1)と、
前記基板(1)の前記主表面の上にエピタキシャル成長にて第1導電型の半導体により形成された第1導電型層(3)と、
前記第1導電型層(3)を貫通するように設けられ、前記第1導電型層(3)をソース領域(3a)とドレイン領域(3b)とに分離する凹部(4)と、
前記凹部(4)内において、該凹部(4)の底面上および側面上へのエピタキシャル成長によって形成され、前記第1導電型層(3)よりも低不純物濃度とされた第1導電型のチャネル層(5)と、
前記チャネル層(5)の表面に形成され、前記チャネル層(5)によって前記ソース領域(3a)および前記ドレイン領域(3b)から離間して配置されると共に、ショットキー電極にて構成されたゲート電極(7)と、
前記ソース領域(3a)に対して電気的に接続されたソース電極(8)と、
前記ドレイン領域(3b)に対して電気的に接続されたドレイン電極(9)と、を有したMESFETが備えられていることを特徴とする半導体装置。
【請求項3】
主表面を有する半導体材料で構成された基板(1)と、
前記基板(1)の前記主表面の上にエピタキシャル成長にて第1導電型の半導体により形成された第1導電型層(3)と、
前記第1導電型層(3)を貫通するように設けられ、前記第1導電型層(3)をソース領域(3a)とドレイン領域(3b)とに分離する凹部(4)と、
前記凹部(4)内において、該凹部(4)の底面上および側面上へのエピタキシャル成長によって形成され、前記第1導電型層(3)よりも低不純物濃度とされた第1導電型のチャネル層(5)と、
前記チャネル層(5)の表面に形成されたゲート絶縁膜(30)と、
前記ゲート絶縁膜(30)を介して前記チャネル層(5)の表面に形成されたゲート電極(7)と、
前記ソース領域(3a)に対して電気的に接続されたソース電極(8)と、
前記ドレイン領域(3b)に対して電気的に接続されたドレイン電極(9)と、を有した蓄積型のMOSFETが備えられていることを特徴とする半導体装置。
【請求項4】
前記半導体材料として、ワイドバンドギャップ半導体が用いられていることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。
【請求項5】
前記ワイドバンドギャップ半導体は炭化珪素であって、前記基板として、前記主表面がC面である炭化珪素基板(1)が用いられており、
前記第1導電型はn型、前記第2導電型はp型とされ、
前記凹部(4)は、底面がC面、側面がa面で構成され、
前記チャネル層(5)は、前記凹部(4)の底面上に形成された第1領域(5a)の方が前記凹部(4)の側面上に形成された第2領域(5b)よりも高不純物濃度で構成されていることを特徴とする請求項4に記載の半導体装置。
【請求項6】
前記第1領域(5a)は、前記第2領域(5b)の2倍〜10倍の不純物濃度で構成されていることを特徴とする請求項5に記載の半導体装置。
【請求項7】
前記第1領域(5a)の不純物濃度が1×1016〜1×1018cm-3であることを特徴とする請求項6に記載の半導体装置。
【請求項8】
前記ワイドバンドギャップ半導体は炭化珪素であって、前記基板として、前記主表面がSi面である炭化珪素基板(1)が用いられており、
前記第1導電型はn型、前記第2導電型はp型とされ、
前記凹部(4)は、底面がSi面、側面がa面で構成され、
前記チャネル層(5)は、前記凹部(4)の底面上に形成された第1領域(5a)よりも前記凹部(4)の側面上に形成された第2領域(5b)の方が高不純物濃度で構成されていることを特徴とする請求項4に記載の半導体装置。
【請求項9】
前記第2領域(5b)は、前記第1領域(5a)の1.5倍〜3倍の不純物濃度で構成されていることを特徴とする請求項8に記載の半導体装置。
【請求項10】
前記第1領域(5a)の不純物濃度が1×1016〜1×1018cm-3であることを特徴とする請求項9に記載の半導体装置。
【請求項11】
前記チャネル層(5)は、厚さ0.1〜1.0μmとされていることを特徴とする請求項5ないし10のいずれか1つに記載の半導体装置。
【請求項12】
前記ゲート領域(6)の不純物濃度が5×1018〜5×1019cm-3であることを特徴とする請求項5ないし11のいずれか1つに記載の半導体装置。
【請求項13】
前記炭化珪素基板(1)は抵抗率が1×1010〜1×1011Ω・cmである半絶縁性の炭化珪素にて構成されていることを特徴とする請求項5ないし12のいずれか1つに記載の半導体装置。
【請求項14】
前記炭化珪素基板(1)と前記第1導電型層(3)および前記チャネル層(5)との間に前記ゲート領域(6)よりも低不純物濃度で構成された第2導電型バッファ層(2)が備えられていることを特徴とする請求項5ないし13のいずれか1つに記載の半導体装置。
【請求項15】
前記炭化珪素基板(1)は第1導電型基板であり、
前記炭化珪素基板(1)と前記第1導電型層(3)および前記チャネル層(5)との間に前記ゲート領域(6)よりも低不純物濃度で構成された第2導電型バッファ層(2)が備えられていることを特徴とする請求項5ないし12のいずれか1つに記載の半導体装置。
【請求項16】
前記炭化珪素基板(1)の表層部には、前記第2導電型バッファ層(2)に接触させられ、かつ、前記第2導電型バッファ層(2)よりも高濃度とされた第2導電型コンタクト領域(10)が備えられ、
前記ソース電極(8)が前記ソース領域(3a)および前記第2導電型バッファ層(2)を貫通する凹部(11)内にも形成されることで、前記第2導電型コンタクト領域(10)を介して前記第2導電型バッファ層(2)と前記ソース電極(8)とが電気的に接続されていることを特徴とする請求項14または15に記載の半導体装置。
【請求項17】
前記炭化珪素基板(1)と前記第2導電型バッファ層(2)との間に、i型バッファ層(20)が備えられていることを特徴とする請求項15に記載の半導体装置。
【請求項18】
前記i型バッファ層(20)は、厚さ1.0〜15μmとされていることを特徴とする請求項17に記載の半導体装置。
【請求項19】
主表面を有する半導体材料で構成された基板(1)を用意し、前記主表面の上にエピタキシャル成長によって第1導電型の半導体にて構成される第1導電型層(3)を形成する工程と、
前記第1導電型層(3)の表面から異方性エッチングを行うことにより、前記第1導電型層(3)を貫通して該第1導電型層(3)をソース領域(3a)とドレイン領域(3b)とに分離する凹部(4)を形成する工程と、
前記凹部(4)の底面上および側面上にエピタキシャル成長によって前記第1導電型層(3)よりも低不純物濃度となる第1導電型のチャネル層(5)を形成する工程と、
前記チャネル層(5)の表面にエピタキシャル成長を行うことにより、前記チャネル層(5)によって前記ソース領域(3a)および前記ドレイン領域(3b)から離間させられる第2導電型のゲート領域(6)を形成する工程と、
前記ゲート領域(6)に電気的に接続されるゲート電極(7)を形成する工程と、
前記ソース領域(3a)に対して電気的に接続されるソース電極(8)を形成する工程と、
前記ドレイン領域(3b)に対して電気的に接続されるドレイン電極(9)を形成する工程と、を有したJFETが備えられる半導体装置の製造方法。
【請求項20】
前記ゲート電極(7)を形成する工程において、前記ゲート電極(7)の少なくとも一部の層をパターニングしたのち、該パターニングされた前記ゲート電極(7)の少なくとも一部の層をマスクとして、前記ゲート領域(6)および前記チャネル層(5)をエッチングすることにより、前記ゲート領域(6)および前記チャネル層(5)のパターニングを行うことを特徴とする請求項19に記載の半導体装置の製造方法。
【請求項21】
主表面を有する半導体材料で構成された基板(1)を用意し、前記主表面の上にエピタキシャル成長によって第1導電型の半導体にて構成される第1導電型層(3)を形成する工程と、
前記第1導電型層(3)の表面から異方性エッチングを行うことにより、前記第1導電型層(3)を貫通して該第1導電型層(3)をソース領域(3a)とドレイン領域(3b)とに分離する凹部(4)を形成する工程と、
前記凹部(4)の底面上および側面上にエピタキシャル成長によって前記第1導電型層(3)よりも低不純物濃度となる第1導電型のチャネル層(5)を形成する工程と、
前記チャネル層(5)の表面に、前記チャネル層(5)によって前記ソース領域(3a)および前記ドレイン領域(3b)から離間させられるショットキー電極にて構成されたゲート電極(7)を形成する工程と、
前記ソース領域(3a)に対して電気的に接続されるソース電極(8)を形成する工程と、
前記ドレイン領域(3b)に対して電気的に接続されるドレイン電極(9)を形成する工程と、を有したMESFETが備えられる半導体装置の製造方法。
【請求項22】
主表面を有する半導体材料で構成された基板(1)を用意し、前記主表面の上にエピタキシャル成長によって第1導電型の半導体にて構成される第1導電型層(3)を形成する工程と、
前記第1導電型層(3)の表面から異方性エッチングを行うことにより、前記第1導電型層(3)を貫通して該第1導電型層(3)をソース領域(3a)とドレイン領域(3b)とに分離する凹部(4)を形成する工程と、
前記凹部(4)の底面上および側面上にエピタキシャル成長によって前記第1導電型層(3)よりも低不純物濃度となる第1導電型のチャネル層(5)を形成する工程と、
前記チャネル層(5)の表面に、ゲート絶縁膜(30)を形成する工程と、
前記ゲート絶縁膜(30)の上に、ゲート電極(7)を形成する工程と、
前記チャネル層(5)によって前記ソース領域(3a)および前記ドレイン領域(3b)から離間させられるショットキー電極にて構成されたゲート電極(7)を形成する工程と、
前記ソース領域(3a)に対して電気的に接続されるソース電極(8)を形成する工程と、
前記ドレイン領域(3b)に対して電気的に接続されるドレイン電極(9)を形成する工程と、を有したMOSFETが備えられる半導体装置の製造方法。
【請求項23】
前記ゲート電極(7)を形成する工程において、前記ゲート電極(7)の少なくとも一部の層をパターニングしたのち、該パターニングされた前記ゲート電極(7)の少なくとも一部の層をマスクとして、前記チャネル層(5)をエッチングすることにより、前記チャネル層(5)のパターニングを行うことを特徴とする請求項21または22に記載の半導体装置の製造方法。
【請求項24】
前記凹部(4)を形成する工程では、前記第1導電型層(3)の表面に、前記凹部(4)の形成予定領域が開口する前記フォトレジストまたはシリコン酸化膜にて構成されたマスクを配置したのち、該マスクを用いた異方性エッチングを行うことにより、前記凹部(4)を該凹部(4)の側面が底面に対して85〜86°の傾斜角度となるように形成することを特徴とする請求項19ないし23のいずれか1つに記載の半導体装置の製造方法。
【請求項25】
前記凹部(4)を形成する工程では、前記第1導電型層(3)の表面に、前記凹部(4)の形成予定領域が開口するメタルマスクを配置したのち、該メタルマスクを用いた異方性エッチングを行うことにより、前記凹部(4)を該凹部(4)の側面が底面に対して89〜90°の傾斜角度となるように形成することを特徴とする請求項19ないし23のいずれか1つに記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2011−119512(P2011−119512A)
【公開日】平成23年6月16日(2011.6.16)
【国際特許分類】
【出願番号】特願2009−276457(P2009−276457)
【出願日】平成21年12月4日(2009.12.4)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】
【公開日】平成23年6月16日(2011.6.16)
【国際特許分類】
【出願日】平成21年12月4日(2009.12.4)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】
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