トランジスタ（１００）の形成方法（９００）およびその構造を提供する。半導体基板（１０２）上にゲート誘電体（１０４）が形成され、ゲート誘電体（１０４）上にゲート（１０６）が形成される。半導体基板（１０２）に浅いソース／ドレイン接合部（３０４）（３０６）が形成される。ゲート（１０６）の周りに側壁スペーサ（４０２）を形成する。この側壁スペーサ（４０２）を使用して、半導体基板（１０２）中に深いソース／ドレイン接合部（５０４）（５０６）が形成される。浅いソース／ドレイン接合部および深いソース／ドレイン接合部（５０４）（５０６）を形成した後、側壁スペーサ（４０２）上にシリサイドスペーサ（６１０）を形成する。シリサイドスペーサ（６１０）に隣接する深いソース／ドレイン接合部（５０４）（５０６）上にシリサイド（６０４）（６０６）を形成し、半導体基板（１０２）上に絶縁層（７０２）をたい積する。その後、絶縁層（７０２）においてシリサイド（６０４）（６０６）へのコンタクトを形成する。
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【課題】 増幅回路を用いなくても１Ｍｂｉｔ／ｓ以上の乱数生成レートが可能となるような物理現象中のランダムノイズを利用した乱数生成素子を提供することを目的とする。
【解決手段】 半導体表面との間で非常に薄いトンネル絶縁膜を介して電子の充放電が可能な導電性微粒子をチャネル上に設け、チャネル幅Ｗを狭く、かつ導電性微粒子の面密度Ｄdotを多く、かつチャネル〜導電性微粒子間のトンネル抵抗を小さくする。例えば、膜厚０．８ｎｍのシリコン窒化膜をトンネル絶縁膜とするバルク基盤上の素子の場合、チャネル幅Ｗ＝０．１μｍ、平均粒径ｄ＝８ｎｍ程度のＳｉ微結晶粒子群を１．７×１０^１２ｃｍ^−２程度の面密度で形成すると、１ＭＨｚのノイズ成分を０．１％にできる。 （もっと読む）

半導体素子において、非常に深い位置に達するゲルマニウムイオン注入及びゲルマニウムの活性化をニッケルシリサイド形成用のニッケルの堆積の前に行なう。ゲルマニウムを活性化させることにより、イオン注入領域の格子定数が、シリコンであることが好ましい母体基板の格子定数よりも大きくなる。このような変化が加えられた格子によって、ニッケルダイシリサイドの形成を防止することができるという効果が得られる。その結果、ニッケルシリサイドスパイクを防止することができる。
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【課題】 チャネル移動度の向上を利用して性能を改善した半導体デバイス構造およびその製造方法を提供する。
【解決手段】 半導体デバイス構造を製造する方法であって、基板を設けるステップと、基板上に電極を設けるステップと、電極内に開口を有するくぼみを形成するステップと、くぼみ内に細粒半導体材料を配置するステップと、開口を覆ってくぼみ内に細粒半導体材料を閉じこめるステップと、上述のステップの結果として得られる構造をアニーリングするステップと、
を含む。 （もっと読む）

【課題】 チャネルのＮＦＥＴ及びＰＦＥＴにおいて、それぞれ大きい引張応力及び圧縮応力を生成するように、費用対効果が大きく、簡単化された方法を提供すること。
【解決手段】 ｎ型デバイス及びｐ型デバイスを含むデバイスの製造方法である。本発明の一態様において、方法は、半導体基板の部分をドープするステップと、半導体基板のドープされた部分の少なくとも一部を除去することによって、該半導体基板内にギャップを形成するステップとを含む。この方法はさらに、半導体基板内のギャップの少なくとも一部に歪み層を成長させるステップをさらに含む。ｎ型デバイスの場合には、歪み層は、少なくともｎ型デバイスのチャネルのほぼ真下にある部分の上に成長される。ｐ型デバイスの場合には、歪み層は、少なくともｐ型デバイスのソース領域又はドレイン領域のほぼ真下にあり、ｐ型デバイスのチャネルのほぼ下にはない部分の上に成長される。 （もっと読む）

シリコン基板（１０１）上に、ＲＴＯ法によりシリコン酸化物からなる下地層（１０３）を形成する。このとき、下地層（１０３）の膜厚を１．５ｎｍ以上とする。次に、下地層（１０３）上に、ＣＶＤ法によりハフニウム窒化物を０．５乃至１．０ｎｍの厚さに堆積させ、金属化合物層（１０４）とする。次に、水素雰囲気中において熱処理を施し、金属化合物層（１０４）から下地層（１０３）中にハフニウム元素を拡散させてシリケート化させ、ゲート絶縁膜（１０６）を形成する。その後、酸化雰囲気中において熱処理を行う。このとき、シリコン基板（１０１）とゲート絶縁膜（１０６）との界面には、ハフニウム元素が到達しないようにする。
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この発明は、基板と半導体本体（１）とを有する半導体装置（１０）に関し、半導体本体（１）がソース（２）及びドレイン（３）を有する第一のＦＥＴ（３）を備え、ソース（２）及びドレイン（３）は、金属シリサイドを含む接続領域（２Ｂ，３Ｂ）が設けられ、そして、ゲート（６）下部のチャネル領域（４）と境界を成し且つソース（２）及びドレイン（３）より厚みが薄く且つドーピング濃度が低いソース及びドレイン領域拡張部（２Ａ，３Ａ）に接続されている。ソース（２）及びドレイン（３）とソース及びドレイン領域拡張部（２Ａ，３Ａ）とは、第一の導電型で且つ厚み及びドーピング濃度がソース（２）及びドレイン（３）とソース及びドレイン領域拡張部（２Ａ，３Ａ）との間の中間領域（２Ｃ，３Ｃ）により互いに接続されている。このようにして、接続領域（２Ｂ，３Ｂ）と基板と間にリーク電流並びに短絡が起きるのが抑制され、一方で、ソース及びドレイン領域拡張部（２Ａ，３Ａ）を用いることの効果が維持される。好ましくは、中間領域（２Ｃ，３Ｃ）がゲート（６）直近のスペーサ（７）下部に位置し、好ましくは、これらは、なるべく傾けられたイオン注入により形成される。
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電界効果トランジスタのゲート電極などの、シリコン含有領域に、埋め込まれたニッケルシリサイド層（２６０Ａ）、続いてコバルトシリサイド層（２６１Ａ）を形成することによって、縮小されたシリコン回路構造のシート抵抗及び接触抵抗を過度に損なうことなく、デバイスを更に縮小することができるように、両シリサイドの優れた特性が組み合わせられる。
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【課題】 高性能デバイスの金属置換ゲートのための構造および形成方法を提供する。
【解決手段】 まず、半導体基板（２４０）上に設けたエッチ・ストップ層（２５０）上に、犠牲ゲート構造（２６０）を形成する。犠牲ゲート構造（３００）の側壁上に、１対のスペーサ（４００）を設ける。次いで、犠牲ゲート構造（３００）を除去して、開口（６００）を形成する。続けて、スペーサ（４００）間の開口（６００）内に、タングステン等の金属の第１の層（７００）、窒化チタン等の拡散バリア層（８００）、およびタングステン等の金属の第２の層（９００）を含む金属ゲート（１０００）を形成する。 （もっと読む）

【課題】減少されたゲート高さを有する集積回路トランジスタを形成する方法およびシステムを開示すること。
【解決手段】本方法は、基板、基板の上のゲート導体（１３）、およびゲート導体（１３）の上の少なくとも１つの犠牲層（１４〜１６）を有する積層構造を形成する。このプロセスは、積層構造を基板から延びる少なくとも１つのゲート・スタックにパターン形成し、ゲート・スタックに隣接してスペーサ（６０）を形成し、ゲート・スタックに隣接してソースおよびドレイン領域（７１）を形成するようにスペーサで保護されていない基板の領域にドーピングし、そして、スペーサ（６０）および犠牲層（１４〜１６）を除去する。 （もっと読む）

集積回路（１００）の形成方法（９００）およびその構造を提供する。半導体基板（１０２）上にゲート誘電体（１０４）が形成され、ゲート誘電体（１０４）上にゲート（１０６）が形成される。半導体基板（１０２）に浅いソース／ドレイン接合部（３０４）（３０６）が形成される。ゲート（１０６）の周りに側壁スペーサ（４０２）を形成する。この側壁スペーサ（４０２）を使用して、半導体基板（１０２）中に深いソース／ドレイン接合部（５０４）（５０６）が形成される。浅いソース／ドレイン接合部および深いソース／ドレイン接合部（５０４）（５０６）を形成した後、側壁スペーサ（４０２）上にシリサイドスペーサ（６１０）を形成する。シリサイドスペーサ（６１０）に隣接する深いソース／ドレイン接合部（５０４）（５０６）上にシリサイド（６０４）（６０６）を形成し、半導体基板（１０２）上に誘電体層（７０２）をたい積する。その後、誘電体層（７０２）においてシリサイド（６０４）（６０６）へのコンタクトを形成する。
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ＭＩＳＦＥＴの高性能化を実現する高移動度歪みシリコン構造に、低欠陥かつ低コストで移動度を向上した半導体装置を提供する。ＭＩＳＦＥＴの高性能化を実現する高移動度歪みシリコン構造として、空洞を有するシリコン基板上に、格子緩和シリコン・ゲルマニウム膜／濃度傾斜シリコン・ゲルマニウム膜を形成し、さらにその上に歪みシリコン膜を形成する。これにより、空洞近傍の格子の束縛が緩み、自由度が増すことにより、シリコン・ゲルマニウム膜の薄膜化が実現できるため、低欠陥かつ低コストで移動度を向上した半導体装置を提供できる。 （もっと読む）

複数の積層された層群を有する超格子を形成するステップによって、半導体装置を製作する方法である。また当該方法は、前記超格子を通って、前記積層された層群と平行な方向に、電荷キャリアの輸送が生じる領域を形成するステップを有する。超格子の各層群は、基本半導体部分を定形する複数の積層された基本半導体分子層と、該基本半導体部分上のエネルギーバンド調整層と、を有する。前記エネルギーバンド調整層は、基本半導体部分に隣接する結晶格子内に取りこまれた、少なくとも一つの非半導体分子層を有し、前記超格子は、超格子が存在しない場合に比べて、前記平行な方向において大きな電荷キャリア移動度を有する。また前記超格子は、共通のエネルギーバンド構造を有しても良い。

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【課題】 ひずみＳｉ／Ｓｉ_1-XＧｅ_Xデバイス基板において、極めて浅い接合を形成する方法およびそれによって得られる半導体構造を提供する。
【解決手段】 半導体デバイスを形成する方法（およびその結果として得られる構造）は、基板上に、ドーパントおよび少なくとも１つの種を注入するステップと、基板をアニールするステップであって、少なくとも１つの種が、基板のアニールの間のトーパントの拡散を遅らせるステップと、を含む。 （もっと読む）

ＳｉＣ基板１と、ＳｉＣ基板１表面に形成されたソース３ａ及びドレイン３ｂと、ＳｉＣ表面に接して形成され厚さが１分子層以上のＡｌＮ層５と、その上に形成されたＳｉＯ_２層とを有する絶縁構造と、この絶縁構造上に形成されたゲート電極１５とを有しており、ＳｉＣとの間の界面状態を良好に保ちつつ、リーク電流を抑制することができる。 （もっと読む）

集積回路（１００）の形成方法（９００）およびその構造体が提供される。半導体基板（１０２）上にゲート誘電体（１０４）が形成され、半導体基板（１０２）上のゲート誘電体（１０４）上にゲート（１０６）が形成される。半導体基板（１０２）にソース／ドレイン接合部（５０４／５０６）が形成される。ソース／ドレイン接合部（５０４／５０６）上に超均一シリサイド（６０４／６０８）が形成され、半導体基板（１０２）の上方に誘電体層（７０２）が堆積される。次いで、誘電体層（７０２）に、超均一シリサイド（６０４／６０８／６０６）へのコンタクトが形成される。
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【課題】シリコン基板上のＳｉ_１−ｘＧｅ_ｘ層を用いた素子構造において、電流駆動能力の高いＭＩＳＦＥＴを含む半導体装置及びその製造方法を提供することにある。
【解決手段】シリコン基板１０１上に、Ｓｉ_１−ｘＧｅ_ｘ層１０３を形成し、このＳｉ_１−ｘＧｅ_ｘ層１０３にＭＩＳＦＥＴを形成する。ソース層及びドレイン領域１０６，１０７の接合深さを、前記Ｓｉ_１−ｘＧｅ_ｘ層１０３とシリコン層とが接する面を越えないようにする。 （もっと読む）

【課題】 結晶の乱れ及び結晶表面の荒れを低減させたイオン注入層を提供する。
【解決手段】 本発明に係るＳｉＣ半導体１のイオン注入層２は、４Ｈ型ＳｉＣの｛０３−３８｝面から１０°以内の角度αのオフ角を有する面方位の面に広がっている。 （もっと読む）

【課題】 サブミクロンＣＭＯＳトランジスタを、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗などと一緒に、それぞれの特性を劣化させることなく、同一基板上に混載すること。
【解決手段】 半導体基板１の一主面側にパンチスルーストッパー層を形成する際に、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗を形成する領域をマスクしてたとえばイオン注入をおこなう。それによって、サブミクロンＣＭＯＳトランジスタの形成領域にパンチスルーストッパー領域４を形成するとともに、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗の形成領域にパンチスルーストッパー領域が形成されるのを防ぐ。 （もっと読む）