乱数生成素子
【課題】 増幅回路を用いなくても1Mbit/s以上の乱数生成レートが可能となるような物理現象中のランダムノイズを利用した乱数生成素子を提供することを目的とする。
【解決手段】 半導体表面との間で非常に薄いトンネル絶縁膜を介して電子の充放電が可能な導電性微粒子をチャネル上に設け、チャネル幅Wを狭く、かつ導電性微粒子の面密度Ddotを多く、かつチャネル〜導電性微粒子間のトンネル抵抗を小さくする。例えば、膜厚0.8nmのシリコン窒化膜をトンネル絶縁膜とするバルク基盤上の素子の場合、チャネル幅W=0.1μm、平均粒径d=8nm程度のSi微結晶粒子群を1.7×1012cm−2程度の面密度で形成すると、1MHzのノイズ成分を0.1%にできる。
【解決手段】 半導体表面との間で非常に薄いトンネル絶縁膜を介して電子の充放電が可能な導電性微粒子をチャネル上に設け、チャネル幅Wを狭く、かつ導電性微粒子の面密度Ddotを多く、かつチャネル〜導電性微粒子間のトンネル抵抗を小さくする。例えば、膜厚0.8nmのシリコン窒化膜をトンネル絶縁膜とするバルク基盤上の素子の場合、チャネル幅W=0.1μm、平均粒径d=8nm程度のSi微結晶粒子群を1.7×1012cm−2程度の面密度で形成すると、1MHzのノイズ成分を0.1%にできる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、乱数生成素子に関し、特に、情報セキュリティ保護のための暗号生成などに用いることができる乱数生成素子に関する。
【背景技術】
【0002】
情報セキュリティあるいは情報保護のために用いられる暗号キーの生成に必要とされる乱数としては、生成が簡単な擬似乱数が用いられることが多い。しかし、より高度のセキュリティ保護のためには、暗号を解読されないように真性乱数を用いる必要がある。真性乱数を発生させるには、物理現象のランダムノイズを利用することができる。
【0003】
物理現象を用いた乱数生成素子としては、ショットキーダイオードを流れる電流に載る熱雑音によるランダムノイズをデジタル化して、乱数生成を行うものを挙げることができる。ショットキーダイオード電流をフィルターに通して直流成分をある程度取り除いて増幅して、ランダムノイズの成分比率を増加させる。この増幅させたランダムノイズ信号をフリップフロップを用いた発振回路で発振させ、電流揺らぎに対応して揺らぐ周期の変化をより速い周期のクロックでカウントしてデジタル化を行い乱数列を生成する。物理現象を利用しているので、真性乱数に近い乱数が生成できるので、擬似乱数を利用するよりも情報保護の安全性が高い。
【0004】
これに対して、本発明者らは、電子のトンネリングを利用することにより真性乱数の生成が可能な乱数生成素子を開示した(特許文献1)。
【特許文献1】特開2003−108364号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
情報保護用の乱数の生成には、1Mbit/s(メガビット毎秒)以上の生成レートが必要である。しかし、ショットキーダイオードを流れる電流に載る熱雑音によるランダムノイズを利用した乱数生成素子の場合、1MHz以上のランダムノイズ成分は10−5パーセント程度しかない。このため、105倍程度の増幅が必要となり、乱数の真性度が劣化したり、増幅回路によって装置全体が巨大化するという問題がある。
【0006】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、増幅回路を用いなくても1Mbit/s以上の乱数生成レートが可能となるような乱数生成素子を提供することにある。
【課題を解決するための手段】
【0007】
上記目的を達成するために、本発明によれば、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、前記半導体チャネルの上に設けられた、厚さ1.2nm以下のシリコン窒化膜と、前記シリコン窒化膜を介して前記細線部の上に2.5×1011cm−2以上の面密度で設けられ、前記シリコン窒化膜を介して前記半導体チャネルとの間で電子の充放電が可能な11個以上の導電性微粒子を含む導線性微粒子群と、を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記シリコン窒化膜の厚さTと、が(Ddot×d4/3×exp(−T/0.189nm)/W)≧40(μm−5/3)を満たすことを特徴とする乱数生成素子が提供される。
【0008】
または、本発明によれば、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、前記半導体チャネルの上に設けられた、厚さ1.35nm以下の酸化ハフニウム膜と、前記酸化ハフニウム膜を介して前記細線部の上に2.5×1011cm−2以上の面密度で設けられ、前記ハフニウム膜を介して前記半導体チャネルとの間で電子の充放電が可能な7個以上の導電性微粒子を含む導電性微粒子群と、を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記酸化ハフニウム膜の厚さTと、が(Ddot×d4/3×exp(−T/0.218nm)/W)≧40(μm−5/3)を満たすことを特徴とする乱数生成素子が提供される。
【0009】
または、本発明によれば、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、前記半導体チャネルの上に設けられた、厚さ2nm以下の酸化セリウム膜と、前記酸化セリウム膜を介して前記細線部の上に2.5×1011cm−2以上の面密度で設けられ、前記酸化セリウム膜を介して前記半導体チャネルとの間で電子の充放電が可能な2個以上の導電性微粒子を含む導電性微粒子群と、を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記酸化セリウム膜の厚さTと、が(Ddot×d4/3×exp(−T/0.845nm)/W)≧40(μm−5/3)を満たすことを特徴とする乱数生成素子が提供される。
【0010】
または、本発明によれば、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、前記半導体チャネルの上に設けられた、厚さ0.92nm以下のシリコン酸化膜と、前記シリコン酸化膜を介して前記細線部の上に2.5×1011cm−2以上の面密度で設けられ、前記シリコン酸化膜を介して前記半導体チャネルとの間で電子の充放電が可能な20個以上の導電性微粒子を含む導電性微粒子群と、を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記シリコン酸化膜の厚さTと、が(Ddot×d4/3×exp(−T/0.152nm)/W)≧4(μm−5/3)を満たすことを特徴とする乱数生成素子が提供される。
【0011】
または、本発明によれば、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、前記半導体チャネルの上に設けられた、厚さ1.2nm以下のシリコン窒化膜と、前記シリコン窒化膜を介して前記細線部の上に2.5×1011cm−2以上の面密度で設けられ、前記シリコン窒化膜を介して前記半導体チャネルとの間で電子の充放電が可能な11個以上の導電性微粒子を含む導線性微粒子群と、を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記シリコン窒化膜の厚さTと、が(Ddot×d4/3×exp(−T/0.189nm)/W)≧4(μm−5/3)を満たすことを特徴とする乱数生成素子が提供される。
【0012】
または、本発明によれば、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、前記半導体チャネルの上に設けられた、厚さ1.35nm以下の酸化ハフニウム膜と、前記酸化ハフニウム膜を介して前記細線部の上に2.5×1011cm−2以上の面密度で設けられ、前記ハフニウム膜を介して前記半導体チャネルとの間で電子の充放電が可能な7個以上の導電性微粒子を含む導電性微粒子群と、を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記酸化ハフニウム膜の厚さTと、が(Ddot×d4/3×exp(−T/0.218nm)/W)≧4(μm−5/3)を満たすことを特徴とする乱数生成素子が提供される。
【0013】
または、本発明によれば、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、前記半導体チャネルの上に設けられた、厚さ2nm以下の酸化セリウム膜と、前記酸化セリウム膜を介して前記細線部の上に2.5×1011cm−2以上の面密度で設けられ、前記酸化セリウム膜を介して前記半導体チャネルとの間で電子の充放電が可能な2個以上の導電性微粒子を含む導電性微粒子群と、を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記酸化セリウム膜の厚さTと、が(Ddot×d4/3×exp(−T/0.845nm)/W)≧4(μm−5/3)を満たすことを特徴とする乱数生成素子が提供される。
【0014】
または、本発明によれば、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、前記半導体チャネルの上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜を介して前記半導体チャネルの上に2.5×1011cm−2以上の面密度で設けられ、前記トンネル絶縁膜を介して前記半導体チャネルとの間で電子の充放電が可能な複数の導電性微粒子を含む導電性微粒子群と、を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記トンネル絶縁膜の厚さTと、前記トンネル絶縁膜のエネルギー障壁の高さをH、プランク定数をh、素電荷をq、前記トンネル絶縁膜を介したトンネルの実効質量をm、前記トンネル絶縁膜の誘電率をεとして、
LWDdot≧exp(0.3nm×(4π(2mH)1/2/h))と、
(q/4πεT)≦26meVと、
exp(−8πT(2mH)1/2/3h)≧1/12560と、
(Ddot×d4/3/W)×exp(−8πT(2mH)1/2/3h)≧40(μm−5/3)と、をすべて満たすことを特徴とする乱数生成素子が提供される。
【0015】
または、本発明によれば、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、前記半導体チャネルの上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜を介して前記半導体チャネルの上に2.5×1011cm−2以上の面密度で設けられ、前記トンネル絶縁膜を介して前記半導体チャネルとの間で電子の充放電が可能な複数の導電性微粒子を含む導電性微粒子群と、を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記トンネル絶縁膜の厚さTと、前記トンネル絶縁膜のエネルギー障壁の高さをH、プランク定数をh、素電荷をq、前記トンネル絶縁膜を介したトンネルの実効質量をm、前記トンネル絶縁膜の誘電率をεとして、
LWDdot≧exp(0.3nm×(4π(2mH)1/2/h))と、
(q/4πεT)≦26meVと、
exp(−8πT(2mH)1/2/3h)≧1/12560と、
(Ddot×d4/3/W)×exp(−8πT(2mH)1/2/3h)≧4(μm−5/3)と、をすべて満たすことを特徴とする乱数生成素子が提供される。
【0016】
ここで、上記いずれの乱数生成素子においても、前記導電性微粒子郡の平均粒径dが5nm以上20nm以下であるものとすることができる。
【0017】
また、前記導電性微粒子は、Si微結晶からなるものとすることができる。
また、前記導電性微粒子は、金属微粒子からなるものとすることもできる。
【発明の効果】
【0018】
本発明によれば、1MHzのランダムノイズ振動成分を0.1パーセント以上有することができるので、フリップフロップを用いた発振回路で発振させて、周期の揺らぎをより速い周期のクロックでカウントしてデジタル化を行う際、そのまま1MHz発振させれば1μsの周期における揺らぎ成分は0.1パーセントの1ns以上となるので、高速リングオッシレータ等で1GHz程度の高速クロックでカウントしてやれば、増幅回路なしでも1Mbit/s以上の生成レートで物理現象を用いた真性乱数が生成可能となる。
【発明を実施するための最良の形態】
【0019】
以下、図面を参照しつつ本発明の実施の形態について説明する。
【0020】
図1は、本発明の実施の形態にかかる乱数生成素子の断面図である。
また、図2は、この乱数生成素子のチャネル部を表す平面透視図である。なお、図1は、図2のA−A線断面図である。
すなわち、本実施形態の乱数生成素子は、シリコン基板の表面に形成されたソース・ドレイン拡散層15と、これらの間に形成されたチャネル11と、を有する。チャネル11は、図2に表したように、幅がW、長さがLの絞られた細線部を有する。これらチャネル11及びソース・ドレイン拡散層15は、素子分離絶縁層200によって適宜、絶縁分離されている。
【0021】
チャネル11の上には、トンネル絶縁膜12が形成され、その上に、複数の導電性微粒子、例えばシリコン(Si)微小結晶粒子16が形成されている。そして、これら結晶粒子16の上には、制御酸化膜13と、n+型ポリシリコンゲート電極14と、が積層されている。
【0022】
すなわち、本実施形態の乱数生成素子は、半導体チャネル11との間で非常に薄いトンネル絶縁膜12を介して電子の充放電が可能な多数の導電性微粒子16を設けたMOSFET(Metal Oxide Semiconductor Field Effect Transistor)型の構造を有する。
【0023】
この構造の乱数生成素子においては、チャネル11の幅Wを狭くし、導電性微粒子16の面密度Ddotを多くし、かつチャネル11と導電性微粒子16との間のトンネル抵抗Rtを小さくすると、1MHzのランダムノイズ成分を0.1パーセント以上とすることができる。
【0024】
すなわち、チャネル11と導電性微粒子16との間は、非常に薄いトンネル絶縁膜12が介在するのみなので、熱揺らぎによりランダムな電子の出入が起こる。これにより、チャネル11を流れるドレイン電流に、ランダムノイズが発生する。チャネル11の幅Wを小さくすることで、導電性微粒子16に入った素電荷の電流への影響が大きくなるので、ランダムノイズを大きくできる。
【0025】
また、導電性微粒子16の面密度Ddotを大きくすることで、より多くのランダム振動を発生させてランダムノイズを大きくできる。
さらに、チャネル11と導電性微粒子16との間のトンネル抵抗Rtを低くして電子の出入をより高速にできるようにしてやれば、より高速なランダムノイズが得られる。
【0026】
1MHzの成分が0.1パーセント以上となる幅W、面密度Ddot、トンネル抵抗Rtの範囲は、実験データなどに基づいて特定できる。1MHz以上の成分が0.1パーセント以上を占めるランダムノイズを生成できれば、フリップフロップ回路で1MHz発振させた時、1μs(マイクロ秒)の周期における揺らぎ成分は、その0.1パーセントである1ns(ナノ秒)以上となる。よって、リングオッシレータ等で1GHz(ギガヘルツ)程度の高速クロックでカウントしてデジタル化をやれば、増幅回路なしでも物理現象を用いた乱数を1Mbit/s以上で生成可能となる。その結果として、極めてコンパクトな回路構成で真性乱数を生成することが可能となる。
【0027】
以下、本発明者が実施した実施例を参照しつつ、本発明の実施の形態についてさらに詳細に説明する。
【0028】
(第1の実施例)
まず、本発明の第1の実施例として、SOI(silicon on insulator)基板の上に窒化物からなるトンネル絶縁膜を形成した乱数生成素子について説明する。
【0029】
図3(a)〜(d)は、本実施例の乱数生成素子の製造工程を表す工程図である。
【0030】
まず、図3(a)に平面図として表したように、SOI基板21の上にEB(electron beam)もしくはX線によるリソグラフにより、幅Wが0.01μm、長さLが0.5μmのチャネル細線部パターンを作製する。
【0031】
次に、図3(b)に断面図として表したように、トンネル絶縁膜22と導電性微粒子26を形成する。すなわち、NH3を用いた熱窒化により表面を窒化して厚さT=0.8nmの熱窒化膜22を形成し、その上にLPCVD(low pressure chemical vapor deposition)で平均粒径8nm程度のSi微結晶群26を1.7×1012cm−2程度の面密度で形成する。この時、微粒子26の粒径はCVDの時間により調整し、面密度は温度と原料ガス流量とCVD回数により調整できる。
【0032】
次に、図3(c)に断面図、図3(d)に平面透視図として表したように、LPCVDにより厚さ10nmの制御酸化膜23を形成し、さらにゲート電極となる厚さ200nmのn+型ポリシリコン層24をCVDで堆積する。
しかる後に、ゲート電極24をパターニングして形成する。その後、リン(P)をドーズ量1×1015cm−2、入射エネルギー15KeVで注入し、1000℃20秒のアニールによりソース・ドレインとなるn+型層25を形成する。
以上の工程による、この乱数生成素子は、1MHzの振動成分が0.1パーセント以上を占めるランダムノイズが発生可能である。 本実施例の乱数生成素子が1MHzのランダム振動成分を0.1パーセント以上の比率で含む理由を以下に説明する。
【0033】
図4は、発明者が実際に作成した、SOI基板上の幅W=0.1μm、長さL=0.5μmの細線部を含むチャネル、平均粒径8nmのSi微結晶粒子群を面密度2.5×1011cm−2、トンネル酸化膜厚0.8nmの乱数生成素子について、固定バイアスでの電流の揺らぎの実験結果を表すグラフ図である。
また、図5は、図4の電流揺らぎに対応するフーリエ特性を表すグラフ図である。
【0034】
図4から、本実施例の乱数生成素子の電流揺らぎ成分は、電流全体の10パーセントであることが分かる。そして、その1/100に当たる0.1パーセントは、図5に表したように、5kHzの辺りで実現されている。
【0035】
本発明者は、同様にして、SOI基板上に構造パラメータを変えた乱数生成素子を作成してそれらの特性を調べた。
図6は、これらの乱数生成素子において、100ヘルツのフーリエ係数とチャネル細線部の幅Wとの関係を表すグラフ図である。同図から、ランダムノイズは、幅W≦0.3μmの範囲では、1/Wに比例することが分かる。
また、図7は、これらの乱数生成素子において、フーリエ係数とSi微粒子の面密度Ddotとの関係を表すグラフ図である。同図から、ランダムノイズは、Ddot≧2.5×1011cm−2の範囲ではDdotに比例することが分かる。
図8は、これらの乱数生成素子において、フーリエ係数とトンネル絶縁膜の厚さT(nm)との関係を表すグラフ図である。同図から、ランダムノイズは、トンネル酸化膜厚T≦1.3nmの薄膜化に対しては10―T/0.33に比例することが分かる。これら本実施例に関するデータは、本発明者が実験により独自に見出した結果である。
【0036】
トンネル抵抗Rtは、トンネル絶縁膜の厚さT、トンネルバリアの高さH(即ちチャネル半導体の伝導帯端とトンネル絶縁膜の伝導帯端の真空レベルから見たエネルギー差)に対し、exp(4πT(2mH)1/2/h)に従って指数関数的に変化する。ここで、mは直接トンネルの実効質量、πは円周率、hはプランク定数である。直接トンネルの実効質量mは、トンネル絶縁膜の伝導帯有効質量(シリコン酸化膜だと電子静止質量の0.5倍程度)と、チャネル半導体の伝導帯有効質量(シリコンなら電子静止質量の0.19倍)の間の値で、直接トンネルしやすい状況になる程チャネル半導体の伝導バンド端有効質量に近づく。非常に直接トンネルしやすい状況での有効質量は電子静止質量の0.3倍程度である(例えば、T. Yoshida et al., Jpn. J. Appl. Phys. Vol.31 (1995) L903を参照のこと)。
【0037】
本発明では、高周波のノイズ生成を目指しており、それは直接トンネルしやすい程実現しやすい。直接トンネルの有効質量は、電子静止質量の0.3倍程度と考えられる。酸化膜ではH=3.1eV程度であるから、トンネル酸化膜の厚さをT(nm)と表した時に、トンネル抵抗Rtは、10T/0.23に比例して変化する。これと第6図の結果からランダムノイズはRt−2/3にほぼ比例することがわかる。
【0038】
ここで、第1実施例を見てみると、図4及び図5に表した結果が得られた素子に比して、W=0.01μmで1/Wが10倍、Ddot=1.7×1012cm−2で6.8倍となる。また、トンネルバリアが低いH=2eV程度のSiNをトンネル絶縁膜としたので、前述した指数関数依存から、Rt−2/3はおよそ3倍となる。ランダムノイズは1/W、Ddot、Rt−2/3に比例するので併せると200倍になる。よって、第1実施例は、5kHzの200倍の1MHzの所で0.1パーセントのノイズ成分を含むことになる。
【0039】
第1実施例では、W(μm)とDdot(×1012cm−2)と平均粒径d(nm)とT(nm)を、それぞれ、0.01、1.7、8、0.8とした。しかし、本発明はこれら特定のパラメータには限定されない。すなわち、チャネル22と微粒子26との間の抵抗Rtは、exp(4πT(2mH)1/2/h)に比例し、微粒子26の断面積(π/4)d2に反比例する。よって、Rt−2/3は、d4/3exp(−8πT(2mH)1/2/3h)に比例する点を配慮すれば、Ddot×d4/3exp(−T/0.189nm)/W≧(1.7×84/3/0.01)exp(−0.8/0.189)(1012cm−2・nm4/3/μm)=40(μm−5/3)であれば、W、Ddot、d、Tとして他の値を有する乱数生成素子でも、薄膜窒化膜をトンネル絶縁膜に有する細線MOSFETである限り1MHzを0.1パーセント以上含ませることができる。
【0040】
また、第1実施例では、窒化膜形成に熱窒素プロセスを採用したが、CVDなどの他の方法を用いてもよい。シリコン窒化膜22の代わりに、同じトンネルバリア高さHが2eV程度を有するものなら他の絶縁体材料でも構わない。また、導電性微粒子26としてSiナノ微結晶を用いているが、他の導電性材料から成る微粒子でも構わない。微小半導体粒子26は、位置的に規則正しく並ぶものでも構わない。制御酸化膜23は、トンネル絶縁膜22と同じ材料でも、またその他の絶縁体材料でも構わない。また、チャネル21の一部において細線部を有しているが、チャネル全体が細線となっていても同じ効果が得られる。
【0041】
なお、図2や図3(a)では、細線部が厳密な長方形状に形成されていない。これは、直角のパターンを形成しても、実際には角が丸まって形成されるという現実を考慮して、現実的なチャネル細線部形状を図示しているためで、厳密な長方形状の細線部を有する乱数生成素子も本発明の範囲に包含される。
【0042】
(第2の実施例)
次に、本発明の第2の実施例として、SOI(silicon on insulator)基板の上に酸化ハフニウム(HfO2)からなるトンネル絶縁膜を形成した乱数生成素子について説明する。
【0043】
図9(a)〜(d)は、本実施例の乱数生成素子の製造工程を表す工程図である。
【0044】
まず、図9(a)に平面図として表したように、SOI基板71の上にEBもしくはX線によるリソグラフにより、幅0.015μmで長さ0.5μmのチャネル細線部パターンを作製する。次に、ハフニウム(Hf)をターゲットとした酸素を含んだ雰囲気中のスパッタによって、T=0.8nmの酸化ハフニウム(HfO2)膜72を形成し、その上にLPCVDで平均粒径8nm程度のSi微結晶群76を1.5×1012cm−2程度の面密度で形成する(図9(b))。この時、微粒子76の粒径は、CVD時間により調整し、面密度は温度と原料ガス流量とCVD回数で調整できる。
【0045】
次に、図9(c)及び(d)に表したように、LPCVDにより厚さ10nmの制御酸化膜73を形成し、さらにゲート電極となる厚さ200nmのn+型ポリシリコン層をCVDで堆積し、ゲート電極74を、レジストパターンをマスクとすることにより形成する。その後、リンをドーズ量1×1015cm−2入射エネルギー15KeVで注入し、1000℃20秒のアニールによりソース・ドレインとなるn+型層75を形成することで、1MHzの振動成分が0.1パーセント以上を占めるランダムノイズが発生可能な乱数生成素子が形成できる。
【0046】
第2実施例においては、図4及び図5に表した5kHzで0.1パーセントとなっているSOI基板上のW=0.1μm、Ddot=2.5×1011cm−2でトンネル酸化膜0.8nmの乱数生成素子に比して、W=0.015μmで1/Wが(20/3)倍、Ddot=1.5×1012cm−2が6倍となる。また、トンネルバリアが低いH=1.5eV程度のHfO2をトンネル絶縁膜としたので、前述した指数関数依存から、Rt−2/3はおよそ5倍となる。ランダムノイズは、1/W、Ddot、Rt−2/3に比例するので、併せて200倍になる。よって5kHzの200倍の1MHzにおいて、0.1パーセントのノイズ成分を含むことになる。
【0047】
第2実施例では、W(μm)とDdot(×1012cm−2)と平均粒径d(nm)とT(nm)を各々0.015、1.5、8、0.8としたが、Ddot×d4/3exp(−T/0.218nm)/W≧(1.5×84/3/0.015)exp(−0.8/0.218 )(×1012cm−2・nm4/3/μm)=40(μm−5/3)であれば、他の値のW、Ddot、d、Tでも、薄膜酸化ハフニウム膜をトンネル絶縁膜に有する細線MOSFETである限り1MHzを0.1パーセント以上含ませることができる。
【0048】
また、第2実施例では、HfO2膜形成のために酸素を含んだ雰囲気中のスパッタをおこなっているが、CVDやエピタキシャル成長など他の方法でも構わない。HfO2以外にも、同じトンネルバリア高H=1.5eV程度を有するものなら他の絶縁体材料でも構わない。また、導電性微粒子としてSiナノ微結晶を用いているが、他の導電性材料から成る微粒子でも構わない。微小半導体粒子76は、位置的に規則正しく並ぶものでも構わない。制御酸化膜73は、トンネル絶縁膜と同じ材料でも、またその他の絶縁体材料でも構わない。また、チャネルの一部において細線部を有しているが、チャネル全体が細線となっていても同じ効果が得られる。
【0049】
(第3の実施例)
次に、本発明の第3の実施例として、SOI(silicon on insulator)基板の上に酸化セリウム(CeO2)からなるトンネル絶縁膜を形成した乱数生成素子について説明する。
【0050】
図10(a)〜(d)は、本実施例の乱数生成素子の製造工程を表す工程図である。
まず、図10(a)に平面図として表したように、SOI基板81の上にEBもしくはX線によるリソグラフにより、幅0.075μm長さ0.5μmのチャネル細線パターンを作製する)。
【0051】
次に、Ceをターゲットとした酸素を含んだ雰囲気中のスパッタによって膜厚T=0.8nmの酸化セリウム(CeO2)膜82を形成し、その上にLPCVDで平均粒径8nm程度のSi微結晶群86を5×1011cm−2程度の面密度で形成する(図10(b))。この時、やはり、粒径はCVD時間で、面密度は温度と原料ガス流量とCVD回数で調整できる。
【0052】
次に、図10(c)及び(d)に表したように、LPCVDにより厚さ10nmの制御酸化膜83を形成し、さらにゲート電極となる厚さ200nmのn+型ポリシリコン層をCVDで堆積し、ゲート電極84を、レジストパターンをマスクとすることにより形成する。その後、リンをドーズ量1×1015cm−2入射エネルギー15KeVで注入し、1000℃20秒のアニールによりソース・ドレインとなるn+型層85を形成する。このようにして、1MHzの振動成分が0.1パーセント以上を占めるランダムノイズが発生可能な乱数生成素子が形成できる。
【0053】
第3の実施例においては、5kHzで0.1パーセントとなっている、図4及び図5に表した実験例の乱数生成素子に比して、W=0.075μmで1/Wが4/3倍、Ddot=5×1011cm−2で2倍となる。また、トンネルバリアが低いH=0.1eV程度のCeO2をトンネル絶縁膜としたので、前述した指数関数依存から、Rt−2/3はおよそ75倍となる。ランダムノイズは1/W、Ddot、Rt−2/3に比例するので併せて200倍になる。よって5kHzの200倍の1MHzにおいて0.1パーセントのノイズ成分を含むことになる。
【0054】
第3実施例では、W(μm)とDdot(1012cm−2)と平均粒径d(nm)とT (nm)が各々0.075、0.5、8、0.8となっているが、Ddot×d4/3exp(−T/0.845nm)/W≧(0.5×84/3/0.075)exp(−0.8/0.845)(×1012cm−2・nm4/3/μm)=40(μm−5/3)であれば、他の値のW、Ddot、d、Tでも、薄膜酸化セリウム膜をトンネル絶縁膜に有する細線MOSFETである限り1MHzを0.1パーセント以上含ませることができる。
【0055】
また、第3実施例でも、CeO2膜形成にスパッタをおこなっているが、CVDやエピタキシャル成長など他の方法でも構わない。CeO2の代わりに、同じH=0.1eV程度のバリア高を有する他の絶縁体材料(TiO2やSrTiO3)でも構わない。また、導電性微粒子86としてSiナノ微結晶を用いているが、他の導電性材料から成る微粒子でも構わない。微小半導体粒子86は、位置的に規則正しく並ぶものでも構わない。制御酸化膜83は、トンネル絶縁膜82と同じ材料でも、またその他の絶縁体材料でも構わない。また、チャネルの一部において細線部を有しているが、チャネル全体が細線となっていても同じ効果が得られる。
【0056】
(第4の実施例)
次に、本発明の第4の実施例として、バルクのシリコン基板の上に酸化シリコンからなるトンネル絶縁膜を形成した乱数生成素子について説明する。
【0057】
図11(a)〜(d)は、本実施例の乱数生成素子の製造工程を表す工程図である。
まず、図11(a)に平面図として表したように、バルクのシリコン基板91の上にEBもしくはX線によるリソグラフにより、幅0.03μm、長さ0.5μmのチャネル細線部パターンをトレンチ素子分離により作製する。
【0058】
次に、急速加熱酸化(RTO:Rapid thermal oxidation)により膜厚T=0.8nmのシリコン酸化膜92を形成し、その上にLPCVDで平均粒径8nm程度のSi微結晶群96を1.5×1012cm−2程度の面密度で形成する(図11(b))。この時もやはり粒径はCVD時間で、面密度は温度と原料ガス流量とCVD回数で調整できる。
【0059】
次に、図11(c)及び(d)に表したように、LPCVDにより厚さ10nmの制御酸化膜93を形成し、さらにゲート電極となる厚さ200nmのn+型ポリシリコン層をCVDで堆積し、ゲート電極94を、レジストパターンをマスクとすることにより形成する。その後、リンをドーズ量1×1015cm−2入射エネルギー15KeVで注入し、1000℃20秒のアニールによりソース・ドレインとなるn+型層95を形成して本実施例の乱数生成素子が完成する。本実施例の乱数生成素子も、1MHzの振動成分が0.1パーセント以上を占めるランダムノイズが発生可能である。
【0060】
第4実施例の乱数生成素子が、1MHzのランダム振動成分を0.1パーセント以上の比率で含む理由を以下に説明する。
図12は、同じW=0.3μm,Ddot=2.5×1011cm−2、Rt(トンネルシリコン酸化膜0.9nm)を有するバルク基板とSOI基板での実験結果を比較したグラフ図である。
第4実施例においては、バルク基板を用いており、バルク基板の場合には、SOI基板よりも10倍程度ランダムノイズが大きいことがわかる。これは、SOI基板ではキャリアの出入が埋め込み酸化膜によってさえぎられているためである。すなわち、ランダムノイズは、基板側でのキャリアの供給・吸収機構の変化により10倍の違いが生じ得ることを示している。なお、図12は、本発明者が独自の実験により見出した結果である。
【0061】
図4及び図5に表した実験例においてSOI基板上に形成した乱数生成素子の場合、5kHzで0.1パーセントとなっている。これに対して、第4の実施例の乱数生成素子は、W=0.03μmで1/Wが(10/3)倍、Ddot=1.5×1012cm−2で6倍となり、バルク基板としたことで10倍になるので、併せて200倍になる。よって5kHzの200倍の1MHzにおいて0.1パーセントのノイズ成分を含ませることができる。
【0062】
また、第4実施例では、W(μm)とDdot(1012cm−2)とSi微結晶粒子96の平均粒径d(nm)とT(nm)が各々0.03、1.5、8、0.8となっているが、チャネル〜微粒子間の抵抗Rt−2/3∝d4/3exp(−8πT(2mH)1/2/3h)に注意すると、(Ddot×d4/3/W)×exp(−T/0.152nm)≧(1.5×84/3/0.03)exp(−0.8/0.152)(1012cm−2・nm4/3/μm)=4(μm−5/3)であれば、他のW、Ddot、d、Tでも、薄膜酸化膜をトンネル絶縁膜に有するバルク基板上の細線MOSFETである限り1MHzを0.1パーセント以上含むことができる。
【0063】
また、第4実施例では、トンネル酸化膜形成にRTOをおこなっているが、CVDや自然酸化膜をそのまま利用する等、他の方法でも構わない。また、導電性微粒子96としてSiナノ微結晶を用いているが、他の導電性材料から成る微粒子でも構わない。微小半導体粒子96は、位置的に規則正しく並ぶものでも構わない。制御酸化膜93は、他の絶縁体材料でも良い。またチャネルの一部において細線部を有しているが、チャネル全体が細線となっていても同じ効果が得られる。
【0064】
(第5の実施例)
次に、本発明の第5の実施例として、バルクのシリコン基板の上に窒化シリコンからなるトンネル絶縁膜を形成した乱数生成素子について説明する。
【0065】
図13(a)〜(d)は、本実施例の乱数生成素子の製造工程を表す工程図である。
まず、図13(a)に平面図として表したように、バルク基板111の上にEBもしくはX線によるリソグラフにより、幅0.1μm長さ0.5μmのチャネル細線部パターンをトレンチ素子分離により作製する。次に、NH3を用いた熱窒化により表面を窒化して厚さT=0.8nmの熱窒化膜112を形成し、その上に、LPCVDで平均粒径8nm程度のSi微結晶群116を1.7×1012cm−2程度の面密度で形成する(図13(b))。この時もやはり粒径はCVD時間で、面密度は温度と原料ガス流量とCVD回数で調整できる。
【0066】
次に、図13(c)及び(d)に表したように、LPCVDにより厚さ10nmの制御酸化膜113を形成し、さらにゲート電極となる厚さ200nmのn+型ポリシリコン層をCVDで堆積し、ゲート電極114を、レジストパターンをマスクとすることにより形成する。その後、リンをドーズ量1×1015cm−2入射エネルギー15KeVで注入し、1000℃20秒のアニールによりソース・ドレインとなるn+型層115を形成することで、1MHzの振動成分が0.1パーセント以上を占めるランダムノイズが発生可能な乱数生成素子が形成できる。
【0067】
第5実施例の乱数生成素子が1MHzのランダム振動成分を0.1パーセント以上の比率で含む理由を以下に説明する。すなわち、SOI基板上5kHzで0.1パーセントとなっている図4及び図5に表した実験例の乱数生成素子と第5実施例の素子とを比較すると、W=0.1μmで1/Wが1倍、Ddot=1.7×1012cm−2で6.8倍となる。また、トンネルバリアが低いH=2eV程度のSiNをトンネル絶縁膜としたので、Rt−2/3はおよそ3倍となるので、ランダムノイズは併せて20倍になる。第4実施例同様バルク基板としたことで10倍になるので併せて200倍になる。よって5kHzの200倍の1MHzにおいて0.1パーセントのノイズ成分を含むことになる。
【0068】
第5実施例では、W(μm)とDdot(1012cm−2)とSi微結晶粒子の平均粒径d(nm)とT(nm)が各々0.1、1.7、8、0.8となっているが、Ddot×d4/3exp(−T/0.189nm)/W≧(1.7×84/3/0.1)exp(−0.8/0.189)(×1012cm−2・nm4/3/μm)=4(μm−5/3)であれば、他の値のW、Ddot、d、Tでも、窒化膜をトンネル絶縁膜に有するバルク基板上の細線MOSFETである限り1MHzを0.1パーセント以上含ませることができる。
【0069】
また、第5実施例では、トンネル窒化膜の形成のために熱窒化をおこなっているが、CVD等他の方法でも構わない。シリコン窒化膜の代わりに、同じH=2eV程度のトンネルバリア高さを有するものなら、他の絶縁体材料を用いても良い。また、導電性微粒子116としてSiナノ微結晶を用いているが、他の導電性材料から成る微粒子でも構わない。微小半導体粒子116は、位置的に規則正しく並ぶものでも構わない。制御酸化膜113は、トンネル絶縁膜112と同じ材料でも良いし、他の絶縁体材料でも良い。また、チャネルの一部において細線部を有しているが、チャネル全体が細線となっていても同じ効果が得られる。
【0070】
(第6の実施例)
次に、本発明の第6の実施例として、バルクのシリコン基板の上に酸化ハフニウム(HfO2)からなるトンネル絶縁膜を形成した乱数生成素子について説明する。
【0071】
図14(a)〜(d)は、本実施例の乱数生成素子の製造工程を表す工程図である。
まず、図14(a)に平面図として表したように、バルク基板121の上にEBもしくはX線によるリソグラフにより、幅0.15μm、長さ0.5μmのチャネル細線パターンをトレンチ素子分離により作製する。
【0072】
次に、Hfをターゲットとした酸素を含んだ雰囲気中のスパッタによって、T=0.8nmの酸化ハフニウム(HfO2)膜122を形成し、その上にLPCVDで平均粒径8nm程度のSi微結晶群126を1.5×1012cm−2程度の面密度で形成する(図14(b))。この時もやはり、粒径はCVD時間で、面密度は温度と原料ガス流量とCVD回数で調整できる。
【0073】
次に、図14(c)及び(d)に表したように、LPCVDにより厚さ10nmの制御酸化膜123を形成し、さらにゲート電極となる厚さ200nmのn+型ポリシリコン層をCVDで堆積し、レジストパターンをマスクとすることによりゲート電極124を形成する。その後、リンをドーズ量1×1015cm−2入射エネルギー15KeVで注入し、1000℃20秒のアニールによりソース・ドレインとなるn+型層125を形成することで、1MHzの振動成分が0.1パーセント以上を占めるランダムノイズが発生可能な乱数生成素子が形成できる。
【0074】
第6の実施例の乱数生成素子が1MHzのランダム振動成分を0.1パーセント以上の比率で含む理由を以下に説明する。すなわち、SOI基板に生成した図4及び図5に表した実験例の乱数生成素子は、5kHzで0.1パーセントのノイズ成分が得られているが、この乱数生成素子と第6実施例の乱数生成素子とを比較すると、W=0.15μmで1/Wが(2/3)倍、Ddot=1.5×1012cm−2で6倍となり、またトンネルバリアが低いH=1.5eV程度のHfO2をトンネル絶縁膜としたので、Rt−2/3はおよそ5倍となるので、ランダムノイズは併せて20倍になる。第4実施例と同様にバルク基板を用いることで10倍になるので併せて200倍になる。よって5kHzの200倍の1MHzにおいて0.1パーセントの成分を含むことになる。
【0075】
また、第6実施例では、W(μm)とDdot(1012cm−2)とSi微結晶粒子126の平均粒径d(nm)とT(nm)を各々0.15、1.5、8、0.8としたが、Ddot×d4/3exp(−T/0.218nm)/W≧(1.5×84/3/0.15)exp(−0.8/0.218)(1012cm−2・nm4/3/μm)=4(μm−5/3)であれば、他の値のW、Ddot、d、Tを適用した場合でも、HfO2膜をトンネル絶縁膜に有するバルク基板上の細線MOSFETである限り1MHzを0.1パーセント以上含ませることができる。
【0076】
また、第6実施例ではトンネルHfO2膜の形成のためにスパッタをおこなっているが、CVDやエピタキシャル成長等他の方法でも構わない。HfO2の代わりに、同じバリア高H=1.5eV程度を有するものであれば、他の絶縁体材料を用いても良い。また、導電性微粒子126としてSiナノ微結晶を用いているが、他の導電性材料から成る微粒子でも構わない。微小半導体粒子126は、位置的に規則正しく並ぶものでも構わない。制御酸化膜123は、トンネル絶縁膜122と同じ材料でも良いし、他の絶縁体材料でも良い。また、チャネル121の一部において細線部を有しているが、チャネル全体が細線となっていても同じ効果が得られる。
【0077】
(第7の実施例)
次に、本発明の第7の実施例として、バルクのシリコン基板の上に酸化セリウム(CeO2)からなるトンネル絶縁膜を形成した乱数生成素子について説明する。
【0078】
図15(a)〜(d)は、本実施例の乱数生成素子の製造工程を表す工程図である。
まず、図15(a)に平面図として表したように、バルク基板131の上にEBもしくはX線によるリソグラフにより、幅0.3μm長さ0.5μmのチャネル細線パターンをトレンチ素子分離により作製する。
【0079】
次に、Ceをターゲットとした酸素を含んだ雰囲気中のスパッタによってT=1nmの酸化セリウム(CeO2)膜132を形成し、その上にLPCVDで平均粒径8nm程度のSi微結晶群136を2.5×1011cm−2程度の面密度で形成する(図15(b))。この時もやはり、粒径はCVD時間で、面密度は温度と原料ガス流量とCVD回数で調整できる。
次に、図15(c)及び(d)に表したように、LPCVDにより厚さ10nmの制御酸化膜133を形成し、さらにゲート電極となる厚さ200nmのn+型ポリシリコン層をCVDで堆積し、レジストパターンをマスクとすることによりゲート電極134を形成する。その後、リンをドーズ量1×1015cm−2、入射エネルギー15KeVで注入し、1000℃20秒のアニールによりソース・ドレインとなるn+型層135を形成することで、1MHzの振動成分が0.1パーセント以上を占めるランダムノイズが発生可能な乱数生成素子が形成できる。
【0080】
第7の実施例が1MHzのランダム振動成分を0.1パーセント以上の比率で含む理由を以下に説明する。
すなわち、SOI基板に形成した図4及び図5に表した実験例の乱数生成素子と第6実施例の乱数生成素子とを比較すると、W=0.3μmで1/Wが1/3倍、Ddot=2.5×1011cm−2で1倍、トンネルバリアが低いH=0.1eV程度のCeO2を厚さT=1nmでトンネル絶縁膜としているため、前述した指数関数依存より、Rt−2/3はおよそ60倍となる。従って、ランダムノイズは併せて20倍になる。第4実施例と同様にバルク基板としたことでさらに10倍になるので200倍になる。よって、5kHzの200倍の1MHzの所で0.1パーセントの成分を含むことになる。
【0081】
第7の実施例では、W(μm)とDdot(×1012cm−2)とSi微結晶粒子の平均粒径d(nm)とT(nm)をそれぞれ、0.3、0.25、8、1としたが、Ddot×d4/3exp(−T/0.845nm)/W≧(0.25×84/3/0.3)exp(−1/0.845)(×1012cm−2・nm4/3/μm)=4(μm−5/3)であれば、他の値のW、Ddot、d、Tを採用した場合も、CeO2膜をトンネル絶縁膜に有するバルク基板上の細線MOSFETである限り1MHzを0.1パーセント以上含ませることができる。
【0082】
また第7実施例では、トンネルCeO2膜の形成のためにスパッタをおこなっているが、CVDやエピタキシャル成長等他の方法でも構わない。また、CeO2の代わりに、同じH=0.1eV程度の絶縁体材料(TiO2やSrTiO3)でも構わない。また、導電性微粒子136としてSiナノ微結晶を用いているが、他の導電性材料から成る微粒子でも構わない。微小半導体粒子136は、位置的に規則正しく並ぶものでも構わない。制御酸化膜133は、トンネル絶縁膜132と同じ材料でも良いし、他の絶縁体材料でも良い。また、チャネル131の一部において細線部を有しているが、チャネル全体が細線となっていても同じ効果が得られる。
【0083】
以上、第1乃至第7の実施例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの実施例には限定されない。例えば、第1乃至第7の実施例では、主半導体材料としてシリコンを用いているが、他の半導体材料でも構わない。また、Si微結晶粒子群は、隣同士が接触しあうものがあったとしても、個々の微小結晶に電子が局在できるので効果を損ずることは無い。
【0084】
トンネル絶縁膜に関しては、以下に説明するように、第1乃至第7の実施例で指定したもの以外の材料や膜厚でも同様の効果が期待できる。
【0085】
図6乃至図8に表した実験結果が示すように、W≦0.3μm、Ddot≧2.5×1011cm−2の範囲であればランダムノイズはDdot×Rt−2/3/Wに比例して大きくなる。Rtは、膜厚T、バリア高Hに対して指数関数的に依存し、さらにSi微結晶粒子の断面積に反比例することから、Rt∝d−2×exp(4πT(2mH)1/2/h)である(d:Si微結晶粒子の平均粒径、π:円周率、h:プランク定数、m:トンネル実効質量で電子静止質量の0.3倍程度)。
【0086】
よってランダムノイズは、次式により表される値に比例する。
(Ddot×d4/3/W)×exp(−8πT(2mH)1/2/3h)
図4及び図5に表したSOI素子では、W=0.1μm、Ddot=2.5×1011cm−2、d=8nm、T=0.8nm、H=3.1eV(酸化膜)なので、(Ddot×d4/3/W)×exp(−8πT(2mH)1/2/3h)=0.2(μm−5/3)程度である。この時、5kHzで0.1パーセントなのでランダムノイズが200倍以上になるように、(Ddot×d4/3/W)×exp(−8πT(2mH)1/2/3h)≧40(μm−5/3)を満たすようにしてやれば、実施例として前述したトンネル絶縁膜以外の材料や膜厚でも1MHzで0.1パーセント以上のノイズを含むことになる。
【0087】
また、例えばバルク基板のように基板構造が異なり、基板側でのキャリアの供給・吸収の機構が異なると、図12に表したように、10倍ランダムノイズは強くなる。よって、例えばバルク基板のような基板構造では、1/10の(Ddot×d4/3/W)×exp(−8πT(2mH)1/2/3h)≧4(μm−5/3)を満たしていれば、実施例として前述したトンネル絶縁膜以外の材料や膜厚でも、1MHzで0.1パーセント以上のノイズ成分を含ませることができる。
【0088】
ここで基板構造というのは、基板側でのキャリアの供給・吸収の機構に着目した構造変化を意味するものなので、必ずしも使用する基板のみで規定されない。例えば、SOI基板であってもボディコンタクトを形成すれば、チャネル部が浮遊した通常SOI基板よりも、チャネルが基板電極と導通しているバルクに近いものとなる。また、バルク基板であっても、孤立した拡散層ウェルにチャネルがあれば、チャネル部が浮遊した通常SOI基板に近いということになる。
【0089】
次に、本発明の乱数生成素子の構造パラメータの有効な範囲について説明する。
面密度Ddotについては、チャネル全面にわたり、導電性微粒子からのクーロン力が及ぶことが望ましい。このためには、スクリーニング長の2倍である20nm四方に平均1個の微粒子があることが望ましい。これは、面密度に換算すると、2.5×1011cm−2以上であることに対応する。また、微粒子の平均粒径dについては、20nm四方に最低一個の微粒子が存在しなければならないので、20nm以下であることが望ましい。
【0090】
導電性微粒子が電流揺らぎに大きく貢献するためには、熱揺らぎにより導電性微粒子とチャネルとの間で電子が頻繁に往来する必要がある。そのためには、熱揺らぎのエネルギーである300K(〜26meV)の範囲内に、できるだけ多くのエネルギー順位が導電性微粒子側にもあると、より多くの電子の往来が起こる。よって、導電性微粒子の粒径は、その典型的な量子閉じ込めのエネルギーの目安であるh2/(8mcd2)が(ここでmcは導電性微粒子の伝道帯端での有効質量)、熱揺らぎ26meVよりも小さくなるようなものであることが望ましい。すなわち、h2/(8mcd2)<26meVなる条件によって粒径dの望ましい下限が規定される。これは、Si微粒子の場合には、粒径d>5nmに対応する。他の材料を用いた場合、そのmcの値に応じて多少変化するが、本発明では粒径dは、ほぼ5〜20nmの範囲内で、典型的に10nm程度であればよいといえる。
【0091】
一方、面密度Ddotの上限については、平均断面積の逆数(4/π)×d−2が物理的な上限となる。dの下限がおおよそ5nmであることから、Ddotの上限は、4×1012cm−2となる。つまり、面密度Ddotの最適な範囲は、(0.25〜4)×1012cm−2であり、その典型値は、1×1012cm−2であることがわかる。
【0092】
次に、チャネルの細線部の幅Wの下限については、細いほど望ましいといえる。ただし、W=0.01μm=10nm(スクリーニング長)になると、チャネル細線部の上の導電性微粒子内のどこにある1電子でも、そのクーロン力が既にチャネル幅全体に行き届いているので、W<0.01μmに細線化しても、ランダムノイズへの改善は小さくなりあまり意味がない。
【0093】
一方、チャネル細線部の幅Wの望ましい上限は、発明の目的である0.1パーセントの電流変動に基づいて指定できる。すなわち、ドレイン電流揺らぎの原因は、導電性微粒子に電子が入った時の電流変化による。1つの導電性微粒子に1電子が入った時、チャネル面上にキャリア電子が進入できない10nm(クーロン遮蔽長)半径の円領域ができる。よって、これによるチャネル細線部の抵抗変化が0.1パーセント以上になっていれば効果が顕著になる。
【0094】
単位ゲート幅かつ単位ゲート長あたりのシート抵抗をρ(単位は例えばΩ)とすると、本来のチャネル細線抵抗はR=ρ・(L/W)である。半径r(=10nm:クーロン遮蔽長)の非伝道領域が1箇所チャネル面にできた時の抵抗Reは、次式により表される。
【数1】
W≧rとして主要項をとると、抵抗Reは、次式により表される。
Re=ρ・(L/W)(1+πr2/LW)+O((r/W)3)
1電子による0.1パーセント以上の電流変動を満たす条件は、次式により表される。
πr2/LW≧1/1000
従って、次式が得られる。
LW≦1000×πr2=π/10(μm2)
つまり(チャネル細線部面積)≦(1電子によるクーロン反発領域面積)×1000となる。
【0095】
一方、トンネル絶縁膜厚Tの望ましい上限も、上述したように1電子によって0.1パーセントの電流変動を得るという条件、チャネル細線部の面積がπ/10(μm2)以下という条件に対応して求めることはできる。
【0096】
Ddotの上限値は、4×1012cm−2であるから、チャネル細線部の総導電性微粒子数の上限は、4000×π〜12560個となる。0.1パーセントの電流揺らぎのためには、どれか一個の導電性微粒子に一個電子が入れば良いので、トンネル確率exp(―4πT(2mH)1/2/h)≧1/12560であれば効果的に0.1パーセントの電流揺らぎが得られることになる。これから、トンネル絶縁膜の厚さTの望ましい上限が規定される。
【0097】
シリコン酸化膜の場合は、H=3.1eVなのでT≦0.95nm、シリコン窒化膜(H=2eV)の場合はT≦1.2nm、HfO2(H=1.5eV)の場合はT≦1.35nmとなる。また、CeO2(H=0.1eV)の場合は、T≦5.3nmとなる。
【0098】
トンネル絶縁膜厚Tの上限には、もうひとつの条件がある。導電性微粒子内の素電荷によるチャネル面へのエネルギー変調は、膜厚Tに対しクーロン則q/4πεTに従って減少する。ここで、εはトンネル絶縁膜の誘電率である。このエネルギー変調が、熱エネルギー300K〜26meVよりも大きくないと、導電性微粒子内の捕捉電子によるチャネル電流への影響が失われる。よって、q/4πεT≧26meVという条件によって、トンネル絶縁膜の厚さTのもう一つの望ましい上限が決定される。
【0099】
トンネルバリアHに基づく上限と、誘電率に基づく上限のうちで、小さいほうが望ましい上限となることは言うまでもない。シリコン酸化膜では、ε=3.9・ε0(ここでε0は真空の誘電率)なので、誘電率からの上限はT≦14nmである。よって、上記バリア高さHに基づく上限である0.95nmの方が望ましい。
【0100】
シリコン窒化膜では、ε=7.5・ε0なのでT≦7.5nmとなる。よって、バリア高さHに基づく上限T≦1.2nmがより望ましい上限となる。
HfO2では、ε=20・ε0なのでT≦2.8nmであるが、バリア高さHに基づく上限であるT≦1.2nmがより望ましい上限となる。
CeO2では、ε=26・ε0なのでT≦2nmとなり、バリア高さHに基づく上限であるT≦4.5nmよりも、この上限T≦2nmがより望ましい上限となる。
【0101】
一方、トンネル絶縁膜厚Tは、薄い程望ましいが、1原子層厚の0.3nm程度が物理的下限であるといえる。
【0102】
この厚さTの物理的下限からチャネル細線部の総導電微粒子数LWDdotの下限がきまる。先に説明した望ましい条件の一つである、(トンネル確率)≧1/LWDdotから、LWDdot≧exp(0.3nm×(4π(2mH)1/2/h))となる。すなわち、シリコン酸化膜で20個、シリコン窒化膜で11個、HfO2膜で7個、CeO2膜で2個の導電性微粒子がないと十分な効果が得られない。
【0103】
トンネル絶縁膜のエネルギー障壁高Hは、最も信頼性あるシリコン酸化膜での3.1eV以下で、低い程望ましい。ただし、室温の熱エネルギー300K=26meV程度まで低くなると、トンネル絶縁膜を介する電子の充放電は、ここで述べた波動関数のしみ出しによるトンネル効果の指数関数依存以外にも、熱エネルギーで障壁を飛び越えて出入する成分が加わる。しかしながらそのような場合でも上記の条件は十分条件として成り立つので本発明に適用が可能である。
【0104】
以上説明した第1乃至第7実施例では、導電性微粒子群としてSi微結晶粒子を用いているが、金(Au)、銀(Ag)、アルミニウム(Al)等の金属微粒子群を用いても良い。その場合の作製方法は、第1乃至第7実施例と同様のCVDの他にも、スパッタや金属コロイド粒子を攪拌した溶液中でチャネル面上に散布する方法などでもよい。金属は半導体よりも、微粒子中の状態密度が高いため、チャネルと微粒子間の電子の出入が活発になるので、ランダムノイズがより大きくなることが期待できる。
【0105】
その他、本発明の実施の形態として上述した乱数生成素子を基にして、当業者が適宜設計変更して実施しうるすべての乱数生成素子は同様に本発明の範囲に属する。
【図面の簡単な説明】
【0106】
【図1】本発明の実施の形態にかかる乱数生成素子の断面図である。
【図2】本発明の実施形態の乱数生成素子のチャネル部を表す平面透視図である。
【図3】(a)〜(d)は、本発明の第1実施例の乱数生成素子の製造工程を表す工程図である。
【図4】発明者が実際に作成した、SOI基板上の幅W=0.1μm、長さL=0.5μmの細線部を含むチャネル、平均粒径8nmのSi微結晶粒子群を面密度2.5×1011cm−2、トンネル酸化膜厚0.8nmの乱数生成素子について、固定バイアスでの電流の揺らぎの実験結果を表すグラフ図である。
【図5】図4の電流揺らぎに対応するフーリエ特性を表すグラフ図である。
【図6】乱数生成素子において、100ヘルツのフーリエ係数とチャネル細線部の幅Wとの関係を表すグラフ図である。
【図7】乱数生成素子において、フーリエ係数とSi微粒子の面密度Ddotとの関係を表すグラフ図である。
【図8】乱数生成素子において、フーリエ係数とトンネル絶縁膜の厚さT(nm)との関係を表すグラフ図である。
【図9】(a)〜(d)は、本発明の第2実施例の乱数生成素子の製造工程を表す工程図である。
【図10】(a)〜(d)は、本発明の第3実施例の乱数生成素子の製造工程を表す工程図である。
【図11】(a)〜(d)は、本発明の第4実施例の乱数生成素子の製造工程を表す工程図である。
【図12】W=0.3μm,Ddot=2.5×1011cm−2、Rt(トンネルシリコン酸化膜0.9nm)を有するバルク基板とSOI基板での実験結果を比較したグラフ図である。
【図13】(a)〜(d)は、本発明の第5実施例の乱数生成素子の製造工程を表す工程図である。
【図14】(a)〜(d)は、本発明の第6実施例の乱数生成素子の製造工程を表す工程図である。
【図15】(a)〜(d)は、本発明の第7実施例の乱数生成素子の製造工程を表す工程図である。
【符号の説明】
【0107】
11、91、111、121、131 p型シリコン基板チャネル
21、71、81 シリコンSOI基板チャネル
12 トンネル絶縁膜
92 トンネル絶縁膜(酸化シリコンSiO2)
22、112 トンネル絶縁膜窒化シリコン(Si3N4)
72、122 トンネル絶縁膜酸化ハフニウム(HfO2)
82、132 トンネル絶縁膜酸化セリウム(CeO2)
13、23、73、83、93、113、123、133 制御酸化膜
14、24、74、84、94、114、124、134 n+型ポリシリコンゲート電極
15、25、75、85、95、115、125、135 ソース・ドレイン拡散層
16、26、76、86、96、116、126、136 Si微小結晶粒子(微粒子)
【技術分野】
【0001】
本発明は、乱数生成素子に関し、特に、情報セキュリティ保護のための暗号生成などに用いることができる乱数生成素子に関する。
【背景技術】
【0002】
情報セキュリティあるいは情報保護のために用いられる暗号キーの生成に必要とされる乱数としては、生成が簡単な擬似乱数が用いられることが多い。しかし、より高度のセキュリティ保護のためには、暗号を解読されないように真性乱数を用いる必要がある。真性乱数を発生させるには、物理現象のランダムノイズを利用することができる。
【0003】
物理現象を用いた乱数生成素子としては、ショットキーダイオードを流れる電流に載る熱雑音によるランダムノイズをデジタル化して、乱数生成を行うものを挙げることができる。ショットキーダイオード電流をフィルターに通して直流成分をある程度取り除いて増幅して、ランダムノイズの成分比率を増加させる。この増幅させたランダムノイズ信号をフリップフロップを用いた発振回路で発振させ、電流揺らぎに対応して揺らぐ周期の変化をより速い周期のクロックでカウントしてデジタル化を行い乱数列を生成する。物理現象を利用しているので、真性乱数に近い乱数が生成できるので、擬似乱数を利用するよりも情報保護の安全性が高い。
【0004】
これに対して、本発明者らは、電子のトンネリングを利用することにより真性乱数の生成が可能な乱数生成素子を開示した(特許文献1)。
【特許文献1】特開2003−108364号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
情報保護用の乱数の生成には、1Mbit/s(メガビット毎秒)以上の生成レートが必要である。しかし、ショットキーダイオードを流れる電流に載る熱雑音によるランダムノイズを利用した乱数生成素子の場合、1MHz以上のランダムノイズ成分は10−5パーセント程度しかない。このため、105倍程度の増幅が必要となり、乱数の真性度が劣化したり、増幅回路によって装置全体が巨大化するという問題がある。
【0006】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、増幅回路を用いなくても1Mbit/s以上の乱数生成レートが可能となるような乱数生成素子を提供することにある。
【課題を解決するための手段】
【0007】
上記目的を達成するために、本発明によれば、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、前記半導体チャネルの上に設けられた、厚さ1.2nm以下のシリコン窒化膜と、前記シリコン窒化膜を介して前記細線部の上に2.5×1011cm−2以上の面密度で設けられ、前記シリコン窒化膜を介して前記半導体チャネルとの間で電子の充放電が可能な11個以上の導電性微粒子を含む導線性微粒子群と、を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記シリコン窒化膜の厚さTと、が(Ddot×d4/3×exp(−T/0.189nm)/W)≧40(μm−5/3)を満たすことを特徴とする乱数生成素子が提供される。
【0008】
または、本発明によれば、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、前記半導体チャネルの上に設けられた、厚さ1.35nm以下の酸化ハフニウム膜と、前記酸化ハフニウム膜を介して前記細線部の上に2.5×1011cm−2以上の面密度で設けられ、前記ハフニウム膜を介して前記半導体チャネルとの間で電子の充放電が可能な7個以上の導電性微粒子を含む導電性微粒子群と、を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記酸化ハフニウム膜の厚さTと、が(Ddot×d4/3×exp(−T/0.218nm)/W)≧40(μm−5/3)を満たすことを特徴とする乱数生成素子が提供される。
【0009】
または、本発明によれば、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、前記半導体チャネルの上に設けられた、厚さ2nm以下の酸化セリウム膜と、前記酸化セリウム膜を介して前記細線部の上に2.5×1011cm−2以上の面密度で設けられ、前記酸化セリウム膜を介して前記半導体チャネルとの間で電子の充放電が可能な2個以上の導電性微粒子を含む導電性微粒子群と、を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記酸化セリウム膜の厚さTと、が(Ddot×d4/3×exp(−T/0.845nm)/W)≧40(μm−5/3)を満たすことを特徴とする乱数生成素子が提供される。
【0010】
または、本発明によれば、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、前記半導体チャネルの上に設けられた、厚さ0.92nm以下のシリコン酸化膜と、前記シリコン酸化膜を介して前記細線部の上に2.5×1011cm−2以上の面密度で設けられ、前記シリコン酸化膜を介して前記半導体チャネルとの間で電子の充放電が可能な20個以上の導電性微粒子を含む導電性微粒子群と、を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記シリコン酸化膜の厚さTと、が(Ddot×d4/3×exp(−T/0.152nm)/W)≧4(μm−5/3)を満たすことを特徴とする乱数生成素子が提供される。
【0011】
または、本発明によれば、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、前記半導体チャネルの上に設けられた、厚さ1.2nm以下のシリコン窒化膜と、前記シリコン窒化膜を介して前記細線部の上に2.5×1011cm−2以上の面密度で設けられ、前記シリコン窒化膜を介して前記半導体チャネルとの間で電子の充放電が可能な11個以上の導電性微粒子を含む導線性微粒子群と、を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記シリコン窒化膜の厚さTと、が(Ddot×d4/3×exp(−T/0.189nm)/W)≧4(μm−5/3)を満たすことを特徴とする乱数生成素子が提供される。
【0012】
または、本発明によれば、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、前記半導体チャネルの上に設けられた、厚さ1.35nm以下の酸化ハフニウム膜と、前記酸化ハフニウム膜を介して前記細線部の上に2.5×1011cm−2以上の面密度で設けられ、前記ハフニウム膜を介して前記半導体チャネルとの間で電子の充放電が可能な7個以上の導電性微粒子を含む導電性微粒子群と、を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記酸化ハフニウム膜の厚さTと、が(Ddot×d4/3×exp(−T/0.218nm)/W)≧4(μm−5/3)を満たすことを特徴とする乱数生成素子が提供される。
【0013】
または、本発明によれば、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、前記半導体チャネルの上に設けられた、厚さ2nm以下の酸化セリウム膜と、前記酸化セリウム膜を介して前記細線部の上に2.5×1011cm−2以上の面密度で設けられ、前記酸化セリウム膜を介して前記半導体チャネルとの間で電子の充放電が可能な2個以上の導電性微粒子を含む導電性微粒子群と、を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記酸化セリウム膜の厚さTと、が(Ddot×d4/3×exp(−T/0.845nm)/W)≧4(μm−5/3)を満たすことを特徴とする乱数生成素子が提供される。
【0014】
または、本発明によれば、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、前記半導体チャネルの上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜を介して前記半導体チャネルの上に2.5×1011cm−2以上の面密度で設けられ、前記トンネル絶縁膜を介して前記半導体チャネルとの間で電子の充放電が可能な複数の導電性微粒子を含む導電性微粒子群と、を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記トンネル絶縁膜の厚さTと、前記トンネル絶縁膜のエネルギー障壁の高さをH、プランク定数をh、素電荷をq、前記トンネル絶縁膜を介したトンネルの実効質量をm、前記トンネル絶縁膜の誘電率をεとして、
LWDdot≧exp(0.3nm×(4π(2mH)1/2/h))と、
(q/4πεT)≦26meVと、
exp(−8πT(2mH)1/2/3h)≧1/12560と、
(Ddot×d4/3/W)×exp(−8πT(2mH)1/2/3h)≧40(μm−5/3)と、をすべて満たすことを特徴とする乱数生成素子が提供される。
【0015】
または、本発明によれば、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、前記半導体チャネルの上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜を介して前記半導体チャネルの上に2.5×1011cm−2以上の面密度で設けられ、前記トンネル絶縁膜を介して前記半導体チャネルとの間で電子の充放電が可能な複数の導電性微粒子を含む導電性微粒子群と、を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記トンネル絶縁膜の厚さTと、前記トンネル絶縁膜のエネルギー障壁の高さをH、プランク定数をh、素電荷をq、前記トンネル絶縁膜を介したトンネルの実効質量をm、前記トンネル絶縁膜の誘電率をεとして、
LWDdot≧exp(0.3nm×(4π(2mH)1/2/h))と、
(q/4πεT)≦26meVと、
exp(−8πT(2mH)1/2/3h)≧1/12560と、
(Ddot×d4/3/W)×exp(−8πT(2mH)1/2/3h)≧4(μm−5/3)と、をすべて満たすことを特徴とする乱数生成素子が提供される。
【0016】
ここで、上記いずれの乱数生成素子においても、前記導電性微粒子郡の平均粒径dが5nm以上20nm以下であるものとすることができる。
【0017】
また、前記導電性微粒子は、Si微結晶からなるものとすることができる。
また、前記導電性微粒子は、金属微粒子からなるものとすることもできる。
【発明の効果】
【0018】
本発明によれば、1MHzのランダムノイズ振動成分を0.1パーセント以上有することができるので、フリップフロップを用いた発振回路で発振させて、周期の揺らぎをより速い周期のクロックでカウントしてデジタル化を行う際、そのまま1MHz発振させれば1μsの周期における揺らぎ成分は0.1パーセントの1ns以上となるので、高速リングオッシレータ等で1GHz程度の高速クロックでカウントしてやれば、増幅回路なしでも1Mbit/s以上の生成レートで物理現象を用いた真性乱数が生成可能となる。
【発明を実施するための最良の形態】
【0019】
以下、図面を参照しつつ本発明の実施の形態について説明する。
【0020】
図1は、本発明の実施の形態にかかる乱数生成素子の断面図である。
また、図2は、この乱数生成素子のチャネル部を表す平面透視図である。なお、図1は、図2のA−A線断面図である。
すなわち、本実施形態の乱数生成素子は、シリコン基板の表面に形成されたソース・ドレイン拡散層15と、これらの間に形成されたチャネル11と、を有する。チャネル11は、図2に表したように、幅がW、長さがLの絞られた細線部を有する。これらチャネル11及びソース・ドレイン拡散層15は、素子分離絶縁層200によって適宜、絶縁分離されている。
【0021】
チャネル11の上には、トンネル絶縁膜12が形成され、その上に、複数の導電性微粒子、例えばシリコン(Si)微小結晶粒子16が形成されている。そして、これら結晶粒子16の上には、制御酸化膜13と、n+型ポリシリコンゲート電極14と、が積層されている。
【0022】
すなわち、本実施形態の乱数生成素子は、半導体チャネル11との間で非常に薄いトンネル絶縁膜12を介して電子の充放電が可能な多数の導電性微粒子16を設けたMOSFET(Metal Oxide Semiconductor Field Effect Transistor)型の構造を有する。
【0023】
この構造の乱数生成素子においては、チャネル11の幅Wを狭くし、導電性微粒子16の面密度Ddotを多くし、かつチャネル11と導電性微粒子16との間のトンネル抵抗Rtを小さくすると、1MHzのランダムノイズ成分を0.1パーセント以上とすることができる。
【0024】
すなわち、チャネル11と導電性微粒子16との間は、非常に薄いトンネル絶縁膜12が介在するのみなので、熱揺らぎによりランダムな電子の出入が起こる。これにより、チャネル11を流れるドレイン電流に、ランダムノイズが発生する。チャネル11の幅Wを小さくすることで、導電性微粒子16に入った素電荷の電流への影響が大きくなるので、ランダムノイズを大きくできる。
【0025】
また、導電性微粒子16の面密度Ddotを大きくすることで、より多くのランダム振動を発生させてランダムノイズを大きくできる。
さらに、チャネル11と導電性微粒子16との間のトンネル抵抗Rtを低くして電子の出入をより高速にできるようにしてやれば、より高速なランダムノイズが得られる。
【0026】
1MHzの成分が0.1パーセント以上となる幅W、面密度Ddot、トンネル抵抗Rtの範囲は、実験データなどに基づいて特定できる。1MHz以上の成分が0.1パーセント以上を占めるランダムノイズを生成できれば、フリップフロップ回路で1MHz発振させた時、1μs(マイクロ秒)の周期における揺らぎ成分は、その0.1パーセントである1ns(ナノ秒)以上となる。よって、リングオッシレータ等で1GHz(ギガヘルツ)程度の高速クロックでカウントしてデジタル化をやれば、増幅回路なしでも物理現象を用いた乱数を1Mbit/s以上で生成可能となる。その結果として、極めてコンパクトな回路構成で真性乱数を生成することが可能となる。
【0027】
以下、本発明者が実施した実施例を参照しつつ、本発明の実施の形態についてさらに詳細に説明する。
【0028】
(第1の実施例)
まず、本発明の第1の実施例として、SOI(silicon on insulator)基板の上に窒化物からなるトンネル絶縁膜を形成した乱数生成素子について説明する。
【0029】
図3(a)〜(d)は、本実施例の乱数生成素子の製造工程を表す工程図である。
【0030】
まず、図3(a)に平面図として表したように、SOI基板21の上にEB(electron beam)もしくはX線によるリソグラフにより、幅Wが0.01μm、長さLが0.5μmのチャネル細線部パターンを作製する。
【0031】
次に、図3(b)に断面図として表したように、トンネル絶縁膜22と導電性微粒子26を形成する。すなわち、NH3を用いた熱窒化により表面を窒化して厚さT=0.8nmの熱窒化膜22を形成し、その上にLPCVD(low pressure chemical vapor deposition)で平均粒径8nm程度のSi微結晶群26を1.7×1012cm−2程度の面密度で形成する。この時、微粒子26の粒径はCVDの時間により調整し、面密度は温度と原料ガス流量とCVD回数により調整できる。
【0032】
次に、図3(c)に断面図、図3(d)に平面透視図として表したように、LPCVDにより厚さ10nmの制御酸化膜23を形成し、さらにゲート電極となる厚さ200nmのn+型ポリシリコン層24をCVDで堆積する。
しかる後に、ゲート電極24をパターニングして形成する。その後、リン(P)をドーズ量1×1015cm−2、入射エネルギー15KeVで注入し、1000℃20秒のアニールによりソース・ドレインとなるn+型層25を形成する。
以上の工程による、この乱数生成素子は、1MHzの振動成分が0.1パーセント以上を占めるランダムノイズが発生可能である。 本実施例の乱数生成素子が1MHzのランダム振動成分を0.1パーセント以上の比率で含む理由を以下に説明する。
【0033】
図4は、発明者が実際に作成した、SOI基板上の幅W=0.1μm、長さL=0.5μmの細線部を含むチャネル、平均粒径8nmのSi微結晶粒子群を面密度2.5×1011cm−2、トンネル酸化膜厚0.8nmの乱数生成素子について、固定バイアスでの電流の揺らぎの実験結果を表すグラフ図である。
また、図5は、図4の電流揺らぎに対応するフーリエ特性を表すグラフ図である。
【0034】
図4から、本実施例の乱数生成素子の電流揺らぎ成分は、電流全体の10パーセントであることが分かる。そして、その1/100に当たる0.1パーセントは、図5に表したように、5kHzの辺りで実現されている。
【0035】
本発明者は、同様にして、SOI基板上に構造パラメータを変えた乱数生成素子を作成してそれらの特性を調べた。
図6は、これらの乱数生成素子において、100ヘルツのフーリエ係数とチャネル細線部の幅Wとの関係を表すグラフ図である。同図から、ランダムノイズは、幅W≦0.3μmの範囲では、1/Wに比例することが分かる。
また、図7は、これらの乱数生成素子において、フーリエ係数とSi微粒子の面密度Ddotとの関係を表すグラフ図である。同図から、ランダムノイズは、Ddot≧2.5×1011cm−2の範囲ではDdotに比例することが分かる。
図8は、これらの乱数生成素子において、フーリエ係数とトンネル絶縁膜の厚さT(nm)との関係を表すグラフ図である。同図から、ランダムノイズは、トンネル酸化膜厚T≦1.3nmの薄膜化に対しては10―T/0.33に比例することが分かる。これら本実施例に関するデータは、本発明者が実験により独自に見出した結果である。
【0036】
トンネル抵抗Rtは、トンネル絶縁膜の厚さT、トンネルバリアの高さH(即ちチャネル半導体の伝導帯端とトンネル絶縁膜の伝導帯端の真空レベルから見たエネルギー差)に対し、exp(4πT(2mH)1/2/h)に従って指数関数的に変化する。ここで、mは直接トンネルの実効質量、πは円周率、hはプランク定数である。直接トンネルの実効質量mは、トンネル絶縁膜の伝導帯有効質量(シリコン酸化膜だと電子静止質量の0.5倍程度)と、チャネル半導体の伝導帯有効質量(シリコンなら電子静止質量の0.19倍)の間の値で、直接トンネルしやすい状況になる程チャネル半導体の伝導バンド端有効質量に近づく。非常に直接トンネルしやすい状況での有効質量は電子静止質量の0.3倍程度である(例えば、T. Yoshida et al., Jpn. J. Appl. Phys. Vol.31 (1995) L903を参照のこと)。
【0037】
本発明では、高周波のノイズ生成を目指しており、それは直接トンネルしやすい程実現しやすい。直接トンネルの有効質量は、電子静止質量の0.3倍程度と考えられる。酸化膜ではH=3.1eV程度であるから、トンネル酸化膜の厚さをT(nm)と表した時に、トンネル抵抗Rtは、10T/0.23に比例して変化する。これと第6図の結果からランダムノイズはRt−2/3にほぼ比例することがわかる。
【0038】
ここで、第1実施例を見てみると、図4及び図5に表した結果が得られた素子に比して、W=0.01μmで1/Wが10倍、Ddot=1.7×1012cm−2で6.8倍となる。また、トンネルバリアが低いH=2eV程度のSiNをトンネル絶縁膜としたので、前述した指数関数依存から、Rt−2/3はおよそ3倍となる。ランダムノイズは1/W、Ddot、Rt−2/3に比例するので併せると200倍になる。よって、第1実施例は、5kHzの200倍の1MHzの所で0.1パーセントのノイズ成分を含むことになる。
【0039】
第1実施例では、W(μm)とDdot(×1012cm−2)と平均粒径d(nm)とT(nm)を、それぞれ、0.01、1.7、8、0.8とした。しかし、本発明はこれら特定のパラメータには限定されない。すなわち、チャネル22と微粒子26との間の抵抗Rtは、exp(4πT(2mH)1/2/h)に比例し、微粒子26の断面積(π/4)d2に反比例する。よって、Rt−2/3は、d4/3exp(−8πT(2mH)1/2/3h)に比例する点を配慮すれば、Ddot×d4/3exp(−T/0.189nm)/W≧(1.7×84/3/0.01)exp(−0.8/0.189)(1012cm−2・nm4/3/μm)=40(μm−5/3)であれば、W、Ddot、d、Tとして他の値を有する乱数生成素子でも、薄膜窒化膜をトンネル絶縁膜に有する細線MOSFETである限り1MHzを0.1パーセント以上含ませることができる。
【0040】
また、第1実施例では、窒化膜形成に熱窒素プロセスを採用したが、CVDなどの他の方法を用いてもよい。シリコン窒化膜22の代わりに、同じトンネルバリア高さHが2eV程度を有するものなら他の絶縁体材料でも構わない。また、導電性微粒子26としてSiナノ微結晶を用いているが、他の導電性材料から成る微粒子でも構わない。微小半導体粒子26は、位置的に規則正しく並ぶものでも構わない。制御酸化膜23は、トンネル絶縁膜22と同じ材料でも、またその他の絶縁体材料でも構わない。また、チャネル21の一部において細線部を有しているが、チャネル全体が細線となっていても同じ効果が得られる。
【0041】
なお、図2や図3(a)では、細線部が厳密な長方形状に形成されていない。これは、直角のパターンを形成しても、実際には角が丸まって形成されるという現実を考慮して、現実的なチャネル細線部形状を図示しているためで、厳密な長方形状の細線部を有する乱数生成素子も本発明の範囲に包含される。
【0042】
(第2の実施例)
次に、本発明の第2の実施例として、SOI(silicon on insulator)基板の上に酸化ハフニウム(HfO2)からなるトンネル絶縁膜を形成した乱数生成素子について説明する。
【0043】
図9(a)〜(d)は、本実施例の乱数生成素子の製造工程を表す工程図である。
【0044】
まず、図9(a)に平面図として表したように、SOI基板71の上にEBもしくはX線によるリソグラフにより、幅0.015μmで長さ0.5μmのチャネル細線部パターンを作製する。次に、ハフニウム(Hf)をターゲットとした酸素を含んだ雰囲気中のスパッタによって、T=0.8nmの酸化ハフニウム(HfO2)膜72を形成し、その上にLPCVDで平均粒径8nm程度のSi微結晶群76を1.5×1012cm−2程度の面密度で形成する(図9(b))。この時、微粒子76の粒径は、CVD時間により調整し、面密度は温度と原料ガス流量とCVD回数で調整できる。
【0045】
次に、図9(c)及び(d)に表したように、LPCVDにより厚さ10nmの制御酸化膜73を形成し、さらにゲート電極となる厚さ200nmのn+型ポリシリコン層をCVDで堆積し、ゲート電極74を、レジストパターンをマスクとすることにより形成する。その後、リンをドーズ量1×1015cm−2入射エネルギー15KeVで注入し、1000℃20秒のアニールによりソース・ドレインとなるn+型層75を形成することで、1MHzの振動成分が0.1パーセント以上を占めるランダムノイズが発生可能な乱数生成素子が形成できる。
【0046】
第2実施例においては、図4及び図5に表した5kHzで0.1パーセントとなっているSOI基板上のW=0.1μm、Ddot=2.5×1011cm−2でトンネル酸化膜0.8nmの乱数生成素子に比して、W=0.015μmで1/Wが(20/3)倍、Ddot=1.5×1012cm−2が6倍となる。また、トンネルバリアが低いH=1.5eV程度のHfO2をトンネル絶縁膜としたので、前述した指数関数依存から、Rt−2/3はおよそ5倍となる。ランダムノイズは、1/W、Ddot、Rt−2/3に比例するので、併せて200倍になる。よって5kHzの200倍の1MHzにおいて、0.1パーセントのノイズ成分を含むことになる。
【0047】
第2実施例では、W(μm)とDdot(×1012cm−2)と平均粒径d(nm)とT(nm)を各々0.015、1.5、8、0.8としたが、Ddot×d4/3exp(−T/0.218nm)/W≧(1.5×84/3/0.015)exp(−0.8/0.218 )(×1012cm−2・nm4/3/μm)=40(μm−5/3)であれば、他の値のW、Ddot、d、Tでも、薄膜酸化ハフニウム膜をトンネル絶縁膜に有する細線MOSFETである限り1MHzを0.1パーセント以上含ませることができる。
【0048】
また、第2実施例では、HfO2膜形成のために酸素を含んだ雰囲気中のスパッタをおこなっているが、CVDやエピタキシャル成長など他の方法でも構わない。HfO2以外にも、同じトンネルバリア高H=1.5eV程度を有するものなら他の絶縁体材料でも構わない。また、導電性微粒子としてSiナノ微結晶を用いているが、他の導電性材料から成る微粒子でも構わない。微小半導体粒子76は、位置的に規則正しく並ぶものでも構わない。制御酸化膜73は、トンネル絶縁膜と同じ材料でも、またその他の絶縁体材料でも構わない。また、チャネルの一部において細線部を有しているが、チャネル全体が細線となっていても同じ効果が得られる。
【0049】
(第3の実施例)
次に、本発明の第3の実施例として、SOI(silicon on insulator)基板の上に酸化セリウム(CeO2)からなるトンネル絶縁膜を形成した乱数生成素子について説明する。
【0050】
図10(a)〜(d)は、本実施例の乱数生成素子の製造工程を表す工程図である。
まず、図10(a)に平面図として表したように、SOI基板81の上にEBもしくはX線によるリソグラフにより、幅0.075μm長さ0.5μmのチャネル細線パターンを作製する)。
【0051】
次に、Ceをターゲットとした酸素を含んだ雰囲気中のスパッタによって膜厚T=0.8nmの酸化セリウム(CeO2)膜82を形成し、その上にLPCVDで平均粒径8nm程度のSi微結晶群86を5×1011cm−2程度の面密度で形成する(図10(b))。この時、やはり、粒径はCVD時間で、面密度は温度と原料ガス流量とCVD回数で調整できる。
【0052】
次に、図10(c)及び(d)に表したように、LPCVDにより厚さ10nmの制御酸化膜83を形成し、さらにゲート電極となる厚さ200nmのn+型ポリシリコン層をCVDで堆積し、ゲート電極84を、レジストパターンをマスクとすることにより形成する。その後、リンをドーズ量1×1015cm−2入射エネルギー15KeVで注入し、1000℃20秒のアニールによりソース・ドレインとなるn+型層85を形成する。このようにして、1MHzの振動成分が0.1パーセント以上を占めるランダムノイズが発生可能な乱数生成素子が形成できる。
【0053】
第3の実施例においては、5kHzで0.1パーセントとなっている、図4及び図5に表した実験例の乱数生成素子に比して、W=0.075μmで1/Wが4/3倍、Ddot=5×1011cm−2で2倍となる。また、トンネルバリアが低いH=0.1eV程度のCeO2をトンネル絶縁膜としたので、前述した指数関数依存から、Rt−2/3はおよそ75倍となる。ランダムノイズは1/W、Ddot、Rt−2/3に比例するので併せて200倍になる。よって5kHzの200倍の1MHzにおいて0.1パーセントのノイズ成分を含むことになる。
【0054】
第3実施例では、W(μm)とDdot(1012cm−2)と平均粒径d(nm)とT (nm)が各々0.075、0.5、8、0.8となっているが、Ddot×d4/3exp(−T/0.845nm)/W≧(0.5×84/3/0.075)exp(−0.8/0.845)(×1012cm−2・nm4/3/μm)=40(μm−5/3)であれば、他の値のW、Ddot、d、Tでも、薄膜酸化セリウム膜をトンネル絶縁膜に有する細線MOSFETである限り1MHzを0.1パーセント以上含ませることができる。
【0055】
また、第3実施例でも、CeO2膜形成にスパッタをおこなっているが、CVDやエピタキシャル成長など他の方法でも構わない。CeO2の代わりに、同じH=0.1eV程度のバリア高を有する他の絶縁体材料(TiO2やSrTiO3)でも構わない。また、導電性微粒子86としてSiナノ微結晶を用いているが、他の導電性材料から成る微粒子でも構わない。微小半導体粒子86は、位置的に規則正しく並ぶものでも構わない。制御酸化膜83は、トンネル絶縁膜82と同じ材料でも、またその他の絶縁体材料でも構わない。また、チャネルの一部において細線部を有しているが、チャネル全体が細線となっていても同じ効果が得られる。
【0056】
(第4の実施例)
次に、本発明の第4の実施例として、バルクのシリコン基板の上に酸化シリコンからなるトンネル絶縁膜を形成した乱数生成素子について説明する。
【0057】
図11(a)〜(d)は、本実施例の乱数生成素子の製造工程を表す工程図である。
まず、図11(a)に平面図として表したように、バルクのシリコン基板91の上にEBもしくはX線によるリソグラフにより、幅0.03μm、長さ0.5μmのチャネル細線部パターンをトレンチ素子分離により作製する。
【0058】
次に、急速加熱酸化(RTO:Rapid thermal oxidation)により膜厚T=0.8nmのシリコン酸化膜92を形成し、その上にLPCVDで平均粒径8nm程度のSi微結晶群96を1.5×1012cm−2程度の面密度で形成する(図11(b))。この時もやはり粒径はCVD時間で、面密度は温度と原料ガス流量とCVD回数で調整できる。
【0059】
次に、図11(c)及び(d)に表したように、LPCVDにより厚さ10nmの制御酸化膜93を形成し、さらにゲート電極となる厚さ200nmのn+型ポリシリコン層をCVDで堆積し、ゲート電極94を、レジストパターンをマスクとすることにより形成する。その後、リンをドーズ量1×1015cm−2入射エネルギー15KeVで注入し、1000℃20秒のアニールによりソース・ドレインとなるn+型層95を形成して本実施例の乱数生成素子が完成する。本実施例の乱数生成素子も、1MHzの振動成分が0.1パーセント以上を占めるランダムノイズが発生可能である。
【0060】
第4実施例の乱数生成素子が、1MHzのランダム振動成分を0.1パーセント以上の比率で含む理由を以下に説明する。
図12は、同じW=0.3μm,Ddot=2.5×1011cm−2、Rt(トンネルシリコン酸化膜0.9nm)を有するバルク基板とSOI基板での実験結果を比較したグラフ図である。
第4実施例においては、バルク基板を用いており、バルク基板の場合には、SOI基板よりも10倍程度ランダムノイズが大きいことがわかる。これは、SOI基板ではキャリアの出入が埋め込み酸化膜によってさえぎられているためである。すなわち、ランダムノイズは、基板側でのキャリアの供給・吸収機構の変化により10倍の違いが生じ得ることを示している。なお、図12は、本発明者が独自の実験により見出した結果である。
【0061】
図4及び図5に表した実験例においてSOI基板上に形成した乱数生成素子の場合、5kHzで0.1パーセントとなっている。これに対して、第4の実施例の乱数生成素子は、W=0.03μmで1/Wが(10/3)倍、Ddot=1.5×1012cm−2で6倍となり、バルク基板としたことで10倍になるので、併せて200倍になる。よって5kHzの200倍の1MHzにおいて0.1パーセントのノイズ成分を含ませることができる。
【0062】
また、第4実施例では、W(μm)とDdot(1012cm−2)とSi微結晶粒子96の平均粒径d(nm)とT(nm)が各々0.03、1.5、8、0.8となっているが、チャネル〜微粒子間の抵抗Rt−2/3∝d4/3exp(−8πT(2mH)1/2/3h)に注意すると、(Ddot×d4/3/W)×exp(−T/0.152nm)≧(1.5×84/3/0.03)exp(−0.8/0.152)(1012cm−2・nm4/3/μm)=4(μm−5/3)であれば、他のW、Ddot、d、Tでも、薄膜酸化膜をトンネル絶縁膜に有するバルク基板上の細線MOSFETである限り1MHzを0.1パーセント以上含むことができる。
【0063】
また、第4実施例では、トンネル酸化膜形成にRTOをおこなっているが、CVDや自然酸化膜をそのまま利用する等、他の方法でも構わない。また、導電性微粒子96としてSiナノ微結晶を用いているが、他の導電性材料から成る微粒子でも構わない。微小半導体粒子96は、位置的に規則正しく並ぶものでも構わない。制御酸化膜93は、他の絶縁体材料でも良い。またチャネルの一部において細線部を有しているが、チャネル全体が細線となっていても同じ効果が得られる。
【0064】
(第5の実施例)
次に、本発明の第5の実施例として、バルクのシリコン基板の上に窒化シリコンからなるトンネル絶縁膜を形成した乱数生成素子について説明する。
【0065】
図13(a)〜(d)は、本実施例の乱数生成素子の製造工程を表す工程図である。
まず、図13(a)に平面図として表したように、バルク基板111の上にEBもしくはX線によるリソグラフにより、幅0.1μm長さ0.5μmのチャネル細線部パターンをトレンチ素子分離により作製する。次に、NH3を用いた熱窒化により表面を窒化して厚さT=0.8nmの熱窒化膜112を形成し、その上に、LPCVDで平均粒径8nm程度のSi微結晶群116を1.7×1012cm−2程度の面密度で形成する(図13(b))。この時もやはり粒径はCVD時間で、面密度は温度と原料ガス流量とCVD回数で調整できる。
【0066】
次に、図13(c)及び(d)に表したように、LPCVDにより厚さ10nmの制御酸化膜113を形成し、さらにゲート電極となる厚さ200nmのn+型ポリシリコン層をCVDで堆積し、ゲート電極114を、レジストパターンをマスクとすることにより形成する。その後、リンをドーズ量1×1015cm−2入射エネルギー15KeVで注入し、1000℃20秒のアニールによりソース・ドレインとなるn+型層115を形成することで、1MHzの振動成分が0.1パーセント以上を占めるランダムノイズが発生可能な乱数生成素子が形成できる。
【0067】
第5実施例の乱数生成素子が1MHzのランダム振動成分を0.1パーセント以上の比率で含む理由を以下に説明する。すなわち、SOI基板上5kHzで0.1パーセントとなっている図4及び図5に表した実験例の乱数生成素子と第5実施例の素子とを比較すると、W=0.1μmで1/Wが1倍、Ddot=1.7×1012cm−2で6.8倍となる。また、トンネルバリアが低いH=2eV程度のSiNをトンネル絶縁膜としたので、Rt−2/3はおよそ3倍となるので、ランダムノイズは併せて20倍になる。第4実施例同様バルク基板としたことで10倍になるので併せて200倍になる。よって5kHzの200倍の1MHzにおいて0.1パーセントのノイズ成分を含むことになる。
【0068】
第5実施例では、W(μm)とDdot(1012cm−2)とSi微結晶粒子の平均粒径d(nm)とT(nm)が各々0.1、1.7、8、0.8となっているが、Ddot×d4/3exp(−T/0.189nm)/W≧(1.7×84/3/0.1)exp(−0.8/0.189)(×1012cm−2・nm4/3/μm)=4(μm−5/3)であれば、他の値のW、Ddot、d、Tでも、窒化膜をトンネル絶縁膜に有するバルク基板上の細線MOSFETである限り1MHzを0.1パーセント以上含ませることができる。
【0069】
また、第5実施例では、トンネル窒化膜の形成のために熱窒化をおこなっているが、CVD等他の方法でも構わない。シリコン窒化膜の代わりに、同じH=2eV程度のトンネルバリア高さを有するものなら、他の絶縁体材料を用いても良い。また、導電性微粒子116としてSiナノ微結晶を用いているが、他の導電性材料から成る微粒子でも構わない。微小半導体粒子116は、位置的に規則正しく並ぶものでも構わない。制御酸化膜113は、トンネル絶縁膜112と同じ材料でも良いし、他の絶縁体材料でも良い。また、チャネルの一部において細線部を有しているが、チャネル全体が細線となっていても同じ効果が得られる。
【0070】
(第6の実施例)
次に、本発明の第6の実施例として、バルクのシリコン基板の上に酸化ハフニウム(HfO2)からなるトンネル絶縁膜を形成した乱数生成素子について説明する。
【0071】
図14(a)〜(d)は、本実施例の乱数生成素子の製造工程を表す工程図である。
まず、図14(a)に平面図として表したように、バルク基板121の上にEBもしくはX線によるリソグラフにより、幅0.15μm、長さ0.5μmのチャネル細線パターンをトレンチ素子分離により作製する。
【0072】
次に、Hfをターゲットとした酸素を含んだ雰囲気中のスパッタによって、T=0.8nmの酸化ハフニウム(HfO2)膜122を形成し、その上にLPCVDで平均粒径8nm程度のSi微結晶群126を1.5×1012cm−2程度の面密度で形成する(図14(b))。この時もやはり、粒径はCVD時間で、面密度は温度と原料ガス流量とCVD回数で調整できる。
【0073】
次に、図14(c)及び(d)に表したように、LPCVDにより厚さ10nmの制御酸化膜123を形成し、さらにゲート電極となる厚さ200nmのn+型ポリシリコン層をCVDで堆積し、レジストパターンをマスクとすることによりゲート電極124を形成する。その後、リンをドーズ量1×1015cm−2入射エネルギー15KeVで注入し、1000℃20秒のアニールによりソース・ドレインとなるn+型層125を形成することで、1MHzの振動成分が0.1パーセント以上を占めるランダムノイズが発生可能な乱数生成素子が形成できる。
【0074】
第6の実施例の乱数生成素子が1MHzのランダム振動成分を0.1パーセント以上の比率で含む理由を以下に説明する。すなわち、SOI基板に生成した図4及び図5に表した実験例の乱数生成素子は、5kHzで0.1パーセントのノイズ成分が得られているが、この乱数生成素子と第6実施例の乱数生成素子とを比較すると、W=0.15μmで1/Wが(2/3)倍、Ddot=1.5×1012cm−2で6倍となり、またトンネルバリアが低いH=1.5eV程度のHfO2をトンネル絶縁膜としたので、Rt−2/3はおよそ5倍となるので、ランダムノイズは併せて20倍になる。第4実施例と同様にバルク基板を用いることで10倍になるので併せて200倍になる。よって5kHzの200倍の1MHzにおいて0.1パーセントの成分を含むことになる。
【0075】
また、第6実施例では、W(μm)とDdot(1012cm−2)とSi微結晶粒子126の平均粒径d(nm)とT(nm)を各々0.15、1.5、8、0.8としたが、Ddot×d4/3exp(−T/0.218nm)/W≧(1.5×84/3/0.15)exp(−0.8/0.218)(1012cm−2・nm4/3/μm)=4(μm−5/3)であれば、他の値のW、Ddot、d、Tを適用した場合でも、HfO2膜をトンネル絶縁膜に有するバルク基板上の細線MOSFETである限り1MHzを0.1パーセント以上含ませることができる。
【0076】
また、第6実施例ではトンネルHfO2膜の形成のためにスパッタをおこなっているが、CVDやエピタキシャル成長等他の方法でも構わない。HfO2の代わりに、同じバリア高H=1.5eV程度を有するものであれば、他の絶縁体材料を用いても良い。また、導電性微粒子126としてSiナノ微結晶を用いているが、他の導電性材料から成る微粒子でも構わない。微小半導体粒子126は、位置的に規則正しく並ぶものでも構わない。制御酸化膜123は、トンネル絶縁膜122と同じ材料でも良いし、他の絶縁体材料でも良い。また、チャネル121の一部において細線部を有しているが、チャネル全体が細線となっていても同じ効果が得られる。
【0077】
(第7の実施例)
次に、本発明の第7の実施例として、バルクのシリコン基板の上に酸化セリウム(CeO2)からなるトンネル絶縁膜を形成した乱数生成素子について説明する。
【0078】
図15(a)〜(d)は、本実施例の乱数生成素子の製造工程を表す工程図である。
まず、図15(a)に平面図として表したように、バルク基板131の上にEBもしくはX線によるリソグラフにより、幅0.3μm長さ0.5μmのチャネル細線パターンをトレンチ素子分離により作製する。
【0079】
次に、Ceをターゲットとした酸素を含んだ雰囲気中のスパッタによってT=1nmの酸化セリウム(CeO2)膜132を形成し、その上にLPCVDで平均粒径8nm程度のSi微結晶群136を2.5×1011cm−2程度の面密度で形成する(図15(b))。この時もやはり、粒径はCVD時間で、面密度は温度と原料ガス流量とCVD回数で調整できる。
次に、図15(c)及び(d)に表したように、LPCVDにより厚さ10nmの制御酸化膜133を形成し、さらにゲート電極となる厚さ200nmのn+型ポリシリコン層をCVDで堆積し、レジストパターンをマスクとすることによりゲート電極134を形成する。その後、リンをドーズ量1×1015cm−2、入射エネルギー15KeVで注入し、1000℃20秒のアニールによりソース・ドレインとなるn+型層135を形成することで、1MHzの振動成分が0.1パーセント以上を占めるランダムノイズが発生可能な乱数生成素子が形成できる。
【0080】
第7の実施例が1MHzのランダム振動成分を0.1パーセント以上の比率で含む理由を以下に説明する。
すなわち、SOI基板に形成した図4及び図5に表した実験例の乱数生成素子と第6実施例の乱数生成素子とを比較すると、W=0.3μmで1/Wが1/3倍、Ddot=2.5×1011cm−2で1倍、トンネルバリアが低いH=0.1eV程度のCeO2を厚さT=1nmでトンネル絶縁膜としているため、前述した指数関数依存より、Rt−2/3はおよそ60倍となる。従って、ランダムノイズは併せて20倍になる。第4実施例と同様にバルク基板としたことでさらに10倍になるので200倍になる。よって、5kHzの200倍の1MHzの所で0.1パーセントの成分を含むことになる。
【0081】
第7の実施例では、W(μm)とDdot(×1012cm−2)とSi微結晶粒子の平均粒径d(nm)とT(nm)をそれぞれ、0.3、0.25、8、1としたが、Ddot×d4/3exp(−T/0.845nm)/W≧(0.25×84/3/0.3)exp(−1/0.845)(×1012cm−2・nm4/3/μm)=4(μm−5/3)であれば、他の値のW、Ddot、d、Tを採用した場合も、CeO2膜をトンネル絶縁膜に有するバルク基板上の細線MOSFETである限り1MHzを0.1パーセント以上含ませることができる。
【0082】
また第7実施例では、トンネルCeO2膜の形成のためにスパッタをおこなっているが、CVDやエピタキシャル成長等他の方法でも構わない。また、CeO2の代わりに、同じH=0.1eV程度の絶縁体材料(TiO2やSrTiO3)でも構わない。また、導電性微粒子136としてSiナノ微結晶を用いているが、他の導電性材料から成る微粒子でも構わない。微小半導体粒子136は、位置的に規則正しく並ぶものでも構わない。制御酸化膜133は、トンネル絶縁膜132と同じ材料でも良いし、他の絶縁体材料でも良い。また、チャネル131の一部において細線部を有しているが、チャネル全体が細線となっていても同じ効果が得られる。
【0083】
以上、第1乃至第7の実施例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの実施例には限定されない。例えば、第1乃至第7の実施例では、主半導体材料としてシリコンを用いているが、他の半導体材料でも構わない。また、Si微結晶粒子群は、隣同士が接触しあうものがあったとしても、個々の微小結晶に電子が局在できるので効果を損ずることは無い。
【0084】
トンネル絶縁膜に関しては、以下に説明するように、第1乃至第7の実施例で指定したもの以外の材料や膜厚でも同様の効果が期待できる。
【0085】
図6乃至図8に表した実験結果が示すように、W≦0.3μm、Ddot≧2.5×1011cm−2の範囲であればランダムノイズはDdot×Rt−2/3/Wに比例して大きくなる。Rtは、膜厚T、バリア高Hに対して指数関数的に依存し、さらにSi微結晶粒子の断面積に反比例することから、Rt∝d−2×exp(4πT(2mH)1/2/h)である(d:Si微結晶粒子の平均粒径、π:円周率、h:プランク定数、m:トンネル実効質量で電子静止質量の0.3倍程度)。
【0086】
よってランダムノイズは、次式により表される値に比例する。
(Ddot×d4/3/W)×exp(−8πT(2mH)1/2/3h)
図4及び図5に表したSOI素子では、W=0.1μm、Ddot=2.5×1011cm−2、d=8nm、T=0.8nm、H=3.1eV(酸化膜)なので、(Ddot×d4/3/W)×exp(−8πT(2mH)1/2/3h)=0.2(μm−5/3)程度である。この時、5kHzで0.1パーセントなのでランダムノイズが200倍以上になるように、(Ddot×d4/3/W)×exp(−8πT(2mH)1/2/3h)≧40(μm−5/3)を満たすようにしてやれば、実施例として前述したトンネル絶縁膜以外の材料や膜厚でも1MHzで0.1パーセント以上のノイズを含むことになる。
【0087】
また、例えばバルク基板のように基板構造が異なり、基板側でのキャリアの供給・吸収の機構が異なると、図12に表したように、10倍ランダムノイズは強くなる。よって、例えばバルク基板のような基板構造では、1/10の(Ddot×d4/3/W)×exp(−8πT(2mH)1/2/3h)≧4(μm−5/3)を満たしていれば、実施例として前述したトンネル絶縁膜以外の材料や膜厚でも、1MHzで0.1パーセント以上のノイズ成分を含ませることができる。
【0088】
ここで基板構造というのは、基板側でのキャリアの供給・吸収の機構に着目した構造変化を意味するものなので、必ずしも使用する基板のみで規定されない。例えば、SOI基板であってもボディコンタクトを形成すれば、チャネル部が浮遊した通常SOI基板よりも、チャネルが基板電極と導通しているバルクに近いものとなる。また、バルク基板であっても、孤立した拡散層ウェルにチャネルがあれば、チャネル部が浮遊した通常SOI基板に近いということになる。
【0089】
次に、本発明の乱数生成素子の構造パラメータの有効な範囲について説明する。
面密度Ddotについては、チャネル全面にわたり、導電性微粒子からのクーロン力が及ぶことが望ましい。このためには、スクリーニング長の2倍である20nm四方に平均1個の微粒子があることが望ましい。これは、面密度に換算すると、2.5×1011cm−2以上であることに対応する。また、微粒子の平均粒径dについては、20nm四方に最低一個の微粒子が存在しなければならないので、20nm以下であることが望ましい。
【0090】
導電性微粒子が電流揺らぎに大きく貢献するためには、熱揺らぎにより導電性微粒子とチャネルとの間で電子が頻繁に往来する必要がある。そのためには、熱揺らぎのエネルギーである300K(〜26meV)の範囲内に、できるだけ多くのエネルギー順位が導電性微粒子側にもあると、より多くの電子の往来が起こる。よって、導電性微粒子の粒径は、その典型的な量子閉じ込めのエネルギーの目安であるh2/(8mcd2)が(ここでmcは導電性微粒子の伝道帯端での有効質量)、熱揺らぎ26meVよりも小さくなるようなものであることが望ましい。すなわち、h2/(8mcd2)<26meVなる条件によって粒径dの望ましい下限が規定される。これは、Si微粒子の場合には、粒径d>5nmに対応する。他の材料を用いた場合、そのmcの値に応じて多少変化するが、本発明では粒径dは、ほぼ5〜20nmの範囲内で、典型的に10nm程度であればよいといえる。
【0091】
一方、面密度Ddotの上限については、平均断面積の逆数(4/π)×d−2が物理的な上限となる。dの下限がおおよそ5nmであることから、Ddotの上限は、4×1012cm−2となる。つまり、面密度Ddotの最適な範囲は、(0.25〜4)×1012cm−2であり、その典型値は、1×1012cm−2であることがわかる。
【0092】
次に、チャネルの細線部の幅Wの下限については、細いほど望ましいといえる。ただし、W=0.01μm=10nm(スクリーニング長)になると、チャネル細線部の上の導電性微粒子内のどこにある1電子でも、そのクーロン力が既にチャネル幅全体に行き届いているので、W<0.01μmに細線化しても、ランダムノイズへの改善は小さくなりあまり意味がない。
【0093】
一方、チャネル細線部の幅Wの望ましい上限は、発明の目的である0.1パーセントの電流変動に基づいて指定できる。すなわち、ドレイン電流揺らぎの原因は、導電性微粒子に電子が入った時の電流変化による。1つの導電性微粒子に1電子が入った時、チャネル面上にキャリア電子が進入できない10nm(クーロン遮蔽長)半径の円領域ができる。よって、これによるチャネル細線部の抵抗変化が0.1パーセント以上になっていれば効果が顕著になる。
【0094】
単位ゲート幅かつ単位ゲート長あたりのシート抵抗をρ(単位は例えばΩ)とすると、本来のチャネル細線抵抗はR=ρ・(L/W)である。半径r(=10nm:クーロン遮蔽長)の非伝道領域が1箇所チャネル面にできた時の抵抗Reは、次式により表される。
【数1】
W≧rとして主要項をとると、抵抗Reは、次式により表される。
Re=ρ・(L/W)(1+πr2/LW)+O((r/W)3)
1電子による0.1パーセント以上の電流変動を満たす条件は、次式により表される。
πr2/LW≧1/1000
従って、次式が得られる。
LW≦1000×πr2=π/10(μm2)
つまり(チャネル細線部面積)≦(1電子によるクーロン反発領域面積)×1000となる。
【0095】
一方、トンネル絶縁膜厚Tの望ましい上限も、上述したように1電子によって0.1パーセントの電流変動を得るという条件、チャネル細線部の面積がπ/10(μm2)以下という条件に対応して求めることはできる。
【0096】
Ddotの上限値は、4×1012cm−2であるから、チャネル細線部の総導電性微粒子数の上限は、4000×π〜12560個となる。0.1パーセントの電流揺らぎのためには、どれか一個の導電性微粒子に一個電子が入れば良いので、トンネル確率exp(―4πT(2mH)1/2/h)≧1/12560であれば効果的に0.1パーセントの電流揺らぎが得られることになる。これから、トンネル絶縁膜の厚さTの望ましい上限が規定される。
【0097】
シリコン酸化膜の場合は、H=3.1eVなのでT≦0.95nm、シリコン窒化膜(H=2eV)の場合はT≦1.2nm、HfO2(H=1.5eV)の場合はT≦1.35nmとなる。また、CeO2(H=0.1eV)の場合は、T≦5.3nmとなる。
【0098】
トンネル絶縁膜厚Tの上限には、もうひとつの条件がある。導電性微粒子内の素電荷によるチャネル面へのエネルギー変調は、膜厚Tに対しクーロン則q/4πεTに従って減少する。ここで、εはトンネル絶縁膜の誘電率である。このエネルギー変調が、熱エネルギー300K〜26meVよりも大きくないと、導電性微粒子内の捕捉電子によるチャネル電流への影響が失われる。よって、q/4πεT≧26meVという条件によって、トンネル絶縁膜の厚さTのもう一つの望ましい上限が決定される。
【0099】
トンネルバリアHに基づく上限と、誘電率に基づく上限のうちで、小さいほうが望ましい上限となることは言うまでもない。シリコン酸化膜では、ε=3.9・ε0(ここでε0は真空の誘電率)なので、誘電率からの上限はT≦14nmである。よって、上記バリア高さHに基づく上限である0.95nmの方が望ましい。
【0100】
シリコン窒化膜では、ε=7.5・ε0なのでT≦7.5nmとなる。よって、バリア高さHに基づく上限T≦1.2nmがより望ましい上限となる。
HfO2では、ε=20・ε0なのでT≦2.8nmであるが、バリア高さHに基づく上限であるT≦1.2nmがより望ましい上限となる。
CeO2では、ε=26・ε0なのでT≦2nmとなり、バリア高さHに基づく上限であるT≦4.5nmよりも、この上限T≦2nmがより望ましい上限となる。
【0101】
一方、トンネル絶縁膜厚Tは、薄い程望ましいが、1原子層厚の0.3nm程度が物理的下限であるといえる。
【0102】
この厚さTの物理的下限からチャネル細線部の総導電微粒子数LWDdotの下限がきまる。先に説明した望ましい条件の一つである、(トンネル確率)≧1/LWDdotから、LWDdot≧exp(0.3nm×(4π(2mH)1/2/h))となる。すなわち、シリコン酸化膜で20個、シリコン窒化膜で11個、HfO2膜で7個、CeO2膜で2個の導電性微粒子がないと十分な効果が得られない。
【0103】
トンネル絶縁膜のエネルギー障壁高Hは、最も信頼性あるシリコン酸化膜での3.1eV以下で、低い程望ましい。ただし、室温の熱エネルギー300K=26meV程度まで低くなると、トンネル絶縁膜を介する電子の充放電は、ここで述べた波動関数のしみ出しによるトンネル効果の指数関数依存以外にも、熱エネルギーで障壁を飛び越えて出入する成分が加わる。しかしながらそのような場合でも上記の条件は十分条件として成り立つので本発明に適用が可能である。
【0104】
以上説明した第1乃至第7実施例では、導電性微粒子群としてSi微結晶粒子を用いているが、金(Au)、銀(Ag)、アルミニウム(Al)等の金属微粒子群を用いても良い。その場合の作製方法は、第1乃至第7実施例と同様のCVDの他にも、スパッタや金属コロイド粒子を攪拌した溶液中でチャネル面上に散布する方法などでもよい。金属は半導体よりも、微粒子中の状態密度が高いため、チャネルと微粒子間の電子の出入が活発になるので、ランダムノイズがより大きくなることが期待できる。
【0105】
その他、本発明の実施の形態として上述した乱数生成素子を基にして、当業者が適宜設計変更して実施しうるすべての乱数生成素子は同様に本発明の範囲に属する。
【図面の簡単な説明】
【0106】
【図1】本発明の実施の形態にかかる乱数生成素子の断面図である。
【図2】本発明の実施形態の乱数生成素子のチャネル部を表す平面透視図である。
【図3】(a)〜(d)は、本発明の第1実施例の乱数生成素子の製造工程を表す工程図である。
【図4】発明者が実際に作成した、SOI基板上の幅W=0.1μm、長さL=0.5μmの細線部を含むチャネル、平均粒径8nmのSi微結晶粒子群を面密度2.5×1011cm−2、トンネル酸化膜厚0.8nmの乱数生成素子について、固定バイアスでの電流の揺らぎの実験結果を表すグラフ図である。
【図5】図4の電流揺らぎに対応するフーリエ特性を表すグラフ図である。
【図6】乱数生成素子において、100ヘルツのフーリエ係数とチャネル細線部の幅Wとの関係を表すグラフ図である。
【図7】乱数生成素子において、フーリエ係数とSi微粒子の面密度Ddotとの関係を表すグラフ図である。
【図8】乱数生成素子において、フーリエ係数とトンネル絶縁膜の厚さT(nm)との関係を表すグラフ図である。
【図9】(a)〜(d)は、本発明の第2実施例の乱数生成素子の製造工程を表す工程図である。
【図10】(a)〜(d)は、本発明の第3実施例の乱数生成素子の製造工程を表す工程図である。
【図11】(a)〜(d)は、本発明の第4実施例の乱数生成素子の製造工程を表す工程図である。
【図12】W=0.3μm,Ddot=2.5×1011cm−2、Rt(トンネルシリコン酸化膜0.9nm)を有するバルク基板とSOI基板での実験結果を比較したグラフ図である。
【図13】(a)〜(d)は、本発明の第5実施例の乱数生成素子の製造工程を表す工程図である。
【図14】(a)〜(d)は、本発明の第6実施例の乱数生成素子の製造工程を表す工程図である。
【図15】(a)〜(d)は、本発明の第7実施例の乱数生成素子の製造工程を表す工程図である。
【符号の説明】
【0107】
11、91、111、121、131 p型シリコン基板チャネル
21、71、81 シリコンSOI基板チャネル
12 トンネル絶縁膜
92 トンネル絶縁膜(酸化シリコンSiO2)
22、112 トンネル絶縁膜窒化シリコン(Si3N4)
72、122 トンネル絶縁膜酸化ハフニウム(HfO2)
82、132 トンネル絶縁膜酸化セリウム(CeO2)
13、23、73、83、93、113、123、133 制御酸化膜
14、24、74、84、94、114、124、134 n+型ポリシリコンゲート電極
15、25、75、85、95、115、125、135 ソース・ドレイン拡散層
16、26、76、86、96、116、126、136 Si微小結晶粒子(微粒子)
【特許請求の範囲】
【請求項1】
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、
前記半導体チャネルの上に設けられた、厚さ1.2nm以下のシリコン窒化膜と、
前記シリコン窒化膜を介して前記細線部の上に2.5×1011cm−2以上の面密度で設けられ、前記シリコン窒化膜を介して前記半導体チャネルとの間で電子の充放電が可能な11個以上の導電性微粒子を含む導線性微粒子群と、
を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記シリコン窒化膜の厚さTと、が(Ddot×d4/3×exp(−T/0.189nm)/W)≧40(μm−5/3)を満たすことを特徴とする乱数生成素子。
【請求項2】
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、
前記半導体チャネルの上に設けられた、厚さ1.35nm以下の酸化ハフニウム膜と、
前記酸化ハフニウム膜を介して前記細線部の上に2.5×1011cm−2以上の面密度で設けられ、前記ハフニウム膜を介して前記半導体チャネルとの間で電子の充放電が可能な7個以上の導電性微粒子を含む導電性微粒子群と、
を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記酸化ハフニウム膜の厚さTと、が(Ddot×d4/3×exp(−T/0.218nm)/W)≧40(μm−5/3)を満たすことを特徴とする乱数生成素子。
【請求項3】
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、
前記半導体チャネルの上に設けられた、厚さ2nm以下の酸化セリウム膜と、
前記酸化セリウム膜を介して前記細線部の上に2.5×1011cm−2以上の面密度で設けられ、前記酸化セリウム膜を介して前記半導体チャネルとの間で電子の充放電が可能な2個以上の導電性微粒子を含む導電性微粒子群と、
を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記酸化セリウム膜の厚さTと、が(Ddot×d4/3×exp(−T/0.845nm)/W)≧40(μm−5/3)を満たすことを特徴とする乱数生成素子。
【請求項4】
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、
前記半導体チャネルの上に設けられた、厚さ0.92nm以下のシリコン酸化膜と、
前記シリコン酸化膜を介して前記細線部の上に2.5×1011cm−2以上の面密度で設けられ、前記シリコン酸化膜を介して前記半導体チャネルとの間で電子の充放電が可能な20個以上の導電性微粒子を含む導電性微粒子群と、
を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記シリコン酸化膜の厚さTと、が(Ddot×d4/3×exp(−T/0.152nm)/W)≧4(μm−5/3)を満たすことを特徴とする乱数生成素子。
【請求項5】
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、
前記半導体チャネルの上に設けられた、厚さ1.2nm以下のシリコン窒化膜と、
前記シリコン窒化膜を介して前記細線部の上に2.5×1011cm−2以上の面密度で設けられ、前記シリコン窒化膜を介して前記半導体チャネルとの間で電子の充放電が可能な11個以上の導電性微粒子を含む導線性微粒子群と、
を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記シリコン窒化膜の厚さTと、が(Ddot×d4/3×exp(−T/0.189nm)/W)≧4(μm−5/3)を満たすことを特徴とする乱数生成素子。
【請求項6】
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、
前記半導体チャネルの上に設けられた、厚さ1.35nm以下の酸化ハフニウム膜と、
前記酸化ハフニウム膜を介して前記細線部の上に2.5×1011cm−2以上の面密度で設けられ、前記ハフニウム膜を介して前記半導体チャネルとの間で電子の充放電が可能な7個以上の導電性微粒子を含む導電性微粒子群と、
を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記酸化ハフニウム膜の厚さTと、が(Ddot×d4/3×exp(−T/0.218nm)/W)≧4(μm−5/3)を満たすことを特徴とする乱数生成素子。
【請求項7】
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、
前記半導体チャネルの上に設けられた、厚さ2nm以下の酸化セリウム膜と、
前記酸化セリウム膜を介して前記細線部の上に2.5×1011cm−2以上の面密度で設けられ、前記酸化セリウム膜を介して前記半導体チャネルとの間で電子の充放電が可能な2個以上の導電性微粒子を含む導電性微粒子群と、
を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記酸化セリウム膜の厚さTと、が(Ddot×d4/3×exp(−T/0.845nm)/W)≧4(μm−5/3)を満たすことを特徴とする乱数生成素子。
【請求項8】
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、
前記半導体チャネルの上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜を介して前記半導体チャネルの上に2.5×1011cm−2以上の面密度で設けられ、前記トンネル絶縁膜を介して前記半導体チャネルとの間で電子の充放電が可能な複数の導電性微粒子を含む導電性微粒子群と、
を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記トンネル絶縁膜の厚さTと、前記トンネル絶縁膜のエネルギー障壁の高さをH、プランク定数をh、素電荷をq、前記トンネル絶縁膜を介したトンネルの実効質量をm、前記トンネル絶縁膜の誘電率をεとして、
LWDdot≧exp(0.3nm×(4π(2mH)1/2/h))と、
(q/4πεT)≦26meVと、
exp(−8πT(2mH)1/2/3h)≧1/12560と、
(Ddot×d4/3/W)×exp(−8πT(2mH)1/2/3h)≧40(μm−5/3)と、をすべて満たすことを特徴とする乱数生成素子。
【請求項9】
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、
前記半導体チャネルの上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜を介して前記半導体チャネルの上に2.5×1011cm−2以上の面密度で設けられ、前記トンネル絶縁膜を介して前記半導体チャネルとの間で電子の充放電が可能な複数の導電性微粒子を含む導電性微粒子群と、
を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記トンネル絶縁膜の厚さTと、前記トンネル絶縁膜のエネルギー障壁の高さをH、プランク定数をh、素電荷をq、前記トンネル絶縁膜を介したトンネルの実効質量をm、前記トンネル絶縁膜の誘電率をεとして、
LWDdot≧exp(0.3nm×(4π(2mH)1/2/h))と、
(q/4πεT)≦26meVと、
exp(−8πT(2mH)1/2/3h)≧1/12560と、
(Ddot×d4/3/W)×exp(−8πT(2mH)1/2/3h)≧4(μm−5/3)と、をすべて満たすことを特徴とする乱数生成素子。
【請求項10】
前記導電性微粒子郡の平均粒径dが5nm以上20nm以下であることを特徴とする請求項1〜9のいずれか1つに記載の乱数生成素子。
【請求項11】
前記導電性微粒子は、Si微結晶からなることを特徴とする請求項1〜10のいずれか1つに記載の乱数生成素子。
【請求項12】
前記導電性微粒子は、金属微粒子からなることを特徴とする請求項1〜10いずれか1つに記載の乱数生成素子。
【請求項1】
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、
前記半導体チャネルの上に設けられた、厚さ1.2nm以下のシリコン窒化膜と、
前記シリコン窒化膜を介して前記細線部の上に2.5×1011cm−2以上の面密度で設けられ、前記シリコン窒化膜を介して前記半導体チャネルとの間で電子の充放電が可能な11個以上の導電性微粒子を含む導線性微粒子群と、
を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記シリコン窒化膜の厚さTと、が(Ddot×d4/3×exp(−T/0.189nm)/W)≧40(μm−5/3)を満たすことを特徴とする乱数生成素子。
【請求項2】
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、
前記半導体チャネルの上に設けられた、厚さ1.35nm以下の酸化ハフニウム膜と、
前記酸化ハフニウム膜を介して前記細線部の上に2.5×1011cm−2以上の面密度で設けられ、前記ハフニウム膜を介して前記半導体チャネルとの間で電子の充放電が可能な7個以上の導電性微粒子を含む導電性微粒子群と、
を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記酸化ハフニウム膜の厚さTと、が(Ddot×d4/3×exp(−T/0.218nm)/W)≧40(μm−5/3)を満たすことを特徴とする乱数生成素子。
【請求項3】
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、
前記半導体チャネルの上に設けられた、厚さ2nm以下の酸化セリウム膜と、
前記酸化セリウム膜を介して前記細線部の上に2.5×1011cm−2以上の面密度で設けられ、前記酸化セリウム膜を介して前記半導体チャネルとの間で電子の充放電が可能な2個以上の導電性微粒子を含む導電性微粒子群と、
を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記酸化セリウム膜の厚さTと、が(Ddot×d4/3×exp(−T/0.845nm)/W)≧40(μm−5/3)を満たすことを特徴とする乱数生成素子。
【請求項4】
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、
前記半導体チャネルの上に設けられた、厚さ0.92nm以下のシリコン酸化膜と、
前記シリコン酸化膜を介して前記細線部の上に2.5×1011cm−2以上の面密度で設けられ、前記シリコン酸化膜を介して前記半導体チャネルとの間で電子の充放電が可能な20個以上の導電性微粒子を含む導電性微粒子群と、
を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記シリコン酸化膜の厚さTと、が(Ddot×d4/3×exp(−T/0.152nm)/W)≧4(μm−5/3)を満たすことを特徴とする乱数生成素子。
【請求項5】
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、
前記半導体チャネルの上に設けられた、厚さ1.2nm以下のシリコン窒化膜と、
前記シリコン窒化膜を介して前記細線部の上に2.5×1011cm−2以上の面密度で設けられ、前記シリコン窒化膜を介して前記半導体チャネルとの間で電子の充放電が可能な11個以上の導電性微粒子を含む導線性微粒子群と、
を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記シリコン窒化膜の厚さTと、が(Ddot×d4/3×exp(−T/0.189nm)/W)≧4(μm−5/3)を満たすことを特徴とする乱数生成素子。
【請求項6】
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、
前記半導体チャネルの上に設けられた、厚さ1.35nm以下の酸化ハフニウム膜と、
前記酸化ハフニウム膜を介して前記細線部の上に2.5×1011cm−2以上の面密度で設けられ、前記ハフニウム膜を介して前記半導体チャネルとの間で電子の充放電が可能な7個以上の導電性微粒子を含む導電性微粒子群と、
を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記酸化ハフニウム膜の厚さTと、が(Ddot×d4/3×exp(−T/0.218nm)/W)≧4(μm−5/3)を満たすことを特徴とする乱数生成素子。
【請求項7】
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、
前記半導体チャネルの上に設けられた、厚さ2nm以下の酸化セリウム膜と、
前記酸化セリウム膜を介して前記細線部の上に2.5×1011cm−2以上の面密度で設けられ、前記酸化セリウム膜を介して前記半導体チャネルとの間で電子の充放電が可能な2個以上の導電性微粒子を含む導電性微粒子群と、
を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記酸化セリウム膜の厚さTと、が(Ddot×d4/3×exp(−T/0.845nm)/W)≧4(μm−5/3)を満たすことを特徴とする乱数生成素子。
【請求項8】
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、
前記半導体チャネルの上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜を介して前記半導体チャネルの上に2.5×1011cm−2以上の面密度で設けられ、前記トンネル絶縁膜を介して前記半導体チャネルとの間で電子の充放電が可能な複数の導電性微粒子を含む導電性微粒子群と、
を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記トンネル絶縁膜の厚さTと、前記トンネル絶縁膜のエネルギー障壁の高さをH、プランク定数をh、素電荷をq、前記トンネル絶縁膜を介したトンネルの実効質量をm、前記トンネル絶縁膜の誘電率をεとして、
LWDdot≧exp(0.3nm×(4π(2mH)1/2/h))と、
(q/4πεT)≦26meVと、
exp(−8πT(2mH)1/2/3h)≧1/12560と、
(Ddot×d4/3/W)×exp(−8πT(2mH)1/2/3h)≧40(μm−5/3)と、をすべて満たすことを特徴とする乱数生成素子。
【請求項9】
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に設けられ、幅Wが長さLに対してW≦(π/10(μm2))/Lとなる細線部を有する半導体チャネルと、
前記半導体チャネルの上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜を介して前記半導体チャネルの上に2.5×1011cm−2以上の面密度で設けられ、前記トンネル絶縁膜を介して前記半導体チャネルとの間で電子の充放電が可能な複数の導電性微粒子を含む導電性微粒子群と、
を備え、
前記導電性微粒子群の面密度Ddotと、平均粒径dと、前記細線部の幅Wと、前記トンネル絶縁膜の厚さTと、前記トンネル絶縁膜のエネルギー障壁の高さをH、プランク定数をh、素電荷をq、前記トンネル絶縁膜を介したトンネルの実効質量をm、前記トンネル絶縁膜の誘電率をεとして、
LWDdot≧exp(0.3nm×(4π(2mH)1/2/h))と、
(q/4πεT)≦26meVと、
exp(−8πT(2mH)1/2/3h)≧1/12560と、
(Ddot×d4/3/W)×exp(−8πT(2mH)1/2/3h)≧4(μm−5/3)と、をすべて満たすことを特徴とする乱数生成素子。
【請求項10】
前記導電性微粒子郡の平均粒径dが5nm以上20nm以下であることを特徴とする請求項1〜9のいずれか1つに記載の乱数生成素子。
【請求項11】
前記導電性微粒子は、Si微結晶からなることを特徴とする請求項1〜10のいずれか1つに記載の乱数生成素子。
【請求項12】
前記導電性微粒子は、金属微粒子からなることを特徴とする請求項1〜10いずれか1つに記載の乱数生成素子。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
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【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2005−167165(P2005−167165A)
【公開日】平成17年6月23日(2005.6.23)
【国際特許分類】
【出願番号】特願2003−407949(P2003−407949)
【出願日】平成15年12月5日(2003.12.5)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成17年6月23日(2005.6.23)
【国際特許分類】
【出願日】平成15年12月5日(2003.12.5)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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