【課題】 従来の構造よりさらに安定した電気的特性を実現しうる横型ＭＯＳトランジスタを提供する。
【解決手段】 Ｐ型の半導体基板１０内において方向ｄ１に延伸するＰ型のボディ領域１５、ボディ領域１５と離間して形成されたＮ型のドレイン領域１１、ボディ領域１５内に形成された高濃度Ｐ型のボディコンタクト領域２１及びＮ型のソース領域１６、ドレイン領域１１内に形成された高濃度Ｎ型のドレインコンタクト領域１２、並びにソース領域１６とドレインコンタクト領域１２の間に形成されたＰ型の拡散領域１３を備え、拡散領域１３は、ドレイン領域１１内においてボディ領域１５と離間した状態で方向ｄ１に延伸して形成される主領域１３ａと、主領域１３ａ内のボディ領域１５と対向する外周端の一または離散した複数の一部領域からボディ領域１５に向かう方向にボディ領域１５または半導体基板１０と連絡する位置まで突出する突出領域１３ｂとを有する。 （もっと読む）

【課題】結晶歪技術を使用した高性能なＦＥＴを提供する。
【解決手段】半導体装置１は、チャネル方向に沿って延在する立体構造と、この立体構造の第１の側面に作用する残留応力を有するストレス膜１６Ｓａと、この立体構造の第２の側面に形成されたゲート絶縁膜１９ａと、立体構造をゲート絶縁膜１９ａを介して被覆するとともに第１および第２の側面が対向する方向に沿って延在するゲート電極１０Ｐと、を備える。立体構造はソース電極１３Ｓａとドレイン電極１３Ｄａとの間にチャネル領域１３Ｑａを有する。 （もっと読む）

【課題】デュアル仕事関数半導体デバイスの製造方法を提供する。
【解決手段】半導体基板１００上に、これと接触するゲート誘電体層１０４を形成する工程と、ゲート誘電体層の上に、これと接触する金属層１０５を形成する工程と、金属層の上に、これと接触するゲート充填材料の層１０６を形成する工程と、ゲート誘電体層、金属層、およびゲート充填層をパターニングして、第１ゲートスタックと第２ゲートスタックとを形成する工程と、半導体基板中に、ソースおよびドレイン領域１０９を形成する工程と、第１および第２ゲートスタックの少なくとも片側の第１および第２領域中に誘電体層を形成する工程と、その後に第２ゲートスタックのみからゲート充填材料を除去し、下層の金属層を露出させる工程と、露出した金属層を金属酸化物層１０５１に変える工程と、第２ゲートスタックを他のゲート充填材料１１５を用いて再形成する工程とを含む。 （もっと読む）

【課題】耐圧を向上できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１１上の素子領域に設けられるゲート絶縁膜１３と、ゲート絶縁膜上に設けられるゲート電極１４と、ゲート電極を挟むように半導体基板中に隔離して設けられるソースＳまたはドレインＤと、半導体基板中に形成される素子分離溝３５中の底部および所定の深さＤｐの側面部にわたって設けられるｐ型絶縁層１５−１と、絶縁層１５−１と共に素子分離溝の底部および所定の深さＤｐの側面部を挟むように半導体基板中に設けられ、素子分離溝の側壁方向に沿ってソースまたはドレインと所定の距離（ｄＳ，ｄＤ）をもってオフセットするｐ型不純物拡散層１５−２と、絶縁層上おける素子分離溝中の所定の深さＤｐに設けられる第１素子分離絶縁膜１２−１と、第１素子分離絶縁膜上に設けられる第２素子分離絶縁膜１２−２とを具備する。 （もっと読む）

【課題】高温特性を改善した高集積、高速且つ高性能なＭＩＳＦＥＴを得ること。
【解決手段】半導体基板に絶縁膜を埋め込んだトレンチ素子分離領域を選択的に設け、この絶縁分離された半導体基板上に、半導体基板と同じ第１の半導体を、筒状構造を有して縦方向にエピタキシャル成長させ、この第１の半導体層に自己整合して、格子定数がやや大きい第２の半導体を内側面の横方向にエピタキシャル成長させることにより、第１の半導体層に歪みを加える。この第２の半導体層の上部内側面を除く内側面に接して絶縁膜を設け、この絶縁膜の側面間を空孔となし、この空孔に栓をするように、第２の半導体層の上部内側面間に導電膜を設ける。歪み半導体層の外側面にはゲート絶縁膜を介してゲート電極を設ける。歪み半導体層及び第２の半導体層の上部にはドレイン領域を設け、歪み半導体層及び第２の半導体層の下部且つ半導体基板の表面にはソース領域を設けておき、配線体をそれぞれの領域に接続した縦型のＭＩＳＦＥＴを構成すること。 （もっと読む）

【課題】半導体装置の製造工程においてストレッサー膜などから発生する水素によるｐ型ＭＯＳトランジスタの駆動力低下を防止する。
【解決手段】半導体装置は、ｎ型活性領域１３Ｂ上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたゲート電極１６Ｂと、ゲート絶縁膜１５及びゲート電極１６Ｂの側面に形成された内側サイドウォール１７及び外側サイドウォール２０Ｂと、ｐ型ソースドレイン領域２１Ｂと、内側サイドウォール１７の側面及び外側サイドウォール２０Ｂの側面における少なくとも底部に形成され、水素に対してバリア性を有する絶縁性の水素バリア膜２３とを備える。 （もっと読む）

【課題】半導体装置の製造に使用されるシリコン酸化膜の下地依存性を改善することによって、シリコン酸化膜の狭スペースへの埋め込み性やモフォロジーを向上させる。
【解決手段】半導体素子部を有するＳｉ基板１の表面に有機基を含まないＳｉ含有分子を吸着させ、Ｓｉ含有分子による吸着層１２を形成する。あるいは、Ｓｉ基板１上にＳｉリッチなＳｉＮ系保護膜を形成する。吸着層１２またはＳｉリッチなＳｉＮ系保護膜上から有機シリコン材料ガスとオゾン等の活性化された酸素を含むガスとを供給し、Ｓｉ基板１上にシリコン酸化物からなる絶縁膜１３を形成する。 （もっと読む）

【課題】ゲート絶縁膜上のゲート電極の仕事関数を増大させることができ、低い閾値電圧の半導体装置を提供する。
【解決手段】半導体装置１は、基板(シリコン基板２)と、シリコン基板２上に設けられたゲート絶縁膜４と、ゲート絶縁膜４上に設けられたゲート電極(Ｐｔ含有Ｎｉ_３Ｓｉ電極１９)を備え、Ｐｔ含有Ｎｉ_３Ｓｉ電極１９が、ゲート絶縁膜４とＰｔ含有Ｎｉ_３Ｓｉ電極１９との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含み、第二金属を含む第二金属シリサイドが、第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることを特徴とする。 （もっと読む）

【課題】高いアスペクト比で狭い幅の溝に、シリコン酸化膜を埋め込むことの可能な、スループットの高い半導体製造方法を提供する。
【解決手段】半導体装置の製造方法において、基板を処理室内へ搬入する工程と、炭素及び水素を含むシリコン化合物ガスを処理室内へ供給して、処理室内を第１の圧力の状態にする工程と、処理室内を前記第１の圧力にした状態において、処理室内へ供給されたシリコン化合物ガスに紫外光を照射して、基板上にシリコン酸化膜を形成する工程と、処理室内を前記第１の圧力よりも低い第２の圧力の状態にする減圧処理工程とを行う。これにより、高アスペクト比で狭い幅の溝内に、緻密なシリコン酸化膜を形成することができる。 （もっと読む）

【課題】 フィールド酸化膜の厚さによらず、第１不純物領域−第２不純物領域間（たとえば、ソース−ドレイン間）における電位分布の偏りを抑制することのできる半導体装置およびその製造方法を提供すること。
【解決手段】 半導体装置１におけるＬＤＭＯＳＦＥＴ６において、エピタキシャル層３の表面におけるドレイン領域１１とボディ領域７との間の部分に、ボディ領域７と間隔を空けてフィールド酸化膜１２を形成する。そして、フィールド酸化膜１２に、ドレイン領域１１およびゲート電極１４と間隔を空けて形成されたフローティングプレート１７を埋設する。 （もっと読む）

【課題】ゲート間のピッチが狭い場合における短チャネル効果の劣化を抑制する。
【解決手段】基板上に、第１ゲートと、第１ゲートに隣接する第２ゲートを形成する工程、第１ゲートの側壁に第１サイドウォールを、第２ゲートの側壁に第２サイドウォールを形成する工程、第１ゲート、第１サイドウォール、第２ゲート、第２サイドウォールをマスクとして、基板に第１不純物の注入を行う工程、全面に絶縁膜を堆積した後、絶縁膜をエッチングして、第１サイドウォールの側面に第３サイドウォールを、第２サイドウォールの側面に第４サイドウォールを、第１ゲートと第２ゲートの間において第３サイドウォールと第４サイドウォールとが接触するように形成する工程、第１ゲート、第１及び第３サイドウォール、第２ゲート、第２及び第４サイドウォールをマスクとして、基板に第２不純物の注入を行う工程、第３及び第４サイドウォールを除去する工程、を有する。 （もっと読む）

【課題】ソース−ドレイン方向に垂直な方向における耐圧低下を防止し、過電圧、過電流に対する耐性も増大させることが可能な半導体装置及びその製造方法を提供する。
【解決手段】Ｐ型半導体基板２０１と、Ｎ型拡散領域２０２と、Ｎ型拡散領域２０２内に形成されたＰ型ボディー領域２０６と、Ｎ型拡散領域２０２内に形成されたＰ型埋込み拡散領域２０４と、Ｐ型ボディー領域２０６内に形成されたＮ型ソース領域２０８及びＰ型ボディーコンタクト領域２０９と、Ｎ型拡散領域２０２内に形成されたＮ型ドリフト領域２０７と、Ｎ型ドリフト領域２０７内に形成されたＮ型ドレイン領域２１０と、Ｐ型ボディー領域２０６上に形成されたゲート絶縁膜とその上に形成されたゲート電極２１１と、を備え、ソース−ドレイン方向に垂直な断面において、Ｐ型埋込み拡散領域２０４が、ゲート電極２１１よりもＰ型ボディー領域２０６から離れた位置にまで延在される。 （もっと読む）

【課題】高駆動能力をもった厚いゲート膜を有する高耐圧MOSトランジスタを有する半導体装置を提供する。
【解決手段】高耐圧を有するLOCOSオフセットMOS型トランジスタにおいて、第２導電型高濃度ソース領域４と第２導電型高濃度ドレイン領域５を形成する際に、ポリシリコンゲート電極をマスクにしてゲート酸化膜を除去しても、チャネル形成領域７上のゲート酸化膜６はエッチングされないように、ソース側にもソースフィールド酸化膜１４を設け、第２導電型高濃度ソースフィールド領域１３の距離を最適化したことで、高駆動能力をもった厚いゲート膜を有する高耐圧MOSトランジスタを得ることが出来る。 （もっと読む）

【課題】ＳＴＩ構造の素子分離を行う場合にソース／ドレイン領域の形成時点で半導体基板に対する転位の発生を抑制できるようにする。
【解決手段】素子分離絶縁膜３を活性領域２との間の接触領域においてシリコン基板１の表面の高さよりも深く且つソース／ドレイン領域１ｂのピーク濃度となる高濃度不純物拡散領域１ｂの形成深さｄ４（もしくはＰＮ接合部）よりも浅い高さに位置し、当該領域よりも外方領域に遠ざかるに連れて深さｄ４よりも深い深さｄ２に位置するように形成する。 （もっと読む）

【課題】極浅接合の深さが精密制御された半導体装置およびその製造方法を提供する。
【解決手段】主面が第１面方位である第１導電型の第１半導体層１１と、第１半導体層１１上に直接接合され、主面が第１面方位と異なる第２面方位である第１導電型の第２半導体層１２と、第２半導体層１２に連接して第１半導体層１１上に形成され、主面が第１面方位である第３半導体層１３ａ、１３ｂと、第２半導体層１２上にゲート絶縁膜を介して形成されたゲート電極１５と、ゲート電極１５をゲート長方向に挟むように第２半導体層１２に形成され、第１半導体層１１と第２半導体層１２との接合面１６に至る第２導電型の第１不純物拡散領域１７ａ、１７ｂと、第１不純物拡散領域１７ａ、１７ｂをゲート長方向に挟むように第３半導体層１３ａ、１３ｂから第１半導体層１１の上部にかけて形成された第２導電型の第２不純物拡散領域１８ａ、１８ｂと、を具備する。 （もっと読む）

【課題】高誘電率膜をゲート絶縁膜として用いたＣＩＳトランジスタの信頼性を向上する。
【解決手段】基板１の主面には、素子分離領域２によって互いに絶縁分離されたｐＭＩＳトランジスタの活性領域およびｎＭＩＳトランジスタの活性領域が設けられている。素子分離領域２に係るようにｎＭＩＳトランジスタの活性領域上にｎＭＩＳトランジスタのゲート絶縁膜を構成するハフニウム系酸化膜５が設けられており、そのハフニウム系酸化膜５と素子分離領域２上で接触し、ｐＭＩＳトランジスタの活性領域上にハフニウム系酸化膜５と異なる材料から構成されるｐＭＩＳトランジスタのゲート絶縁膜を構成するハフニウム系酸化膜９が設けられている。 （もっと読む）

【課題】半導体製造装置とその制御方法、及び半導体装置の製造方法において、装置パラメータの実値の異常を早期に発見すること。
【解決手段】装置パラメータに従ってシリコンウエハ５に処理を行うチャンバ（処理手段）と、装置パラメータの実値の第１の代表値と、該第１の代表値とは異なる時点で取得した装置パラメータの実値の第２の代表値との差に基づいて、シリコンウエハ５に処理を行ったときの装置パラメータの実値に異常があったかどうかを判断する判断部６６とを有する半導体装置製造装置１による。 （もっと読む）

【課題】ゲート酸化膜やゲート酸化膜と半導体基板の界面にダメージを与えることなく、界面準位の低減を図る。
【解決手段】シリコン酸化膜６で覆われたゲート電極４にポリシリコン膜８ａとタングステンシリサイド膜８ｂの積層膜からなり、弗素を含んだ弗素含有膜８を形成する。この場合、先ず、シリコン酸化膜６で覆われたゲート電極４上にポリシリコン膜８ａを形成し、ポリシリコン膜８ａ上にＷＦ_６とＳｉＨ_４を原料ガスとしてＬＰＣＶＤ法によりタングステンシリサイド膜８ｂを形成する。この場合、ＷＦ_６中の弗素はＳｉＨ_４中の水素と反応し、大半は弗化水素（ＨＦ）ガスとして排気され、タングステンシリサイド膜８ｂを形成する反応が継続するが、弗素の一部はタングステンシリサイド膜８ｂの中に取り込まれる。その後、タングステンシリサイド膜８ｂの弗素をゲート酸化膜３中に熱拡散させるための熱処理が施される。 （もっと読む）

【課題】閾値電圧が異なるトランジスタ毎に閾値電圧を調整する技術を提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、を含む閾値電圧が異なる複数種類の電界効果型トランジスタを備え、電界効果型トランジスタの少なくとも１種類は、ゲート絶縁膜に少なくとも１種類の金属が存在する。 （もっと読む）

【課題】 チップサイズを縮小することができ、低コスト化が可能となるスイッチングトランジスタ、及びそれを用いた出力制御装置を提供する。
【解決手段】 第一導電型の半導体基板１の主面上に、第二導電型の高濃度埋め込み層２を有し、エピタキシャル層３の表面に形成される第二導電型のドレイン領域９と第二導電型の高濃度埋め込み層２が第二導電型の柱状の高濃度拡散領域１１を介して電気的に接続していることにより、ドレイン端子１０が基板表面上にある縦型トランジスタを用いる。 （もっと読む）