【課題】絶縁ゲート型電界効果トランジスタにおいて低電圧下で急峻なスイッチング特性を有する半導体素子を提供する。
【解決手段】大規模集積回路に用いられているプレーナ型のロジック回路用ＭＯＳＦＥＴにおいて、ドレイン拡散層電極のなかに、ダイオード素子と抵抗素子が並列配置されるように形成することで、低電圧であってもゲート電圧変化に対してドレイン電流が急峻な変化を示す高性能トランジスタが実現できる。 （もっと読む）

【課題】金属ゲート電極を有する二重仕事関数半導体デバイスの製造方法を提供する。
【解決手段】該製造方法は、第１領域１０１及び第２領域１０２を有する基板１００を設けること、第１領域に第１半導体トランジスタ１０７を作製すること、第２領域に第２半導体トランジスタ１０８を作製すること、第１サーマルバジェットを第１半導体トランジスタに備わる少なくとも第１ゲート誘電体キャッピング層１１４ａに作用し、第２サーマルバジェットを第２半導体トランジスタに備わる少なくとも第２ゲート誘電体キャッピング層１１４ｂに作用すること、を備える。 （もっと読む）

【課題】純ＡｌまたはＡｌ合金のＡｌ系合金配線と半導体層との間のバリアメタル層を省略することが可能なダイレクトコンタクト技術であって、幅広いプロセスマージンの範囲においてＡｌ系合金配線を半導体層に直接かつ確実に接続することができる技術を提供する。
【解決手段】本発明の配線構造は、基板の上に、基板側から順に、半導体層と、純ＡｌまたはＡｌ合金のＡｌ系合金膜とを備えた配線構造であって、前記半導体層と前記Ａｌ系合金膜との間に、基板側から順に、窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有する（Ｎ、Ｃ、Ｆ）層と、ＡｌおよびＳｉを含むＡｌ−Ｓｉ拡散層との積層構造を含んでおり、且つ、前記（Ｎ、Ｃ、Ｆ）層を構成する窒素、炭素、およびフッ素のいずれかの元素は、前記半導体層のＳｉと結合している。 （もっと読む）

【課題】トレンチゲート型トランジスタのオン抵抗とプレーナ型トランジスタの耐圧とを同時に最適化する。
【解決手段】半導体基板１０上に、半導体層１６Ａ、１６Ｂがエピタキシャル成長により形成される。第１の領域において第１の埋め込み層１２が形成され、第２の領域において第２の埋め込み層１３が形成される。第１の埋め込み層１２はＮ＋型の第１の不純物層１２Ａと、それより広い範囲に拡散されたＮ型の第２の不純物層１２Ｂとによって形成される。第２の埋め込み層１３はＮ＋型の不純物層のみで形成される。第１の領域において半導体層１６Ａの表面からＮ型の第３の不純物層１８が深く拡散される。第１の領域にはトレンチゲート型トランジスタが形成され、第２の領域にはプレーナ型トランジスタが形成される。 （もっと読む）

【課題】コンタクト構造物の形成方法及びこれを利用した半導体装置の製造方法を提供する。
【解決手段】コンタクト領域１０３を有する対象体１００上に絶縁層１０６を形成した後、絶縁層１０６をエッチングしてコンタクト領域１０３を露出させる開口を形成する。露出されたコンタクト領域１０３上にシリコン及び酸素を含む物質膜を形成した後、シリコン及び酸素を含む物質膜上に金属膜を形成する。シリコン及び酸素を含有する物質膜と金属膜を反応させて、少なくともコンタクト領域１０３上に金属酸化物シリサイド膜１２１を形成した後、金属酸化物シリサイド膜１２１上の開口を埋める導電膜を形成する。コンタクト領域とコンタクトとの間に金属、シリコン、及び酸素が三成分系を成す金属酸化物シリサイド膜を均一に形成することができるため、改善された熱安定性及び電気的特性を有する。 （もっと読む）

【課題】保護膜の機械的強度を強め、かつ電気的な信頼性の高いウェーハレベルのパッケージングされた半導体装置およびその製造方法を提供する。
【解決手段】半導体基板４Ａと、半導体基板４Ａ上に形成されたゲート電極１、ドレイン電極２およびソース電極３を有する電界効果トランジスタ４と、電界効果トランジスタ４のドレイン電極２およびソース電極３の一方若しくは両方の上面に、内面が密着するように半導体基板４Ａ上に設けられた中空保護膜５とを備え、中空保護膜５は、ドレイン電極およびソース電極の一方若しくは両方の上面に接する第１のキャップ層７と、第１のキャップ層７上に配置された第２のキャップ層１０とを備える半導体装置およびその製造方法。 （もっと読む）

【課題】高い反転層キャリア移動度を有するシングルメタルＣＭＩＳＦＥＴを提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板上に形成されたｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタとを具備し、ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタは、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極層を夫々備え、ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタのゲート電極における、少なくともゲート絶縁膜と接する最下層は、ＴａとＣを含む同一組成を有し、ＣとＴａとの合計に対するＴａのモル比（Ｔａ／（Ｔａ＋Ｃ））が０．５より大であり、最下層は同一配向性を有することを特徴とする。 （もっと読む）

【課題】半導体装置表面に堆積された犠牲層を短時間に除去することができ、製造歩留りの向上する半導体装置およびその製造方法を提供する。
【解決手段】半導体基板上に形成されたゲート電極１、ドレイン電極２およびソース電極３を有する電界効果トランジスタ４と、ゲート電極１、ドレイン電極２およびソース電極３を被覆し、半導体基板４Ａ上に設けられた中空保護膜５とを備え、中空保護膜５は、第１のキャップ層７と、第１のキャップ層７上に配置された第２のキャップ層１０と、ドレイン電極２およびソース電極３の上方の第１のキャップ層７の位置に形成された複数の開口部１２と、開口部１２を第２のキャップ層１０により封止する封止部１２Ａとを有し、開口部１２を介して酸素プラズマを供給して犠牲層６をアッシング除去する半導体装置およびその製造方法。 （もっと読む）

【課題】メタルをゲート電極材料に用いたＣＭＩＳ素子の閾値を低減する。
【解決手段】ｐ型ＭＩＳトランジスタＱｐのゲート絶縁膜５上に設けられたｐ型ゲート電極７は、順に、カチオン比でＡｌが１０％以上５０％以下のＴｉＡｌＮから構成される第１金属膜３０と、ＴｉＮから構成され、膜厚が５ｎｍ以下の第２金属膜３１と、Ｓｉを主成分として含有する導電体膜３２とが積層された構造を有している。また、ｎ型ＭＩＳトランジスタＱｎのゲート絶縁膜５上に設けられたｎ型ゲート電極６は、順に、第２金属膜３１と、導電体膜３２とが積層された構造を有している。 （もっと読む）

【課題】ソース領域を燐注入によって高濃度不純物のソース領域を形成すると、ソース領域表面のみ増速酸化され、ウェル領域とソース領域表面との間に段差を生じるため、チャネル抵抗が増大する。
【解決手段】炭化珪素からなる絶縁ゲート半導体装置であって、少なくともウェル領域３、ソース領域４の表面に、等しい燐の濃度プロファイルを持つ犠牲層１４を形成する。このようにすれば、ゲート絶縁膜を形成するときに、ウェル領域３とソース領域４の表面で増速酸化が均一に起こり、もってウェル領域３表面とソース領域４表面の間に段差が生じることが無い。 （もっと読む）

【課題】トレンチゲート型トランジスタ及びその製造方法において、ドレイン引き上げ用トレンチ内におけるドレイン電極の絶縁不良を抑止する。
【解決手段】半導体層１４に形成された第１のトレンチ１８内にトレンチゲート２０を形成し、それを覆う層間絶縁膜２１を形成する。その後、層間絶縁膜２１、半導体層１４及び埋め込み層１２に延びる第２のトレンチを形成する。次に、層間絶縁膜２１の開口部２１Ａの端に形成された突起部２１Ｎと、第２のトレンチ２２の側壁の半導体層１４との段差を埋めるように、熱酸化処理によってシリコン酸化膜２３を形成する。さらに第２のトレンチ内に内壁絶縁膜２４を形成し、その底部の内壁絶縁膜２４及びシリコン酸化膜２３をエッチングして除去し、埋め込み層１２を露出する。その後、第２のトレンチ２２を通して埋め込み層１２と接続されたドレイン電極２５を形成する。 （もっと読む）

【課題】接触抵抗の増加が抑制されたピラー形状の縦型ＭＯＳトランジスタを用いた半導体装置を提供する
【解決手段】基部１ａと複数のピラー部１Ａとを有するシリコン基板１と、基部１ａに設けられた一方のソースドレイン領域６と、ピラー部１Ａの側面１ｂを覆うゲート絶縁膜４と、ゲート絶縁膜４を介してピラー部１Ａの側面１ｂを覆うゲート電極５と、ピラー部１Ａの上部に設けられた他方のソースドレイン領域１２と、他方のソースドレイン領域１２と接続されるコンタクトプラグ９とを備え、ピラー部１Ａの上面１ｃの全面にコンタクトプラグ９が接続されていることを特徴とする半導体装置１０。 （もっと読む）

【課題】貼り合わせSOI基板を使用せずに容易な製造プロセスにより、微細で、高速且つ高性能なMIS電界効果トランジスタを提供する。
【解決手段】半導体基板1上に酸化膜2を介して、横方向エピタキシャル半導体層3が設けられ、素子分離領域形成用の埋め込み絶縁膜4及び酸化膜2により島状に絶縁分離されている。絶縁分離された横方向エピタキシャル半導体層3上に選択的に縦方向エピタキシャル半導体層7が設けられ、上部には高濃度ドレイン領域10及び低濃度ドレイン領域9が設けられ、下部には高濃度ソース領域8が設けられ、側面にはゲート酸化膜11を介してゲート電極12が設けられている。高濃度ドレイン領域10、高濃度ソース領域8及びゲート電極12には、それぞれバリアメタル18を有する導電プラグ19を介してバリアメタル21を有するCu配線22が接続されている。 （もっと読む）

【課題】半導体装置とその製造方法において、半導体基板に欠陥が入るのを防止することを目的とする。
【解決手段】素子分離溝２０ａにより活性領域ARが画定されたシリコン基板２０と、素子分離溝２０ａ内に形成された素子分離絶縁膜２３とを有し、素子分離絶縁膜２３の上面が、活性領域ARにおけるシリコン基板２０の上面よりも低い半導体装置による。 （もっと読む）

【課題】プロセス条件で与えられるストレス以上に大きなストレスを薄膜に与えることが可能な高ストレス薄膜の成膜方法を提供すること。
【解決手段】水素を含む成膜原料ガスをチャンバー内に供給し、水素が取り込まれた薄膜を半導体基板上に成膜する工程（ステップ１）と、薄膜から水素を離脱させる物質を含む水素離脱ガスを前記チャンバーにパルス的に供給しながら薄膜から水素を離脱させる工程（ステップ２、ステップ１１及び１２）と、を具備する。 （もっと読む）

【課題】ゲート絶縁膜や層間絶縁膜を熱的に安定な高誘電率絶縁膜から構成し、半導体装置を製造する際の熱処理を経ても、前記高誘電率絶縁膜の、他の構成部材との反応を抑制し、前記半導体装置の特性変動を抑制する。
【解決手段】側壁をSiO₂、SiN及びSiONの少なくとも一つから構成し、上部絶縁膜又はゲート絶縁膜を、希土類金属、Y、Zr、及びHfからなる群より選ばれる少なくとも一つの金属M、Al及びSiの酸化物から構成し、金属Mに対するSiの個数比Si/Mを、金属MとAlとの複合酸化物中のSiO₂固溶限における比率以上であるとともに、前記上部絶縁膜又は前記ゲート絶縁膜の誘電率をAl₂O₃と一致する比率以下とし、金属Mに対するAlの個数比Al/Mを、Alの作用で金属Mの酸化物の結晶化を抑制する比率以上であるとともに、金属Mの作用でAl₂O₃の結晶化を抑制する比率以下として、半導体装置を構成する。 （もっと読む）

【課題】シリサイド層を設ける場所に応じて適切な特性を有するシリサイド層を備える半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極上に形成された第１のシリサイド層と、前記ゲート電極下方の前記半導体基板内に形成されたチャネル領域と、前記半導体基板内の前記チャネル領域を挟んだ領域に形成されるソース・ドレイン領域と、前記ソース・ドレイン領域上に形成されて前記第１のシリサイド層よりも結晶粒径の平均値が小さい、または結晶粒内の組成境界数の平均値が多い第２のシリサイド層と、を有する。 （もっと読む）

【課題】シリコンエピタキシャル層と配線材料との間でショートが発生しない半導体装置の製造方法、コンタクトプラグの形成においてコンタクトホールの径の拡大を抑制する半導体装置の製造方法、これらの目的を効果的に達成できる半導体製造装置を提供する。
【解決手段】シリコン表面に形成された第１の酸化シリコン膜２と、第１の酸化シリコン膜２とは形成方法の異なる第２の酸化シリコン膜３とを有し、各々の酸化シリコン膜２，３の少なくとも一部が露出して共存するシリコン基板１を前処理する前処理工程を備えた半導体装置の製造方法であって、前記前処理工程は、第１の酸化シリコン膜２を除去して前記シリコン表面を露出させるエッチング工程を有し、前記エッチング工程は、第１の酸化シリコン膜２と第２の酸化シリコン膜３とを同じエッチングレートでエッチングすることを特徴とする。 （もっと読む）

【課題】 絶縁ゲート型半導体素子が形成されるウェル領域は拡散領域であり、その底部ほど不純物濃度が薄くなり、抵抗が増加する問題がある。このため特に、アップドレイン構造の絶縁ゲート型半導体素子ではオン抵抗が増加する問題があった。
【解決手段】 ｐ型ウェル領域を、２つのｐ型不純物領域を積層することにより構成する。それぞれのｐ型不純物領域は、表面にｐ型不純物を注入したｎ型半導体層を順次積層し、熱処理により同時に拡散してｐ型ウェル領域とする。これにより、所望の耐圧を確保するのに十分な不純物濃度が所望の深さまで略均一なｐ型ウェル領域を得ることができる。 （もっと読む）

【課題】窒素成分の抜けが少なく、ゲートリーク電流の増大を抑制することができるＨｉｇｈ−ｋゲート絶縁膜を成膜する、High-kゲート絶縁膜の成膜方法を提供する。
【解決手段】シリコン基板２００上にHigh-kゲート絶縁膜３０を形成する工程と、前記ゲート絶縁膜３０を窒素及び希ガス含有ガスでHigh-kゲート絶縁膜３０を窒化する工程と、前記High-kゲート絶縁膜３０上に電極３２を形成する工程と、前記電極３２を囲むように絶縁層３４を形成する工程とを有する半導体デバイスの製造方法を提供する。 （もっと読む）