【課題】高耐圧回路の素子破壊を防止する際、半導体チップ面積の増大を軽減する。
【解決手段】半導体集積回路ＩＣは、高電源電圧で動作する高耐圧回路１００、２００と低電源電圧で動作する低耐圧回路３００、４００を内蔵する。入力信号Ａに応答して、高耐圧回路の第１素子５と第２素子３はオン状態とオフ状態に、低耐圧回路の第３素子７と第４素子８はオフ状態とオン状態に制御される。この状態において、高電源電圧供給端子に所定レベルのサージ電圧が供給される。この状態で、初期サージ電流が第１素子５と第２素子３の容量を介して低耐圧回路の出力端子Ｙに流入する。出力端子Ｙの電圧降下は、高耐圧回路の第２素子３のターンオン電圧に設定される。第２素子３はオフ状態からオン状態に制御されて、サージ電圧のエネルギーを吸収するサージ吸収電流が第１素子５と第２素子３に流入する。 （もっと読む）

【課題】良好な逆回復特性と良好なＥＭＣとを同時に実現することが出来て、かつ、従来の半導体装置よりも安価である半導体装置及び電子機器を提供する。
【解決手段】半導体装置１は、ＦＥＴ３のソースとＭＯＳＦＥＴ４のドレインとが接続されるとともに、一端が、ＦＥＴ３のゲートに接続され、他端が、ＭＯＳＦＥＴ４のソースに接続される抵抗Ｒｇｓと、アノードが、ＦＥＴ３のゲートに接続され、カソードが、ＭＯＳＦＥＴ４ソースに接続されるダイオードＤ１とを備える。 （もっと読む）

【課題】直流電源１７からスイッチ用のＦＥＴ１８を経て負荷１６へ電力を供給する電源装置においては、２種類の保護回路が設けられていた。第１は、該ＦＥＴの温度を検出し、所定温度に達したら該ＦＥＴをオフする回路である。第２は、デッドショート時のような大過電流が流れた場合には、電流を所定電流に制限する電流制限回路である。保護回路を２種類設けると、部品コストが大になっていた。
【解決手段】比較基準電圧生成回路４０を電流供給部４１と比較基準電圧発生抵抗部４６とで構成し、比較基準電圧Ｖ_X を生成する。過電流検出電圧生成回路５０を電流供給部５１と過電流検出抵抗部５４とで構成し、ＦＥＴ１８の電圧Ｖ_DSが増大すると減少する電流検出電圧Ｖ_Y を生成する。電圧Ｖ_DSの増大を検出してＦＥＴ１８をオフすれば、過電流保護も過熱保護も可能となる。 （もっと読む）

【課題】出力する駆動信号の遅延を小さくし且つ小型化した安価な駆動回路、駆動信号出力回路及びインクジェットヘッドを実現することである。
【解決手段】駆動回路３０は、負荷を駆動するプッシュ側のＭＯＳＦＥＴ３２及びプル側のＭＯＳＦＥＴ３３と、アノード、カソードがＭＯＳＦＥＴ３２のゲート、ソースに接続されたツェナーダイオード３８と、アノード、カソードがＭＯＳＦＥＴ３３のソース、ゲートに接続されたツェナーダイオード３９と、昇圧回路３１の出力端とＭＯＳＦＥＴ３２のゲートとに接続された抵抗３６と、昇圧回路３１の出力端とＭＯＳＦＥＴ３３のゲートとに接続された抵抗３７と、抵抗３６、抵抗３７に並列に接続されたスピードアップコンデンサ４２，４３と、を備える。ＭＯＳＦＥＴ３２，３３のソースが高圧側、グランドに接続され、ＭＯＳＦＥＴ３２，３３のドレインが互いに接続される。 （もっと読む）

【課題】ターンオン時間のばらつきが小さな半導体装置を提供する。
【解決手段】この半導体装置は、ノードＮ１，Ｎ２間に直列接続された高耐圧、高ＧｍのトランジスタＱ１および低耐圧、低ＧｍのトランジスタＱ２と、トランジスタＱ２に並列接続された低耐圧、高ＧｍのトランジスタＱ３とを含む。トランジスタＱ２をオンさせるとトランジスタＱ１がオンし、さらにトランジスタＱ３をオンさせるとノードＮ１，Ｎ２間が導通状態になる。したがって、低耐圧のトランジスタＱ２をオンさせて高耐圧のトランジスタＱ１をオンさせるので、ターンオン時間のばらつきが小さくなる。 （もっと読む）

【課題】スイッチング時の電流の急激な変化を抑制しオン状態でのオン抵抗を抑制する。
【解決手段】電源回路内の第１のノードと第２のノードとの間に設けられるスイッチング回路装置であって，前記第１または第２のノードにインダクタが接続され，第１のノードと第２のノードとの間に設けられ第１のゲート幅を有する第１のトランジスタと，第１のノードと第２のノードとの間に第１のトランジスタに並列に設けられ第１のゲート幅より大きい第２のゲート幅を有する第２のトランジスタと，電源回路の出力電圧に応じて生成される制御信号に応答して，第１のトランジスタをオン，オフに駆動する第１の駆動信号と，第２のトランジスタをオン，オフに駆動する第２の駆動信号とを，時間的にずらして出力する駆動信号生成回路とを有する。 （もっと読む）

【課題】ターンオン時間のばらつきが小さな半導体装置を提供する。
【解決手段】この半導体装置は、ノードＮ１，Ｎ２間に直列接続された高耐圧、高ＧｍのトランジスタＱ１および低耐圧、低ＧｍのトランジスタＱ２と、トランジスタＱ２に並列接続された低耐圧、高ＧｍのトランジスタＱ３とを含む。トランジスタＱ２をオンさせるとトランジスタＱ１がオンし、さらにトランジスタＱ３をオンさせるとノードＮ１，Ｎ２間が導通状態になる。したがって、低耐圧のトランジスタＱ２をオンさせて高耐圧のトランジスタＱ１をオンさせるので、ターンオン時間のばらつきが小さくなる。 （もっと読む）

【課題】直流電源１１からスイッチ用のＦＥＴ１２を経て負荷１４へ電力を供給する電源装置においては、２種類の保護回路が設けられていた。第１は、該ＦＥＴの温度を検出し、所定温度に達したら該ＦＥＴをオフする回路である。第２は、デッドショート時のような大過電流が流れた場合には、電流を所定電流に制限する電流制限回路である。保護回路を２種類設けると、部品コストが大になっていた。
【解決手段】ＦＥＴのドレイン・ソース間電圧に比例した電流Ｉを生成する電流変換回路４と、容量素子を含む一次遅れ回路として構成された過電流検出用電圧発生回路６とを直列接続し、その接続点Ｓの電圧を過電流検出用電圧Ｖ_S とする。過電流検出回路５から制御回路３へ過電流検出信号が入力されて来たとき、制御回路３はＦＥＴ１２をオフする。過電流検出用電圧発生回路６の回路定数の設定を工夫することにより、Ｖ_S を速やかに大になるようにすることが出来、１種類の保護回路で大過電流時にも保護が出来る。 （もっと読む）

【課題】耐高電圧スイッチ回路を通常のＭＯＳトランジスタを用いて構成するとともに、論理回路を停止する時間を大幅に削減して低電力性能を向上させるために、初期化を高速に行うことができるＤＣ−ＤＣコンバータを提供する
【解決手段】チャージポンプ回路１と、その電源のオン・オフを行う第１のスイッチ用ＭＯＳトランジスタ３から構成されるＤＣ−ＤＣコンバータにおいて、チャージポンプ回路１の電源オフ時に、チャージポンプ回路の出力端子の寄生容量に充電された電荷を直列接続された第２および第３のスイッチ用ＭＯＳトランジスタ４，５を介して放電する構成である。 （もっと読む）

【課題】 出力オフ時のスイッチング時間を短くすることのできるドライバ回路を提供する。
【解決手段】 実施形態のドライバ回路は、を駆動する出力用ＭＯＳトランジスタＭＶ１が、電源端子ＶＤＤと誘導性負荷ＲＬが接続される出力端子ＯＵＴとの間に接続され、抵抗Ｒ１が、出力用ＭＯＳトランジスタＭＶ１のゲート端子とゲート電圧印加端子ＶＧとの間に接続され、ゲート電圧印加端子ＶＧに一端が接続された抵抗Ｒ２と、一端が抵抗Ｒ２の他端に接続され、他端が接地端子ＧＮＤに接続され、出力用ＭＯＳトランジスタＭＶ１を制御する制御信号ＶＳＷにより導通が制御されるＮＭＯＳトランジスタＭＤ１とを備える。さらに、このドライバ回路は、一端が抵抗Ｒ１の他端に接続され、他端が出力端子ＯＵＴに接続され、ＮＭＯＳトランジスタＭＤ１の一端から出力される信号により導通が制御されるＰＮＰトランジスタＱ１を備える。 （もっと読む）

【課題】スイッチポート切替時間が短く、かつ低消費電力、低面積を同時に満たす高周波スイッチモジュールを提供する。
【解決手段】デコーダ３は、前記スイッチポートを切替える制御信号ＣＮＴに応答し、スイッチ７を制御するためのスイッチ制御信号ＳＷＣＮＴを生成して、スイッチ切替タイミング検出器は、スイッチ制御信号ＳＷＣＮＴに応答し、スイッチ切替え検出信号ｔ＿ｓｗを生成し、周波数制御信号生成器は、スイッチ切替え検出信号ｔ＿ｓｗに応答し、周波数制御信号ＩＣＯＮＴ、ＣＣＯＮＴを生成し、負電圧発生回路は、周波数制御信号ＩＣＯＮＴ、ＣＣＯＮＴに応答し、前記負電圧発生回路内で生成したクロック信号の周波数を２つ以上のそれぞれ異なる周波数に切替つつ、負電圧出力信号ＮＶＧ＿ＯＵＴを生成し、スイッチ７は、スイッチ制御信号ＳＷＣＮＴと前記負電圧出力信号ＮＶＧ＿ＯＵＴに応答し、複数の高周波信号ポート間の経路を切替える。 （もっと読む）

【課題】自身の回路動作によって所望の遷移速度のパルス信号を生成可能なパルス生成回路、その生成方法、パルス生成回路を用いる走査回路、当該走査回路を用いる表示装置、及び、当該表示装置を有する電子機器を提供する。
【解決手段】２つの電源の間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有し、パルス消滅時に所望の遷移速度のパルス信号を生成するパルス生成回路において、２つの電源のうち、入力パルスと同じ極性側の一方の電源を固定の電源電圧とし、他方の電源を複数の電源電圧間で切り換え可能とする。 （もっと読む）

【課題】消費電力を抑えることの可能なインバータ回路、およびこのインバータ回路を備えた表示装置を提供する。
【解決手段】入力端子ＩＮ１から印加される電圧に応じてオンオフするトランジスタＴ３を介して、入力電圧Ｖｉｎ２がトランジスタＴ２のゲートに入力される。そのため、入力電圧Ｖｉｎ１，Ｖｉｎ２がともにハイとなったときだけ、トランジスタＴ１，Ｔ２の双方のゲートにオン電圧が印加される。 （もっと読む）

【課題】低電圧試験のためのリセット回路及び方法を提供する。
【解決手段】低電圧試験回路１２５と、システム１００および２００と、集積回路パッケージ１０４および２０４における回路１２７の低電圧試験を実行する方法が、電源電圧の一部分である電圧を生成する電圧分割ラダー３２０、一部分を基準電圧と比較する比較器３１０、電圧分割ラダーのトポロジーを制御し、それによって一部分の値を変更するスイッチ３５０を含む、選択可能閾値リセット回路１２５を含み、スイッチは製品試験装置１０２および２０２からの信号によって制御され、信号は、選択可能閾値リセット回路のリセット閾値を標準リセット閾値未満に低減されるようにして、標準リセット閾値未満の電源電圧で回路を試験することを可能にする。 （もっと読む）

【課題】スイッチ用のトランジスタに発生する寄生ダイオードを介して内部に流入するＥＳＤによる負電流から内部回路を保護する。
【解決手段】第４ｎチャネルＭＯＳＦＥＴ（Ｍｎ４）は、ソース端子とバーグゲート端子間が接続されている。スイッチ素子は、第４ｎチャネルＭＯＳＦＥＴ（Ｍｎ４）のソース端子とグラウンド電位との間に接続され、第４ｎチャネルＭＯＳＦＥＴ（Ｍｎ４）のオフ時に第４ｎチャネルＭＯＳＦＥＴ（Ｍｎ４）のソース端子をグラウンド電位にする。保護回路４０は、第４ｎチャネルＭＯＳＦＥＴ（Ｍｎ４）のソース端子と上記スイッチ素子の入力端子の接続点と、グラウンド電位との間に設けられ、静電気放電による第４ｎチャネルＭＯＳＦＥＴ（Ｍｎ４）のドレイン端子から流入する負電流をグラウンド電位に流す。 （もっと読む）

【課題】回路規模の増大を抑制しながら、コネクタに接続されたチャージャーの種類を的確に認識する。
【解決手段】電源検出回路１２は、ＶＢＵＳ端子への外部からの給電を検出する。チャージャー検出回路１４は、ＤＰ端子およびＤＭ端子の電圧を検出することにより、チャージャーの種類を特定する。チャージャー検出回路１４は、ＤＰ端子およびＤＭ端子の少なくとも一方のオープン、プルアップ、プルダウンまたは両端子間のショートを検出する。 （もっと読む）

【課題】電圧伝達経路における電圧降下が小さい過電圧保護回路を提供する。
【解決手段】入力電圧と第１の電圧とを入力して、昇圧した第２の電圧を、電圧伝達経路１１０の遮断または導通を制御するスイッチ回路ＳＷのＭＯＳトランジスタＰＳＷのゲートに供給する昇圧回路ＣＰと、ＭＯＳトランジスタＰＳＷのゲートに蓄積された電荷を放電する放電回路ＤＣＧとを備える。 （もっと読む）

【課題】チャージポンプ回路を駆動するクロックバッファ回路に流れる瞬時電流を抑制すること。
【解決手段】
第１のトランジスタ（Ｔ１１）のドレインを第１のキャパシタ（Ｃ１１）によって第１の制御信号（ＤＣＬＫ１０）に応じて昇圧駆動する第１のバッファと、第１のトランジスタ（Ｔ１１）のゲートを第２のキャパシタ（Ｃ１２）によって第２の制御信号（ＧＣＬＫ１０）に応じて昇圧駆動する第２のバッファとから構成される電圧変換回路おいて、
第１のバッファは，第１の制御信号（ＤＣＬＫ１０）の遷移時の駆動能力が，第２の制御信号（ＧＣＬＫ１０）の遷移時の駆動能力よりも低いことを特徴とする電圧変換回路。 （もっと読む）

【課題】パワーオン時における回路電源電圧の変化の緩急に拘らず、非動作電圧から動作電圧へ変化時にリセット信号を確実に出力するパワーオンリセット回路を提供する。
【解決手段】本発明に係るパワーオンリセット回路は、回路電源電圧を受けて充電を行う充電回路と、回路電源電圧を受けて出力電圧を出力する動作電圧設定回路と、前記充電回路の出力する充電電圧、及び、前記動作電圧設定回路の出力する出力電圧を判定して、パワーオンリセット信号を出力する電圧判定回路とを備える。 （もっと読む）

【課題】ＥＭ−ＣＣＤのＣＭＧ駆動回路からＥＭ−ＣＣＤの出力信号への飛び込みを低減しながら、負荷容量ＣＭＧ電圧の振幅の減衰を防ぎ、矩形波特性を改善する。
【解決手段】論理バッファとＰｃｈＭＯＳとＮｃｈＭＯＳのゲート間にフェライトビーズとダイオードの並列接続を挿入し、ＭＯＳがターンオフする方向にダイオードが接続されているスイッチング回路において、ＰｃｈＭＯＳのドレインソース間導通抵抗が２オーム以上あり、ＰｃｈＭＯＳのドレインとＮｃｈＭＯＳのドレインとが１オーム以上の抵抗で接続され、ＰｃｈＭＯＳのドレインと容量負荷間に、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記容量性負荷のインピーダンスの１／２より低いインピーダンスのフェライトビーズを直列接続する。 （もっと読む）