半導体装置および電子機器
【課題】良好な逆回復特性と良好なＥＭＣとを同時に実現することが出来て、かつ、従来の半導体装置よりも安価である半導体装置及び電子機器を提供する。
【解決手段】半導体装置１は、ＦＥＴ３のソースとＭＯＳＦＥＴ４のドレインとが接続されるとともに、一端が、ＦＥＴ３のゲートに接続され、他端が、ＭＯＳＦＥＴ４のソースに接続される抵抗Ｒｇｓと、アノードが、ＦＥＴ３のゲートに接続され、カソードが、ＭＯＳＦＥＴ４ソースに接続されるダイオードＤ１とを備える。
【解決手段】半導体装置１は、ＦＥＴ３のソースとＭＯＳＦＥＴ４のドレインとが接続されるとともに、一端が、ＦＥＴ３のゲートに接続され、他端が、ＭＯＳＦＥＴ４のソースに接続される抵抗Ｒｇｓと、アノードが、ＦＥＴ３のゲートに接続され、カソードが、ＭＯＳＦＥＴ４ソースに接続されるダイオードＤ１とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および電子機器に関し、特に、ノーマリーオン型の電界効果トランジスタを備える半導体装置および電子機器に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）、ＡｌＧａＮ及びＩｎＧａＮ等に代表されるＩＩＩ族窒化物半導体は、その材料的な優位性から、パワーデバイスに用いられた場合に、高耐圧、高速動作、高耐熱性および低オン抵抗等の良好なデバイス特性が期待され得る。このため、パワーデバイスとしての性能限界が近づいてきた従来のＳｉ材料に代わり、ＩＩＩ族窒化物半導体を利用するパワーデバイスの開発が進められている。
【０００３】
特に、電界効果トランジスタ（ＦＥＴ）に関しては、例えばＡｌＧａＮとＧａＮとのヘテロ接合界面近傍に高濃度の２次元電子ガス（２ＤＥＧ）が形成されることにより、高電子移動度を有するトランジスタを実現することが出来る。即ち、ＦＥＴのオン抵抗をより低くすることができる。そして、このようなヘテロ接合界面を利用する種々のデバイス構造が提案されている。
【０００４】
このようなＧａＮ ＦＥＴは、通常、負の閾値電圧を有し、ゲート電圧が０Ｖ（ゼロボルト）のときにはオン状態となって、ドレイン電流が流れるノーマリーオン型である。
【０００５】
一方、例えば金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）および絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）は、ノーマリーオフ型が主流になっている。即ち、正の閾値電圧を有し、ゲート電圧が０Ｖのときにはオフ状態となって、ドレイン電流が流れない。
【０００６】
ノーマリーオン型のＧａＮ ＦＥＴは、高耐圧、高速動作、高耐熱性および低オン抵抗などの良好な特性を有している一方で、負電圧をゲートに供給する必要がある。このことから、ノーマリーオン型のＧａＮ ＦＥＴを使用する際は、負電圧の供給源によるコスト・回路規模の増大が生じるという問題点がある。
【０００７】
ここで、ＧａＮ ＦＥＴを、ノーマリーオフ型のＦＥＴとして使用するには、ノーマリーオン型の電界効果トランジスタとノーマリーオフ型のＭＯＳＦＥＴとをいわゆるカスコード接続する。これにより、ノーマリーオフ動作を実現する電力用半導体装置がよく知られている。ノーマリーオフ型のＭＯＳＦＥＴとして、低耐圧のＭＯＳＦＥＴが使用できることから、コストアップや特性の劣化を最小限にすることができる。
【０００８】
例えば、非特許文献１には、ノーマリーオン型ＳｉＣ ＪＦＥＴ（ジャンクション電界効果トランジスタ）とＭＯＳＦＥＴとのカスコード接続回路に関して、ＥＭＣに対応するためにｄｖ／ｄｔを制御する方法が開示されている。具体的には、図９の（ａ）及び（ｂ）に示されるように、Ｃｄｇ，Ｍ、または、Ｒｄ、Ｃｄｇ，Ｊ及びＲｇｓを追加することによって、スイッチング動作時の負帰還の時定数を変えて、ｄｖ／ｄｔを制御する。
【０００９】
なお、図９の（ａ）及び（ｂ）の回路図において、Ｃｄｇ，Ｍ、Ｃｄｇ，Ｊ及びＲｇｓが可変となっている理由は、容量値または抵抗値を変化させることによって、ｄｖ／ｄｔが制御できることを示す実験のためであり、可変である必要は無い。ドレイン−ゲート間容量または内部ゲート抵抗に応じて、負帰還の時定数を設計時に適切に決定することにより、スイッチング損失により変化する電力効率とノイズとのバランスの取れた電圧の変化率ｄｖ／ｄｔを実現する。
【００１０】
また、非特許文献２では、ノーマリーオン型ＳｉＣ ＪＦＥＴとＭＯＳＦＥＴとのカスコード接続回路が開示されている。また、前記カスコード接続回路では、ソースからドレイン方向の電流がオフする際にドレインからソース方向に流れる逆回復電流が大きいことと、大きい逆方向電流を避けるための制御方法も開示されている。さらに、カスコード接続回路とは異なる制御方法も開示されている。
【００１１】
さらに、特許文献１では、ノーマリーオフ動作を実現するとともに製造コストの増大を防ぐことが可能な半導体装置が開示されている。
【００１２】
さらに、特許文献２では、逆回復電流に起因するスイッチング損失を減少する電力用半導体装置が開示されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１１−２９３８６号公報（２０１１年２月１０日公開）
【特許文献２】特開２００６−１５８１８５号公報（２００６年６月１５日公開）
【非特許文献】
【００１４】
【非特許文献１】“Ｃｏｎｔｒｏｌｌａｂｌｅ ｄｖ／ｄｔ Ｂｅｈａｖｉｏｕｒ ｏｆ ｔｈｅ ＳｉＣ ＭＯＳＦＥＴ／ＪＦＥＴ Ｃａｓｃｏｄｅ Ａｎ Ａｌｔｅｒｎａｔｉｖｅ Ｈａｒｄ Ｃｏｍｍｕｔａｔｅｄ Ｓｗｉｔｃｈ ｆｏｒ Ｔｅｌｅｃｏｍ Ａｐｐｌｉｃａｔｉｏｎｓ” Ａｐｐｌｉｅｄ Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｎｆｅｒｅｎｃｅ ａｎｄ Ｅｘｐｏｓｉｔｉｏｎ ２０１０
【非特許文献２】“ＣＡＳＣＯＤＥ ＬＩＧＨＴ − ｎｏｒｍａｌｌｙ−ｏｎ ＪＦＥＴ ｓｔａｎｄ ａｌｏｎｅ ｐｅｒｆｏｒｍａｎｃｅ ｉｎ ａ ｎｏｒｍａｌｌｙ−ｏｆｆ Ｃａｓｃｏｄｅ ｃｉｒｃｕｉｔ” Ｐｏｗｅｒ Ｃｏｎｖｅｒｓｉｏｎ／Ｉｎｔｅｌｌｉｇｅｎｔ Ｍｏｔｉｏｎ（ＰＣＩＭ） Ｅｕｒｏｐｅ ２０１０
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、非特許文献２に記載の構成では、ノーマリーオン型のＪＦＥＴをオフさせるために負電源を供給する必要があるため、負電源が必要になる。そして、負電源が必要になることにより、製造コストが増大するという問題点があった。
【００１６】
また、非特許文献２に示されるような、ノーマリーオン型ＳｉＣ ＪＦＥＴとＭＯＳＦＥＴとのカスコード接続回路において、逆回復特性の改善を図ると、ＥＭＣ（electromagnetic compatibility：電磁的両立性）が悪化するという課題がある。
【００１７】
ここで、逆回復特性の測定について、図１０を用いて説明する。
【００１８】
（逆回復特性測定実験）
（測定装置１３０）
図１０は、評価対象１２１の逆回復特性を測定する測定装置１３０の回路図である。測定装置１３０は、電圧源Ｖ１３０、容量Ｃ１３０、電流計Ｉ１３０、コイルＬ１３０、信号発生器ＯＳ１３０、及び、装置ＦＥＴ１２５を備える。
【００１９】
評価対象１２１は、図１１で示される従来の半導体装置１２１’（即ち複合素子）であり、ノーマリーオン型のＦＥＴ１２３とノーマリーオフ型のＭＯＳＦＥＴ１２４と、抵抗Ｒ１２１とを備える。
【００２０】
ここで、ノーマリーオン型のＦＥＴ１２３とノーマリーオフ型のＭＯＳＦＥＴ１２４とは、抵抗Ｒ１２１を介してカスコード接続されて構成されている。
【００２１】
なお、ノーマリーオフ型のＭＯＳＦＥＴ１２４のゲートを、半導体装置１２１’のゲートと称する。同様に、ノーマリーオフ型のＭＯＳＦＥＴ１２４のソースを、半導体装置１２１’のソースと称する。さらに、ノーマリーオン型のＦＥＴ１２３のドレインを、半導体装置１２１’のドレインと称する。
【００２２】
評価対象１２１（即ち半導体装置１２１’）では、ＭＯＳＦＥＴ１２４のゲートと、ＭＯＳＦＥＴ１２４のソースとが短絡されている。この場合、ＭＯＳＦＥＴ１２４のソースがダイオードのアノードとして作用し、ＭＯＳＦＥＴ１２４のドレインがダイオードのカソードとして作用する。よって、ＭＯＳＦＥＴ１２４がダイオード特性を示す。カスコード接続により評価対象１２１もダイオード特性を示す。図１０の回路は、評価対象１２１の逆回復特性を測定する回路である。
【００２３】
図１０の測定装置１３０において、電圧源Ｖ１３０の出力（＋）は、容量Ｃ１３０の一端と、電流計Ｉ１３０の出力と、コイルＬ１３０の一端とに接続されている。コイルＬ１３０の他端と、抵抗Ｒ１２１の一端と、ＭＯＳＦＥＴ１２４のソースと、ＭＯＳＦＥＴ１２４のゲートと、装置ＦＥＴ１２５のドレインとは、互いに接続されている。
【００２４】
抵抗Ｒ１２１の他端は、ＦＥＴ１２３のゲートに接続されている。ＦＥＴ１２３のソースは、ＭＯＳＦＥＴ１２４のドレインに接続されている。ＦＥＴ１２３のドレインは、電流計Ｉ１３０の入力に接続されている。
【００２５】
そして、電圧源Ｖ１３０の入力（−）と、容量Ｃ１３０の他端と、装置ＦＥＴ１２５のソースとは、電気的に接地されている。
【００２６】
（逆回復特性の測定）
ここで、図１０の回路を用いて行う逆回復特性の測定について、以下に説明する。
【００２７】
まず、図１０の測定回路において、信号発生器ＯＳ１３０から装置ＦＥＴ１２５のゲートにハイレベルの信号を出力して、装置ＦＥＴ１２５をオンさせる。すると、電源電圧（電圧源Ｖ１３０の出力電圧）によって、コイルＬ１３０に電流が流れる。その間、評価対象１２１はオフしている。即ち、評価対象１２１内の２つのＦＥＴは、共にオフしている。
【００２８】
コイルＬ１３０に電流を流した状態で装置ＦＥＴ１２５をオフさせると、装置ＦＥＴ１２５のドレインの電位、即ち、半導体装置１２１’のソースの電位が上昇する。
【００２９】
そして、半導体装置１２１’のソースの電位が電源電圧に略等しくなると、ノーマリーオン型のＦＥＴ１２３が導通する。但し、この状態では、ノーマリーオフ型のＭＯＳＦＥＴ１２４はまだオフの状態である。
【００３０】
半導体装置１２１’のソースの電位が、ノーマリーオフ型のＭＯＳＦＥＴ１２４が有するボディダイオードの順方向電圧と電源電圧との和の電圧程度まで上昇すると、ボディダイオードがオンして評価対象１２１がオンする。評価対象１２１がオンすることにより、電流が回生し、半導体装置１２１’のソースにおける電位上昇は止まる。評価対象１２１がオンした際の回生する電流は、コイルＬ１３０の一端→コイルＬ１３０の他端→ＭＯＳＦＥＴ１２４のソース→ＭＯＳＦＥＴ１２４のドレイン→ＦＥＴ１２３のソース→ＦＥＴ１２３のドレイン→電流計Ｉ１３０の経路で流れる。
【００３１】
以上が、逆回復特性の測定における前段階である。
【００３２】
逆回復特性を測定するには、前記回生する電流が流れている状態で、再度、装置ＦＥＴ１２５をオンさせる。これにより、評価対象１２１において流れている前記回生する電流の値が、急激に減少する。前記回生する電流の減少率が、ｄｉ／ｄｔである。
【００３３】
前記回生する電流がゼロになると、前記回生する電流とは向きが逆の電流、即ち、逆回復電流が流れる。逆回復電流は、電流計Ｉ１３０→ＦＥＴ１２３のドレイン→ＦＥＴ１２３のソース→ＭＯＳＦＥＴ１２４のドレイン→ＭＯＳＦＥＴ１２４のソース→装置ＦＥＴ１２５のドレイン→装置ＦＥＴ１２５のソース→グランド（ＧＮＤ）の経路で流れる。
【００３４】
ＭＯＳＦＥＴ１２４の有するボディダイオードがオフする、即ち回復すると同時に、装置ＦＥＴ１２５のドレインの電位、即ち、半導体装置１２１’のソースの電位が低下し始める。半導体装置１２１’のソースの電位低下に伴い、ＭＯＳＦＥＴ１２４の有するボディダイオードがオフするので、ＭＯＳＦＥＴ１２４のドレイン−ソース間電圧が上昇する。
【００３５】
ＦＥＴ１２３のゲート−ソース間電圧が、負の閾値電圧を越えて０Ｖに近づくと、ＦＥＴ１２３がオフする。
【００３６】
装置ＦＥＴ１２５のドレインの電位、即ち、半導体装置１２１’のソースの電位が、グランド電圧まで降下する。より正確には、装置ＦＥＴ１２５のドレインの電位、即ち、半導体装置１２１’のソースの電位が、装置ＦＥＴ１２５のオン電圧まで降下する。
【００３７】
このようにして、評価対象１２１がオンしている状態からオフするまでの逆回復電流を観測することが出来る。即ち、評価対象１２１の逆回復特性を測定することが出来る。
【００３８】
（回生後に流れる電流）
ここで、前記回生が生じた後に流れる電流について補足する。前記回生する電流が流れている状態で、装置ＦＥＴ１２５をオンさせると、コイルＬ１３０に流れる電流が、前記回生する電流から、装置ＦＥＴ電流（装置ＦＥＴ１２５に流れる）に切り替わる。但し、図１０の回路における各ダイオードが、理想的なダイオードである場合、前記回生する電流は、ゼロになった後にゼロのままとなる。
【００３９】
電流が切り替わった直後、即ち、前記回生する電流がゼロになった直後、ＭＯＳＦＥＴ１２４のドレインからソースに向かって電流が流れる。何故ならば、ＭＯＳＦＥＴ１２４の有するボディダイオードは、まだ回復(オフ)していないためである。
【００４０】
コイルＬ１３０に流れる電流が、前記回生する電流から装置ＦＥＴ電流に切り替わる過程で、ＦＥＴ１２３はオン状態を維持している。
【００４１】
ＭＯＳＦＥＴ１２４の有するボディダイオードがオフすると、ＭＯＳＦＥＴ１２４の出力容量（ドレイン−ソース間寄生容量）へ充電電流が流れる。ＦＥＴ１２３はオン状態を維持している。
【００４２】
ここで、ＭＯＳＦＥＴ１２４の内部ゲート抵抗が小さい場合を考える。この場合、ＭＯＳＦＥＴ１２４のドレイン−ソース間電圧が、ＦＥＴ１２３の閾値電圧（ＦＥＴ１２３がノーマリーオンなので負の電圧）の絶対値より高くなると、ＦＥＴ１２３がオフして、充電電流が流れる。充電が終了すると、即ち、装置ＦＥＴ１２５のドレインの電位がグランド電位まで低下すると、充電電流はゼロになる。
【００４３】
一方、ＭＯＳＦＥＴ１２４の内部ゲート抵抗が大きい場合を考える。この場合、ＭＯＳＦＥＴ１２４のドレイン−ソース間電圧が上がると、内部ゲート抵抗とＦＥＴ１２３の入力容量とで定まる時定数に応じた遅延を経て、負の電圧であるＦＥＴ１２３のゲート−ソース間電圧の絶対値が小さくなる（０Ｖへ近づく）。遅延を介しているので、ＦＥＴ１２３のゲート−ソース間電圧の絶対値が閾値以下になる前に、ＭＯＳＦＥＴ１２４のドレイン−ソース間電圧がブレイクダウン電圧を越える。この結果、ＭＯＳＦＥＴ１２４に、充電電流とは別の電流であるブレイクダウン電流が流れる。
【００４４】
負の電圧であるＦＥＴ１２３のゲート−ソース間電圧の絶対値が、閾値以下になると、ＦＥＴ１２３がオフして、充電電流が流れる。充電が終了すると、即ち、装置ＦＥＴ１２５のドレインの電位がグランド電位まで低下すると、充電電流はゼロになる。
【００４５】
前記回生する電流がゼロになった後に流れ始めて、充電が終了するまで流れる電流が、逆回復電流である。
【００４６】
逆回復電流と充電電流とは明確に区分することが難しく、逆回復電流の中に充電電流も含まれる。
【００４７】
（従来の発明が有している課題）
従来の発明が有している課題をまとめる。非特許文献２に係る発明では、上述したように、負電源の追加による製造コストの増大という問題点があった。
【００４８】
次に、非特許文献１には、カスコード接続を用いて構成された半導体装置は逆回復特性が悪い旨の記載がある。ここで、逆回復特性のみを改善したいのであれば、図１０の評価対象１２１において抵抗Ｒ１２１の抵抗値を小さくして、評価対象１２１のオフを速くすればよい。ただし、抵抗Ｒ１２１の抵抗値を小さくすると、評価対象１２１のオンも速くなる。このため、非特許文献１にある通り、ＥＭＣが悪化する。
【００４９】
ここで、図１２は、抵抗Ｒ１２１の抵抗値を小さくすることによって、逆回復電流が小さくなり、逆回復時間が短くなることを示す波形図である。図１２の（ａ）は、抵抗Ｒ１２１が１０Ωである場合の波形図であり、図１２の（ｂ）は、抵抗Ｒ１２１が０Ω（ゼロオーム）である場合の波形図である。図１２の（ａ）及び（ｂ）から分かるように、抵抗Ｒ１２１の抵抗値を小さくすると、逆回復電流Ｉｒが減少する。また、逆回復時間ｔｒも、前記抵抗値を小さくすると短くなる。
【００５０】
最後に、特許文献１，２に係る発明は、いずれもカスコード接続を用いて構成された半導体装置を備えている。よって、非特許文献１に係る発明と同様に、逆回復特性とＥＭＣとがトレードオフの関係になる。
【００５１】
このように、カスコード接続を用いて構成された半導体装置を備える従来の半導体装置（例えば評価対象１２１）では、負電源により製造コストが増加するか、逆回復特性とＥＭＣとがトレードオフの関係になっていた。
【００５２】
本発明は、前記従来の問題点に鑑みなされたものであって、その目的は、良好な逆回復特性と良好なＥＭＣとを同時に実現することが出来て、かつ、従来の半導体装置よりも安価である半導体装置及び電子機器を提供することにある。
【課題を解決するための手段】
【００５３】
本発明の半導体装置は、前記課題を解決するために、ノーマリーオン型の第１電界効果トランジスタと、ノーマリーオフ型の第２電界効果トランジスタとを備える半導体装置であって、前記第１電界効果トランジスタのソース電極と前記第２電界効果トランジスタのドレイン電極とが接続されるとともに、一端が、前記第１電界効果トランジスタのゲートに接続され、他端が、前記第２電界効果トランジスタのソースに接続される抵抗と、アノードが、前記第１電界効果トランジスタのゲートに接続され、カソードが、前記第２電界効果トランジスタのソースに接続されるダイオードとを備えることを特徴とする。
【００５４】
前記発明によれば、前記半導体装置は、前記ダイオードを備えている。よって、カスコード接続された２つの電界効果トランジスタ（前記第１電界効果トランジスタ及び前記第２電界効果トランジスタ）において、前記第２電界効果トランジスタに流れる電流がオフする際に、前記抵抗に優先して前記ダイオードにゲート駆動電流が流れる。
【００５５】
前記ゲート駆動電流は、前記第１電界効果トランジスタのドレイン→前記第１電界効果トランジスタのドレインゲート寄生容量→前記第１電界効果トランジスタのゲート→前記ダイオード→前記第２電界効果トランジスタのソースの経路と、前記第１電界効果トランジスタのソース→前記第１電界効果トランジスタのゲートソース寄生容量→前記第１電界効果トランジスタのゲート→前記ダイオード→前記第２電界効果トランジスタのソースの経路とで流れる。
【００５６】
よって、前記半導体装置は、従来の半導体装置よりも高速にオフすることが出来る。即ち、前記半導体装置のスイッチング速度が速くなる。
【００５７】
従って、前記半導体装置は、前記逆回復電流の流れる時間が、従来の半導体装置よりも短くなる結果、良好な逆回復特性を実現することが出来る。
【００５８】
また、前記半導体装置は前記ダイオードを備えているため、前記ダイオードと並列に接続された前記抵抗の抵抗値は、逆回復特性を改善するために小さくする必要は無い。即ち、前記抵抗の抵抗値は、良好なＥＭＣ（electromagnetic compatibility：電磁的両立性）を実現することが出来る程度に（スイッチング損失が大きくなりすぎない程度に）大きな値とすればよい。これにより、良好なＥＭＣを実現することが出来ると共に、前記半導体装置におけるスイッチング損失を低減することが出来る。
【００５９】
さらに、従来の半導体装置と異なり、ノーマリーオン型の前記第１電界効果トランジスタを動作させるために負電源（負の電圧を供給する電圧源）を設ける必要が無いので、従来の半導体装置よりも安価である。
【００６０】
従って、良好な逆回復特性と良好なＥＭＣとを同時に実現することが出来て、かつ、従来の半導体装置よりも安価である半導体装置を提供することが出来る。
【００６１】
前記半導体装置では、前記ダイオードは、前記第２電界効果トランジスタのソースの電極と、半導体とを接合して形成されたショットキー接合ダイオードであってもよい。
【００６２】
この場合、前記第２電界効果トランジスタと前記ダイオードが同一チップで製作可能なため、前記第２電界効果トランジスタと前記ダイオードを別々に実装するものと比較してコストを削減することができる。
【００６３】
また、ショットキー接合ダイオードである前記ダイオードは、オンするまでの時間が、ＰＮ接合ダイオードである前記ダイオードよりも短いので、前記ゲート駆動電流をより早く流して、前記半導体装置を高速にオフすることが出来る。
【００６４】
本発明の半導体装置は、前記課題を解決するために、ノーマリーオン型の第１電界効果トランジスタと、ノーマリーオフ型の第２電界効果トランジスタとを備える半導体装置であって、前記第１電界効果トランジスタのソースと前記第２電界効果トランジスタのドレインとが接続されるとともに、一端が、前記第１電界効果トランジスタのゲートに接続され、他端が、前記第２電界効果トランジスタのソースに接続される抵抗と、アノードが、前記第１電界効果トランジスタのゲートに接続されるダイオードと、一端が、前記第１電界効果トランジスタのドレインに接続され、他端が、前記ダイオードのカソードに接続される容量とを備えることを特徴とする。
【００６５】
前記発明によれば、前記半導体装置は、前記ダイオード及び前記容量を備えている。よって、カスコード接続された２つの電界効果トランジスタ（前記第１電界効果トランジスタ及び前記第２電界効果トランジスタ）において、半導体装置に流れる電流がオフする際に、前記ダイオード、前記容量及び前記抵抗に、ゲート駆動電流の一部が流れる。
【００６６】
前記ゲート駆動電流は、前記ダイオードの寄生容量→前記容量→前記抵抗→→前記第２電界効果トランジスタのソースの経路で流れる。
【００６７】
よって、前記半導体装置は、従来の半導体装置よりも高速にオフすることが出来る。即ち、前記半導体装置のスイッチング速度が速くなる。
【００６８】
従って、前記半導体装置は、逆回復電流の流れる時間が、従来の半導体装置よりも短くなる結果、良好な逆回復特性を実現することが出来る。
【００６９】
また、前記半導体装置は、前記ゲート駆動電流を流すために、前記ダイオード及び前記容量を備えている。これにより、前記容量の容量値は、良好なＥＭＣを実現するために大きくする必要が無くなる。これにより、良好なＥＭＣを実現することが出来ると共に、前記半導体装置におけるスイッチング損失を低減することが出来る。
【００７０】
さらに、従来の半導体装置と異なり、ノーマリーオン型の前記第１電界効果トランジスタを動作させるために負電源（負の電圧を供給する電圧源）を設ける必要が無いので、従来の半導体装置よりも安価である。
【００７１】
従って、良好な逆回復特性と良好なＥＭＣとを同時に実現することが出来て、かつ、従来の半導体装置よりも安価である半導体装置を提供することが出来る。
【００７２】
前記いずれかの半導体装置では、前記第１電界効果トランジスタは、ＩＩＩ族窒化物半導体を含んでもよい。これにより、前記第１電界効果トランジスタをノーマリーオン型の電界効果トランジスタとすることが出来るとともに、前記第１電界効果トランジスタにおいて高耐圧、高速動作、高耐熱性および低オン抵抗を実現することが出来る。
【００７３】
前記いずれかの半導体装置では、前記抵抗は、半導体のチップ上に製作されていてもよい。
【００７４】
これにより、前記半導体装置（複合素子）を実装する上で、基板にマウントする部品点数が抵抗の分だけ減るので、コストを削減することが可能となる。
【００７５】
本発明の電子機器は、前記いずれかの半導体装置を備えているので、良好な逆回復特性と良好なＥＭＣとを同時に実現することが出来て、かつ、従来の半導体装置を用いる場合よりも安価である。
【発明の効果】
【００７６】
本発明の半導体装置は、以上のように、第１電界効果トランジスタのソースと第２電界効果トランジスタのドレインとが接続されるとともに、一端が、前記第１電界効果トランジスタのゲートに接続され、他端が、前記第２電界効果トランジスタのソースに接続される抵抗と、アノードが、前記第１電界効果トランジスタのゲートに接続され、カソードが、前記第２電界効果トランジスタのソースに接続されるダイオードとを備えるものである。
【００７７】
また、本発明の半導体装置は、以上のように、第１電界効果トランジスタのソースと第２電界効果トランジスタのドレインとが接続されるとともに、一端が、前記第１電界効果トランジスタのゲートに接続され、他端が、前記第２電界効果トランジスタのソースに接続される抵抗と、アノードが、前記第１電界効果トランジスタのゲートに接続されるダイオードと、一端が、前記第１電界効果トランジスタのドレインに接続され、他端が、前記ダイオードのカソードに接続される容量とを備えるものである。
【００７８】
それゆえ、良好な逆回復特性と良好なＥＭＣとを同時に実現することが出来て、かつ、従来の半導体装置よりも安価である半導体装置及び電子機器を提供するという効果を奏する。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施形態に係る半導体装置の回路図である。
【図２】本発明の実施形態に係る半導体装置の逆回復特性を測定する測定回路の回路図である。
【図３】本発明の他の実施形態に係る半導体装置の回路図である。
【図４】本発明の他の実施形態に係る半導体装置の逆回復特性を測定する測定回路の回路図である。
【図５】カスコード接続を用いて構成された半導体装置を用いた場合に発生するノイズを説明するための回路図である。
【図６】本発明の実施形態に係る半導体装置において、従来の半導体装置よりも逆回復電流が小さくなり、逆回復時間が短くなることを示す波形図であり、（ａ）は、従来の半導体装置における波形図であり、（ｂ）は、本発明の実施形態に係る半導体装置における波形図である。
【図７】ノーマリーオン型のＦＥＴにおける仕様の一例を示す図である。
【図８】ノーマリーオフ型のＭＯＳＦＥＴにおける仕様の一例を示す図である。
【図９】非特許文献１の図２に相当する図であり、（ａ）及び（ｂ）は、Ｃｄｇ，Ｍ、または、Ｒｄ、Ｃｄｇ，Ｊ及びＲｇｓを追加することによって、スイッチング動作時の負帰還の時定数を変えて、ｄｖ／ｄｔを制御することを説明する回路図である。
【図１０】評価対象の逆回復特性を測定する回路図である。
【図１１】評価対象である従来の半導体装置の回路図である。
【図１２】抵抗Ｒ１２１の抵抗値を小さくすることによって、逆回復電流が小さくなり、逆回復時間が短くなることを示す波形図であり、（ａ）は、抵抗Ｒ１２１が１０Ωである場合の波形図であり、（ｂ）は、抵抗Ｒ１２１が０Ωである場合の波形図である。
【発明を実施するための形態】
【００８０】
本発明の一実施形態について図１，図２及び図５〜図８に基づいて説明すれば、以下の通りである。
【００８１】
〔第１実施形態〕
（半導体装置１の構成）
図１は、本実施形態に係る半導体装置１の回路図である。半導体装置１（即ち複合素子）は、ノーマリーオン型のＦＥＴ３（第１電界効果トランジスタ）と、ノーマリーオフ型のＭＯＳＦＥＴ４（第２電界効果トランジスタ）と、抵抗Ｒｇｓと、ダイオードＤ１とを備える。
【００８２】
ノーマリーオン型のＦＥＴ３とノーマリーオフ型のＭＯＳＦＥＴ４とは、カスコード接続されて構成されている。また、ノーマリーオフ型のＭＯＳＦＥＴ４は、ボディダイオード４ｄを有している。
【００８３】
さらに、ＦＥＴ３は、窒化ガリウム（ＧａＮ）、ＡｌＧａＮ及びＩｎＧａＮ等に代表されるＩＩＩ族窒化物半導体（化合物半導体）を含んでいる。これにより、ＦＥＴ３をノーマリーオン型の電界効果トランジスタとすることが出来るとともに、ＦＥＴ３において高耐圧、高速動作、高耐熱性および低オン抵抗を実現することが出来る。
【００８４】
ここで、ＭＯＳＦＥＴ４のゲートを、半導体装置１のゲート（図１のＧ）と称する。同様に、ＭＯＳＦＥＴ４のソースを、半導体装置１のソース（図１のＳ）と称する。さらに、ＦＥＴ３のドレインを、半導体装置１のドレイン（図１のＤ）と称する。
【００８５】
図１の半導体装置１において、ＭＯＳＦＥＴ４のソースと、ボディダイオード４ｄのアノードと、抵抗Ｒｇｓの一端と、ダイオードＤ１のカソードとは、互いに接続されている。
【００８６】
また、ＭＯＳＦＥＴ４のドレインと、ボディダイオード４ｄのカソードと、ＦＥＴ３のソースとは、互いに接続されている。
【００８７】
さらに、抵抗Ｒｇｓの他端と、ダイオードＤ１のアノードと、ＦＥＴ３のゲートとは、互いに接続されている。
【００８８】
（半導体装置１の動作）
図１の半導体装置１では、半導体装置１をオンする際は、後述する電圧の変化率ｄｖ／ｄｔを抑える（小さくする）ことにより、良好なＥＭＣ（electromagnetic compatibility：電磁的両立性）を実現する。また、半導体装置１をオフする際は、ダイオードＤ１により高速にオフすることで、良好な逆回復特性を実現する。
【００８９】
まず、電圧の変化率ｄｖ／ｄｔを抑えることにより、良好なＥＭＣを実現する点に関連して、カスコード接続を用いて構成された半導体装置を用いた場合に発生するノイズについて、図５を用いて以下に説明する。
【００９０】
（電圧の変化率ｄｖ／ｄｔとノイズとの関係）
図５は、カスコード接続を用いて構成された半導体装置を用いた場合に発生するノイズを説明するための回路図である。
【００９１】
図５の回路は、半導体装置５１と、インバータ回路５２とから構成されている。
【００９２】
半導体装置５１は、ハイサイドＦＥＴ６１と、ローサイドＦＥＴ６２と、発振回路６０と、容量Ｃ６０とを備えている。容量Ｃ６１，Ｃ６２は、後述する寄生容量である。ハイサイドＦＥＴ６１は、ボディダイオード６１ｄを有しており、ローサイドＦＥＴ６２は、ボディダイオード６２ｄを有している。
【００９３】
インバータ回路５２は、コイルＬ５１と、容量Ｃ５２とを備えている。容量Ｃ５１は、後述する寄生容量である。
【００９４】
図５の回路において、容量Ｃ６０の一端と、ハイサイドＦＥＴ６１のドレインと、ボディダイオード６１ｄのカソードと、容量Ｃ６１の一端とには、入力電圧Ｖｉｎが印加される。
【００９５】
ハイサイドＦＥＴ６１のゲートには、発振回路６０から制御信号Ｓｃ−１が入力される。ハイサイドＦＥＴ６１は、制御信号Ｓｃ−１に応じて、オンまたはオフする。ローサイドＦＥＴ６２のゲートには、発振回路６０から制御信号Ｓｃ−２が入力される。ローサイドＦＥＴ６２は、制御信号Ｓｃ−２に応じて、オンまたはオフする。
【００９６】
ハイサイドＦＥＴ６１のソースと、ボディダイオード６１ｄのアノードと、容量Ｃ６１の他端と、ローサイドＦＥＴ６２のドレインと、ボディダイオード６２ｄのカソードと、容量Ｃ６２の一端と、コイルＬ５１の一端と、容量Ｃ５１の一端とは、接続されている。
【００９７】
コイルＬ５１の他端と、容量Ｃ５１の他端とは、容量Ｃ５２の一端に接続されている。
【００９８】
そして、容量Ｃ６０の他端と、ローサイドＦＥＴ６２のソースと、ボディダイオード６２ｄのアノードと、容量Ｃ６２の他端と、容量Ｃ５２の他端とは、電気的に接地されている。
【００９９】
ここで、図５の回路において、制御信号Ｓｃ−２によりローサイドＦＥＴ６２がオフして、還流電流がハイサイドＦＥＴ６１のボディダイオード６１ｄを通って流れている状態を考える。
【０１００】
まず、ハイサイドＦＥＴ６１には、容量Ｃ６１が寄生している。同様に、ローサイドＦＥＴ６２には容量Ｃ６２が寄生しており、コイルＬ５１には容量Ｃ５１が寄生している。
【０１０１】
以上に示した状態で、制御信号Ｓｃ−２によりローサイドＦＥＴ６２をオンした場合を考える。この場合、図５において、矢印つき破線Ｌ１で示される経路において、ハイサイドＦＥＴ６１の逆回復電流が流れる。
【０１０２】
ハイサイドＦＥＴ６１の逆回復電流の最大値は、当該逆回復電流が流れる直前に流れていた電流の変化率ｄｉ／ｄｔに依存し、一般に、変化率ｄｉ／ｄｔが大きいほど大きくなる。
【０１０３】
ハイサイドＦＥＴ６１のボディダイオード６１ｄがオフすると、ローサイドＦＥＴ６２のドレインに接続されている寄生容量（容量Ｃ５１，Ｃ６１，Ｃ６２）のそれぞれにおいて、充電または放電が行われる。容量Ｃ５１の充放電電流の経路を、矢印付き実線Ｌ２で示す。容量Ｃ６１の充電電流の経路を、矢印付き実線Ｌ３で示す。容量Ｃ６２の放電電流の経路を、矢印付き実線Ｌ４で示す。これらの電流（放電電流または充電電流）の大きさは、入力電圧Ｖｉｎの変化率ｄｖ／ｄｔに比例する。
【０１０４】
一方、図５の回路において、電流が流れる経路には、インダクタンスが寄生する。寄生インダクタンスにおける電流の変化は、経路上に設けられたノードの電位を変化させたり、経路の周囲の磁界を変化させたりする。ノードにおける電位の変化は、入力電圧Ｖｉｎが入力される端子における伝導性ノイズ源となる。経路の周囲における磁界の変化は、空間に放射される放射性ノイズのノイズ源となる。
【０１０５】
よって、ノイズを低減することにより良好なＥＭＣを実現するためには、逆回復電流の変化と充放電電流の変化とを小さくすることが有効である。
【０１０６】
逆回復電流の変化を小さくするには、充放電電流の変化率ｄｉ／ｄｔを小さくすること、または、変化率ｄｉ／ｄｔに対する依存性を小さくすることが有効である。充放電電流の変化（即ち充放電電流の変化率ｄｉ／ｄｔ）を小さくするためには、ｄ２ｖ／ｄｔ２を小さくすればよい。そして、ｄ２ｖ／ｄｔ２を小さくするためには、ｄｖ／ｄｔを小さくすることが有効である。
【０１０７】
一般に、一方のＦＥＴがオンする際のｄｖ／ｄｔを小さくするような設計を行うと、前記一方のＦＥＴに接続されているダイオード（他方のＦＥＴが有するボディダイオード）のｄｉ／ｄｔも小さくなる。
【０１０８】
以上のように、カスコード接続を用いて構成された半導体装置を用いた場合に発生するノイズを低減して、良好なＥＭＣを実現するためには、電圧の変化率ｄｖ／ｄｔを小さくすればよい。但し、小さくし過ぎるとスイッチング損失が増えるので、ＥＭＣとスイッチング損失とを考慮した最適なｄｖ／ｄｔ（バランスの良いｄｖ／ｄｔ）とする必要がある。
【０１０９】
ここで、本実施形態に係る半導体装置１の逆回復特性の測定について、図２を用いて説明する。
【０１１０】
（逆回復特性測定実験）
（測定装置３０）
図２は、本実施形態に係る半導体装置１の逆回復特性を測定する測定装置３０の回路図である。測定装置３０は、電圧源Ｖ３０、容量Ｃ３０、電流計Ｉ３０、コイルＬ３０、信号発生器ＯＳ３０、及び、装置ＦＥＴ２５を備える。
【０１１１】
半導体装置１では、ＭＯＳＦＥＴ４のゲートと、ＭＯＳＦＥＴ４のソースとが短絡されている。この場合、ＭＯＳＦＥＴ４のソースがダイオードのアノードとして作用し、ＭＯＳＦＥＴ４のドレインがダイオードのカソードとして作用する。よって、ＭＯＳＦＥＴ４がダイオード特性を示す。図２の回路は、ＭＯＳＦＥＴ４が構成するダイオードの逆回復特性を測定する回路である。
【０１１２】
図２の測定回路３０において、電圧源Ｖ３０の出力（＋）は、容量Ｃ３０の一端と、電流計Ｉ３０の出力と、コイルＬ３０の一端とに接続されている。コイルＬ３０の他端と、抵抗Ｒｇｓの一端と、ダイオードＤ１のカソードと、ＭＯＳＦＥＴ４のソースと、ボディダイオード４ｄのアノードと、ＭＯＳＦＥＴ４のゲートと、装置ＦＥＴ２５のドレインとは、互いに接続されている。
【０１１３】
抵抗Ｒｇｓの他端は、ダイオードＤ１のアノードと、ＦＥＴ３のゲートとに接続されている。ＦＥＴ３のソースは、ＭＯＳＦＥＴ４のドレインとボディダイオード４ｄのカソードとに接続されている。ＦＥＴ３のドレインは、電流計Ｉ３０の入力に接続されている。
【０１１４】
そして、電圧源Ｖ３０の入力（−）と、容量Ｃ３０の他端と、装置ＦＥＴ２５のソースとは、電気的に接地されている。
【０１１５】
（逆回復特性の測定）
ここで、図２の回路を用いて行う逆回復特性の測定について、以下に説明する。
【０１１６】
まず、図２の測定回路において、信号発生器ＯＳ３０から装置ＦＥＴ２５のゲートにハイレベルの信号を出力して、装置ＦＥＴ２５をオンさせる。すると、電源電圧（電圧源Ｖ３０の出力電圧）によって、コイルＬ３０に電流が流れる。その間、半導体装置１はオフしている。即ち、半導体装置１内の２つのＦＥＴは、共にオフしている。
【０１１７】
コイルＬ３０に電流を流した状態で装置ＦＥＴ２５をオフさせると、装置ＦＥＴ２５のドレインの電位、即ち、半導体装置１のソースの電位が上昇する。
【０１１８】
そして、半導体装置１のソースの電位が電源電圧に略等しくなると、ノーマリーオン型のＦＥＴ３が導通する。ＦＥＴ３が導通する際は、半導体装置１のソース→抵抗Ｒｇｓ→ＦＥＴ３のゲートの経路で、ゲート駆動電流Ｉｇ１が流れる。但し、この状態では、ノーマリーオフ型のＭＯＳＦＥＴ４はまだオフの状態である。
【０１１９】
半導体装置１のソースの電位が、ノーマリーオフ型のＭＯＳＦＥＴ４が有するボディダイオード４ｄの順方向電圧と電源電圧との和の電圧程度まで上昇すると、ボディダイオード４ｄがオンして半導体装置１がオンする。半導体装置１がオンすることにより、電流が回生し、半導体装置１のソースにおける電位上昇は止まる。半導体装置１がオンした際の回生する電流は、コイルＬ３０の一端→コイルＬ３０の他端→ＭＯＳＦＥＴ４のソース→ＭＯＳＦＥＴ４のドレイン→ＦＥＴ３のソース→ＦＥＴ３のドレイン→電流計Ｉ３０の経路で流れる。
【０１２０】
以上が、逆回復特性の測定における前段階である。
【０１２１】
逆回復特性を測定するには、前記回生する電流が流れている状態で、再度、装置ＦＥＴ２５をオンさせる。これにより、半導体装置１において流れている前記回生する電流の値が、急激に減少する。前記回生する電流の減少率が、ｄｉ／ｄｔである。
【０１２２】
前記回生する電流がゼロになると、前記回生する電流とは向きが逆の電流、即ち、逆回復電流（図６のＩｒ）が流れる。逆回復電流は、電流計Ｉ３０→ＦＥＴ３のドレイン→ＦＥＴ３のソース→ＭＯＳＦＥＴ４のドレイン→ＭＯＳＦＥＴ４のソース→装置ＦＥＴ２５のドレイン→装置ＦＥＴ２５のソース→グランド（ＧＮＤ）の経路で流れる。
【０１２３】
また、半導体装置１は、ダイオードＤ１を備えている。このため、ＭＯＳＦＥＴ４の有するボディダイオード４ｄがオフするのと同時にゲート駆動電流Ｉｇ２が流れる。ゲート駆動電流Ｉｇ２は、電流計Ｉ３０→ＦＥＴ３のドレイン→ＦＥＴ３のゲート→ダイオードＤ１→装置ＦＥＴ２５のドレイン→装置ＦＥＴ２５のソース→グランド（ＧＮＤ）の経路で流れる。ゲート駆動電流Ｉｇ２によってＦＥＴ３のゲート−ソース電圧がしきい値以下になったところで、ＦＥＴ３がオフし、逆回復電流がゼロとなる。
【０１２４】
このように、半導体装置１では、ゲート駆動電流Ｉｇ２がダイオードＤ１を介して流れるので、装置ＦＥＴ２５のドレインの電位低下、即ち、半導体装置１のソースの電位低下が、従来の半導体装置よりも早い。従って、本実施形態に係る半導体装置１は、従来の半導体装置よりも高速にオフする。即ち、本実施形態に係る半導体装置１は、従来の半導体装置よりも良好な逆回復特性を実現する。
【０１２５】
また、半導体装置１はダイオードＤ１を備えているため、ダイオードＤ１と並列に接続された抵抗Ｒｇｓの抵抗値は、逆回復特性を改善するために小さくする必要は無い。即ち、抵抗Ｒｇｓの抵抗値は、良好なＥＭＣを実現することが出来る程度に（スイッチング損失が大きくなりすぎない程度に）大きな値とすればよい。これにより、良好なＥＭＣを実現することが出来ると共に、半導体装置１におけるスイッチング損失を低減することが出来る。
【０１２６】
さらに、従来の半導体装置と異なり、ノーマリーオン型のＦＥＴ３を動作させるために負電源（負の電圧を供給する電圧源）を設ける必要が無いので、従来の半導体装置よりも安価である。
【０１２７】
従って、良好な逆回復特性と良好なＥＭＣとを同時に実現することが出来て、かつ、従来の半導体装置よりも安価である半導体装置１を提供することが出来る。
【０１２８】
（ダイオードＤ１）
本実施形態に係るダイオードＤ１は、通常、ＰＮ接合ダイオード（Ｐ型半導体とＮ型半導体とを接合したダイオード）を用いればよい。
【０１２９】
一方、ＭＯＳＦＥＴ４のソース電極と半導体（例えばＰ型半導体またはＮ型半導体）とを接合してショットキー接合ダイオードを形成して、このショットキー接合ダイオードをダイオードＤ１として用いても良い。
【０１３０】
前記ショットキー接合ダイオードでは、ＰＮ接合ダイオードにおける一方の半導体が導体（ＭＯＳＦＥＴ４のソース電極）に置き換わっている。よって、部品点数を減らし、実装コストを削減することが出来る。
【０１３１】
また、ショットキー接合ダイオードであるダイオードＤ１は、オンするまでの時間が、ＰＮ接合ダイオードであるダイオードＤ１よりも短いので、ゲート駆動電流Ｉｇ２をより早く流して、半導体装置１を高速にオフすることが出来る。
【０１３２】
（逆回復電流・逆回復時間）
ここで、図６は、本実施形態に係る半導体装置１において、従来の半導体装置１２１’よりも逆回復電流Ｉｒが小さくなり、逆回復時間ｔｒが短くなることを示す波形図である。図６の（ａ）は、従来の半導体装置１２１’における波形図であり、図６の（ｂ）は、本実施形態に係る半導体装置１における波形図である。図６の（ａ）及び（ｂ）から分かるように、本実施形態に係る半導体装置１では、従来の半導体装置１２１’と比較して逆回復電流Ｉｒが減少する。また、逆回復時間ｔｒも、本実施形態に係る半導体装置１ではより短くなる。
【０１３３】
（ＦＥＴの仕様）
また、図７は、ノーマリーオン型のＦＥＴ３における仕様の一例を示す図である。ノーマリーオン型であるため、ゲート閾値電圧（ゲートに入力される電圧の閾値、閾値電圧）が負の電圧（ＭＩＮが−５．０Ｖ、ＭＡＸが−３．０Ｖ）である。よって、ゲートに０Ｖが入力されるとオンする。
【０１３４】
さらに、図８は、ノーマリーオフ型のＭＯＳＦＥＴ４における仕様の一例を示す図である。ノーマリーオフ型であるため、ゲート閾値電圧（ゲートに入力される電圧の閾値、閾値電圧）が正の電圧（ＭＩＮが１．０Ｖ、ＭＡＸが２．５Ｖ）である。よってゲートに０Ｖが入力されるとオフする。
【０１３５】
（半導体装置１の各パラメータ）
半導体装置１では、ＦＥＴ３の入力容量と抵抗Ｒｇｓの抵抗値とを掛けた時定数によって、ＦＥＴ３のオンする時間（ターンオン時間）と、ＦＥＴ３のオフする時間（ターンオフ時間）とが定まる。前記時定数の最適値は、半導体装置１の設計時に、ドレイン−ゲート間容量または内部ゲート抵抗を定めることによって決められる。
【０１３６】
半導体装置１では、ターンオン時は抵抗Ｒｇｓにゲート駆動電流Ｉｇ１が流れるとともに、ターンオフ時はダイオードＤ１にゲート駆動電流Ｉｇ２が流れる。これにより、ターンオン時の時定数とターンオフ時の時定数とを異ならせることが出来る。
【０１３７】
ＦＥＴ３のオンする際の半導体装置１の各パラメータと、電流ＩＤの変化率ｄＩＤ／ｄｔ（ｏｎ）（即ちｄｉ／ｄｔ）との間には、以下に示す（１）式が成立する。電流ＩＤは、半導体装置１のソースから、半導体装置１のドレインへ流れる電流である。
【０１３８】
【数１】
【０１３９】
また、半導体装置１のソースに印加される電圧である電圧ＶＤの変化率ｄＶＤ／ｄｔ（ｏｎ）（即ちｄｖ／ｄｔ）にも、電流ＩＤと同様に、半導体装置１の各パラメータとの間の関係式（以下の（２）式）が成立する。
【０１４０】
【数２】
【０１４１】
（１）式及び（２）式において、Ｃｇｓはゲート−ソース間の容量を示す。Ｃｄｇは、ドレイン−ゲート間の容量を示す。
【０１４２】
また、ｇは、ＦＥＴのトランスコンダクタンスを示す。そして、ＣＤ（ａｌｌ）は、半導体装置１のドレインに接続されている全ての寄生容量の和であり、ドレイン−ソース間の容量、ドレイン−ゲート間の容量、コイル寄生容量等が含まれる。
【０１４３】
（１）式及び（２）式より、抵抗Ｒｇｓの抵抗値を大きくすると、ｄｉ／ｄｔが小さくなるとともに、ｄｖ／ｄｔが小さくなることが分かる。
【０１４４】
次に、ＦＥＴ３のオフする際の半導体装置１の各パラメータと、電圧ＶＤの変化率ｄＶＤ／ｄｔ（ｏｆｆ）との間には、以下に示す（３）式及び（４）式が成立する。
【０１４５】
【数３】
【０１４６】
【数４】
【０１４７】
（３）式は、ＲｇｓまたはＣｄｇが大きく、ターンオフが遅い場合（ＲｇｓＣｄｇＩＬがＣＤ（ａｌｌ）ＶＴＨよりも大きい場合）である。
【０１４８】
ＩＬは、半導体装置がオンしている際に流れる電流である。ＶＴＨは、ＦＥＴ３の閾値電圧である。
【０１４９】
（４）式は、ＲｇｓまたはＣｄｇが小さく、ターンオフが速い場合（ＲｇｓＣｄｇＩＬがＣＤ（ａｌｌ）ＶＴＨ以下である場合）である。
【０１５０】
（３）式及び（４）式より、変化率ｄＶＤ／ｄｔ（ｏｆｆ）は、ＲｇｓまたはＣｄｇを大きくすると、（３）式に従って小さくなる結果、（４）式に示されるように、ＣＤ（ａｌｌ）の逆数に比例することとなる。
【０１５１】
なお、本実施形態１において、抵抗Ｒｇｓは、半導体のチップ上に製作されてもよい。これにより、半導体装置１（複合素子）を実装する上で、基板にマウントする部品点数が抵抗の分だけ減るので、コストを削減することが可能となる。
【０１５２】
抵抗Ｒｇｓを半導体のチップ上に製作することにより製作された素子は、抵抗Ｒｇｓに相当する素子となる。上記製作された素子の電気的特性では、理想的な抵抗特性から外れて半導体特性が現れることがある。
【０１５３】
〔第２実施形態〕
本発明の他の実施形態である実施形態２について、図３及び図４に基づいて説明すれば、以下の通りである。なお、本実施形態２において説明すること以外の構成は、前記実施形態１と同じである。また、説明の便宜上、前記実施形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１５４】
（半導体装置１１の構成）
図３は、本実施形態に係る半導体装置１１の回路図である。半導体装置１１（即ち複合素子）は、ＦＥＴ３と、ＭＯＳＦＥＴ４と、抵抗Ｒｇｓと、ダイオードＤ２と、容量Ｃｄｇ，Ｊとを備える。
【０１５５】
図３の半導体装置１１において、ＭＯＳＦＥＴ４のソースと、抵抗Ｒｇｓの一端とは、互いに接続されている。ダイオード４ｄは、ＭＯＳＦＥＴ４に寄生しているボディダイオードである。
【０１５６】
また、ＭＯＳＦＥＴ４のドレインと、ボディダイオード４ｄのカソードと、ＦＥＴ３のソースとは、互いに接続されている。
【０１５７】
さらに、抵抗Ｒｇｓの他端と、ダイオードＤ２のアノードと、ＦＥＴ３のゲートとは、互いに接続されている。
【０１５８】
さらに、ダイオードＤ２のカソードは、容量Ｃｄｇ，Ｊの一端に接続されている。
【０１５９】
そして、容量Ｃｄｇ，Ｊの他端と、ＦＥＴ３のドレインとは、互いに接続されている。
【０１６０】
（逆回復特性測定実験）
（測定回路３０）
図４は、本実施形態に係る半導体装置１１の逆回復特性を測定する測定回路３０の回路図である。測定回路３０の構成は、図２の測定回路と同一であり、測定対象が変わっているだけである。即ち、図４の測定回路３０の測定対象は、半導体装置１１であるとともに、半導体装置１１のＭＯＳＦＥＴ４が構成するダイオードの逆回復特性を測定する回路である。
【０１６１】
図２の測定回路３０において、コイルＬ３０の他端と、抵抗Ｒｇｓの一端と、ＭＯＳＦＥＴ４のソースと、ＭＯＳＦＥＴ４のゲートと、装置ＦＥＴ２５のドレインとは、互いに接続されている。
【０１６２】
抵抗Ｒｇｓの他端は、ダイオードＤ２のアノードと、ＦＥＴ３のゲートとに接続されている。
【０１６３】
ダイオードＤ２のカソードは、容量Ｃｄｇ，Ｊの一端に接続されている。そして、容量Ｃｄｇ，Ｊの他端と、ＦＥＴ３のドレインとは、電流計Ｉ３０の入力に接続されている。その他の接続関係は、図２の測定回路３０と同一である。
【０１６４】
（逆回復特性の測定）
ここで、図４の回路を用いて行う逆回復特性の測定について、以下に説明する。
【０１６５】
まず、図４の測定回路において、信号発生器ＯＳ３０から装置ＦＥＴ２５のゲートにハイレベルの信号を出力して、装置ＦＥＴ２５をオンさせる。すると、電源電圧（電圧源Ｖ３０の出力電圧）によって、コイルＬ３０に電流が流れる。その間、半導体装置１１はオフしている。即ち、半導体装置１１内の２つのＦＥＴは、共にオフしている。
【０１６６】
コイルＬ３０に電流を流した状態で装置ＦＥＴ２５をオフさせると、装置ＦＥＴ２５のドレインの電位、即ち、半導体装置１のソースの電位が上昇する。
【０１６７】
そして、半導体装置１のソースの電位が電源電圧に略等しくなると、ノーマリーオン型のＦＥＴ３が導通する。
【０１６８】
半導体装置１のソースの電位が、ノーマリーオフ型のＭＯＳＦＥＴ４が有するボディダイオード４ｄの順方向電圧と電源電圧との和の電圧程度まで上昇すると、ボディダイオード４ｄがオンして半導体装置１１がオンする。半導体装置１１がオンすることにより、電流が回生し、半導体装置１のソースにおける電位上昇は止まる。半導体装置１１がオンした際の回生する電流は、コイルＬ３０の一端→コイルＬ３０の他端→ＭＯＳＦＥＴ４のソース→ＭＯＳＦＥＴ４のドレイン→ＦＥＴ３のソース→ＦＥＴ３のドレイン→電流計Ｉ３０の経路で流れる。
【０１６９】
以上が、逆回復特性の測定における前段階である。
【０１７０】
逆回復特性を測定するには、前記回生する電流が流れている状態で、再度、装置ＦＥＴ２５をオンさせる。これにより、半導体装置１１において流れている前記回生する電流の値が、徐々に減少する。前記回生する電流の減少率が、ｄｉ／ｄｔである。
【０１７１】
前記回生する電流がゼロになると、前記回生する電流とは向きが逆の電流、即ち、逆回復電流（図６のＩｒ）が流れる。逆回復電流は、電流計Ｉ３０→ＦＥＴ３のドレイン→ＦＥＴ３のソース→ＭＯＳＦＥＴ４のドレイン→ＭＯＳＦＥＴ４のソース→装置ＦＥＴ２５のドレイン→装置ＦＥＴ２５のソース→グランド（ＧＮＤ）の経路で流れる。
【０１７２】
また、半導体装置１は、ダイオードＤ２及び容量Ｃｄｇ，Ｊを備えている。このため、逆回復電流が流れるのと同時に、電流計Ｉ３０→容量Ｃｄｇ，Ｊ→ダイオードＤ２の寄生容量→抵抗Ｒｇｓ→装置ＦＥＴ２５のドレイン→装置ＦＥＴ２５のソース→グランド（ＧＮＤ）の経路でゲート駆動電流Ｉｇが流れる。
【０１７３】
ゲート駆動電流Ｉｇが流れる際は、ダイオードＤ２がオフしている。よって、ダイオードＤ２の寄生容量と容量Ｃｄｇ，Ｊとが直列接続されて構成される容量に、ゲート駆動電流Ｉｇが流れる。
【０１７４】
ダイオードＤ２の寄生容量の容量値は、容量Ｃｄｇ，Ｊの容量値よりも小さくなるように設計する。よって、直列接続されて構成される容量では、ダイオードＤ２の寄生容量の占める割合が大きい（支配的である）。即ち、ダイオードＤ２の寄生容量は、容量Ｃｄｇ，Ｊに容量値が小さい容量を接続したものと同様の効果を奏する。
【０１７５】
このように、半導体装置１では、逆回復電流とゲート駆動電流Ｉｇとが同時に流れる。よって、ＭＯＳＦＥＴ４の有するボディダイオード４ｄがオフする、即ち回復すると同時に始まる、装置ＦＥＴ２５のドレインの電位低下、即ち、半導体装置１のソースの電位低下が、従来の半導体装置よりも早い。従って、本実施形態に係る半導体装置１１は、従来の半導体装置よりも高速にオフする。即ち、本実施形態に係る半導体装置１１は、従来の半導体装置よりも良好な逆回復特性を実現する。
【０１７６】
半導体装置１のソースの電位低下に伴い、ＭＯＳＦＥＴ４の有するボディダイオード４ｄがオフするので、ＭＯＳＦＥＴ４のドレイン−ソース間電圧が上昇する。
【０１７７】
ＦＥＴ３のゲート−ソース間電圧が、負の閾値電圧を越えて０Ｖに近づくと、ＦＥＴ３がオフする。
【０１７８】
装置ＦＥＴ２５のドレインの電位、即ち、半導体装置１のソースの電位が、グランド電圧まで降下する。より正確には、装置ＦＥＴ２５のドレインの電位、即ち、半導体装置１のソースの電位が、装置ＦＥＴ２５のオン電圧まで降下する。
【０１７９】
このようにして、半導体装置１１がオンしている状態からオフするまでの逆回復電流を観測することが出来る。即ち、半導体装置１１の逆回復特性を測定することが出来る。
【０１８０】
以上のように、本実施形態に係る半導体装置１１は、ダイオードＤ２及び容量Ｃｄｇ，Ｊを備えている。よって、カスコード接続された２つのＦＥＴを備える半導体装置において、半導体装置のソースから半導体装置のドレインへ流れる電流がオフする際に、半導体装置のドレインから半導体装置のソースに流れる電流である逆回復電流が流れる。この逆回復電流に加えて、ダイオードＤ２、容量Ｃｄｇ，Ｊ及び抵抗Ｒｇｓに、ゲート駆動電流Ｉｇが流れる。
【０１８１】
ゲート駆動電流Ｉｇは、容量Ｃｄｇ，Ｊ→ダイオードＤ２の寄生容量→抵抗Ｒｇｓ→ＭＯＳＦＥＴ４のソース（装置ＦＥＴ２５のドレイン）→装置ＦＥＴ２５のソース→グランド（ＧＮＤ）の経路で流れる。
【０１８２】
よって、半導体装置１１は、従来の半導体装置よりも高速にオフすることが出来る。即ち、半導体装置１１のスイッチング速度が速くなる。
【０１８３】
従って、本実施形態に係る半導体装置１１は、逆回復電流の流れる時間が、従来の半導体装置よりも短くなる結果、良好な逆回復特性を実現することが出来る。
【０１８４】
また、半導体装置１１は、ゲート駆動電流Ｉｇを流すために、ダイオードＤ２及び容量Ｃｄｇ，Ｊを備えている。これにより、容量Ｃｄｇ，Ｊの容量値は、逆回復特性を改善するために小さくする必要が無くなる。即ち、容量Ｃｄｇ，Ｊの容量値は、良好なＥＭＣを実現することが出来る程度に（スイッチング損失が大きくなりすぎない程度に）大きな値とすればよい。これにより、良好なＥＭＣを実現することが出来ると共に、半導体装置１１における逆回復電流損失を低減することが出来る。
【０１８５】
さらに、従来の半導体装置と異なり、ノーマリーオン型のＦＥＴ３を動作させるために負電源（負の電圧を供給する電圧源）を設ける必要が無いので、従来の半導体装置よりも安価である。
【０１８６】
従って、良好な逆回復特性と良好なＥＭＣとを同時に実現することが出来て、かつ、従来の半導体装置よりも安価である半導体装置１１を提供することが出来る。
【０１８７】
（半導体装置１１の各パラメータ）
本実施形態に係る半導体装置１１では、実施形態１の半導体装置１と同様に、ＦＥＴ３の入力容量と抵抗Ｒｇｓの抵抗値とを掛けた時定数によって、ＦＥＴ３のオンする時間（ターンオン時間）と、ＦＥＴ３のオフする時間（ターンオフ時間）とが定まる。
【０１８８】
よって、ＦＥＴ３のオンする際の半導体装置１の各パラメータについて、実施形態１に記載の（１）式〜（４）式が成立する。
【０１８９】
ここで、本実施形態に係る半導体装置１１は容量Ｃｄｇ，Ｊを備えている。容量Ｃｄｇ，Ｊを追加することは、ドレイン−ゲート間の容量Ｃｄｇを大きくすることと同等の効果を奏する。
【０１９０】
よって、ＦＥＴ３がオンする際は、容量Ｃｄｇ，Ｊによって、電流ＩＤの変化率ｄＩＤ／ｄｔ（ｏｎ）（即ちｄｉ／ｄｔ）が小さくなることが（１）式から分かる。同様に、容量Ｃｄｇ，Ｊによって、電圧ＶＤの変化率ｄＶＤ／ｄｔ（ｏｎ）（即ちｄｖ／ｄｔ）が小さくなることが（２）式から分かる。
【０１９１】
また、ＦＥＴ３がオフする際は、（３）式及び（４）式より、変化率ｄＶＤ／ｄｔ（ｏｆｆ）は、容量Ｃｄｇ，Ｊを追加する（即ちＣｄｇを大きくする）と、（３）式に従って小さくなる結果、（４）式に示されるように、ＣＤ（ａｌｌ）の逆数に比例することとなる。
【０１９２】
（時定数の選択）
第１実施形態の半導体装置１、及び、第２実施形態の半導体装置１１では、非特許文献１で開示されている従来のカスコード接続回路と比較すると、ダイオードが追加されている。
【０１９３】
こうすることで、スイッチングの速さを決定する時定数を、ターンオンの場合とターンオフの場合とで、異ならせるようにした。より具体的には、ターンオフの場合における時定数を、ターンオンの場合における時定数よりも小さくする。
【０１９４】
これにより、ターンオフが速くなって逆回復特性が向上した。また、ターンオンの場合における時定数は、ターンオフの場合における時定数とは、独立して調整可能である（設計時に調整する）。従って、ＥＭＣを考慮した時定数の選択が可能となる。
【０１９５】
時定数を小さくすることの具体的な意味は、以下の通りである。
【０１９６】
第１実施形態の半導体装置１では、ターンオフの場合におけるゲート駆動電流が、ダイオードＤ１を介することにより、ＦＥＴ３のゲート抵抗の抵抗値を減らしたことと同様の効果を奏する。
【０１９７】
これにより、ターンオフの場合におけるゲート駆動電流が増えるので、ＦＥＴ３の入力容量からの電荷の引き抜きが速くなる結果、スイッチングが速くなる。
【０１９８】
第２実施形態の半導体装置１１では、ゲート駆動電流ｉｇがダイオードＤ２の寄生容量を介する構成とすることにより、ＦＥＴ３のゲートドレイン容量を減らす。これにより、ＦＥ３の入力容量が減るので、引き抜く電荷そのものが減る結果、スイッチングが速くなる。
【０１９９】
（適用例）
本発明の電子機器は、半導体装置１，１１のいずれか１つを備えているので、良好な逆回復特性と良好なＥＭＣとを同時に実現することが出来て、かつ、従来の半導体装置を用いる場合よりも安価である。
【０２００】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０２０１】
本発明の半導体装置は、電子機器に適用することが出来る。特に、逆回復特性の損失が課題となるインバータ回路に好適に用いることが出来る。
【符号の説明】
【０２０２】
１，１１ 半導体装置
３ ＦＥＴ（第１電界効果トランジスタ）
４ ＭＯＳＦＥＴ（第２電界効果トランジスタ）
４ｄ ボディダイオード
Ｃｄｇ，Ｊ 容量
Ｄ１ ダイオード
Ｄ２ ダイオード
Ｉｇ ゲート駆動電流
Ｉｇ１ ゲート駆動電流
Ｉｇ２ ゲート駆動電流
Ｉｒ 逆回復電流
Ｒｇｓ 抵抗
ｔｒ 逆回復時間
【技術分野】
【０００１】
本発明は、半導体装置および電子機器に関し、特に、ノーマリーオン型の電界効果トランジスタを備える半導体装置および電子機器に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）、ＡｌＧａＮ及びＩｎＧａＮ等に代表されるＩＩＩ族窒化物半導体は、その材料的な優位性から、パワーデバイスに用いられた場合に、高耐圧、高速動作、高耐熱性および低オン抵抗等の良好なデバイス特性が期待され得る。このため、パワーデバイスとしての性能限界が近づいてきた従来のＳｉ材料に代わり、ＩＩＩ族窒化物半導体を利用するパワーデバイスの開発が進められている。
【０００３】
特に、電界効果トランジスタ（ＦＥＴ）に関しては、例えばＡｌＧａＮとＧａＮとのヘテロ接合界面近傍に高濃度の２次元電子ガス（２ＤＥＧ）が形成されることにより、高電子移動度を有するトランジスタを実現することが出来る。即ち、ＦＥＴのオン抵抗をより低くすることができる。そして、このようなヘテロ接合界面を利用する種々のデバイス構造が提案されている。
【０００４】
このようなＧａＮ ＦＥＴは、通常、負の閾値電圧を有し、ゲート電圧が０Ｖ（ゼロボルト）のときにはオン状態となって、ドレイン電流が流れるノーマリーオン型である。
【０００５】
一方、例えば金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）および絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）は、ノーマリーオフ型が主流になっている。即ち、正の閾値電圧を有し、ゲート電圧が０Ｖのときにはオフ状態となって、ドレイン電流が流れない。
【０００６】
ノーマリーオン型のＧａＮ ＦＥＴは、高耐圧、高速動作、高耐熱性および低オン抵抗などの良好な特性を有している一方で、負電圧をゲートに供給する必要がある。このことから、ノーマリーオン型のＧａＮ ＦＥＴを使用する際は、負電圧の供給源によるコスト・回路規模の増大が生じるという問題点がある。
【０００７】
ここで、ＧａＮ ＦＥＴを、ノーマリーオフ型のＦＥＴとして使用するには、ノーマリーオン型の電界効果トランジスタとノーマリーオフ型のＭＯＳＦＥＴとをいわゆるカスコード接続する。これにより、ノーマリーオフ動作を実現する電力用半導体装置がよく知られている。ノーマリーオフ型のＭＯＳＦＥＴとして、低耐圧のＭＯＳＦＥＴが使用できることから、コストアップや特性の劣化を最小限にすることができる。
【０００８】
例えば、非特許文献１には、ノーマリーオン型ＳｉＣ ＪＦＥＴ（ジャンクション電界効果トランジスタ）とＭＯＳＦＥＴとのカスコード接続回路に関して、ＥＭＣに対応するためにｄｖ／ｄｔを制御する方法が開示されている。具体的には、図９の（ａ）及び（ｂ）に示されるように、Ｃｄｇ，Ｍ、または、Ｒｄ、Ｃｄｇ，Ｊ及びＲｇｓを追加することによって、スイッチング動作時の負帰還の時定数を変えて、ｄｖ／ｄｔを制御する。
【０００９】
なお、図９の（ａ）及び（ｂ）の回路図において、Ｃｄｇ，Ｍ、Ｃｄｇ，Ｊ及びＲｇｓが可変となっている理由は、容量値または抵抗値を変化させることによって、ｄｖ／ｄｔが制御できることを示す実験のためであり、可変である必要は無い。ドレイン−ゲート間容量または内部ゲート抵抗に応じて、負帰還の時定数を設計時に適切に決定することにより、スイッチング損失により変化する電力効率とノイズとのバランスの取れた電圧の変化率ｄｖ／ｄｔを実現する。
【００１０】
また、非特許文献２では、ノーマリーオン型ＳｉＣ ＪＦＥＴとＭＯＳＦＥＴとのカスコード接続回路が開示されている。また、前記カスコード接続回路では、ソースからドレイン方向の電流がオフする際にドレインからソース方向に流れる逆回復電流が大きいことと、大きい逆方向電流を避けるための制御方法も開示されている。さらに、カスコード接続回路とは異なる制御方法も開示されている。
【００１１】
さらに、特許文献１では、ノーマリーオフ動作を実現するとともに製造コストの増大を防ぐことが可能な半導体装置が開示されている。
【００１２】
さらに、特許文献２では、逆回復電流に起因するスイッチング損失を減少する電力用半導体装置が開示されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１１−２９３８６号公報（２０１１年２月１０日公開）
【特許文献２】特開２００６−１５８１８５号公報（２００６年６月１５日公開）
【非特許文献】
【００１４】
【非特許文献１】“Ｃｏｎｔｒｏｌｌａｂｌｅ ｄｖ／ｄｔ Ｂｅｈａｖｉｏｕｒ ｏｆ ｔｈｅ ＳｉＣ ＭＯＳＦＥＴ／ＪＦＥＴ Ｃａｓｃｏｄｅ Ａｎ Ａｌｔｅｒｎａｔｉｖｅ Ｈａｒｄ Ｃｏｍｍｕｔａｔｅｄ Ｓｗｉｔｃｈ ｆｏｒ Ｔｅｌｅｃｏｍ Ａｐｐｌｉｃａｔｉｏｎｓ” Ａｐｐｌｉｅｄ Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｎｆｅｒｅｎｃｅ ａｎｄ Ｅｘｐｏｓｉｔｉｏｎ ２０１０
【非特許文献２】“ＣＡＳＣＯＤＥ ＬＩＧＨＴ − ｎｏｒｍａｌｌｙ−ｏｎ ＪＦＥＴ ｓｔａｎｄ ａｌｏｎｅ ｐｅｒｆｏｒｍａｎｃｅ ｉｎ ａ ｎｏｒｍａｌｌｙ−ｏｆｆ Ｃａｓｃｏｄｅ ｃｉｒｃｕｉｔ” Ｐｏｗｅｒ Ｃｏｎｖｅｒｓｉｏｎ／Ｉｎｔｅｌｌｉｇｅｎｔ Ｍｏｔｉｏｎ（ＰＣＩＭ） Ｅｕｒｏｐｅ ２０１０
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、非特許文献２に記載の構成では、ノーマリーオン型のＪＦＥＴをオフさせるために負電源を供給する必要があるため、負電源が必要になる。そして、負電源が必要になることにより、製造コストが増大するという問題点があった。
【００１６】
また、非特許文献２に示されるような、ノーマリーオン型ＳｉＣ ＪＦＥＴとＭＯＳＦＥＴとのカスコード接続回路において、逆回復特性の改善を図ると、ＥＭＣ（electromagnetic compatibility：電磁的両立性）が悪化するという課題がある。
【００１７】
ここで、逆回復特性の測定について、図１０を用いて説明する。
【００１８】
（逆回復特性測定実験）
（測定装置１３０）
図１０は、評価対象１２１の逆回復特性を測定する測定装置１３０の回路図である。測定装置１３０は、電圧源Ｖ１３０、容量Ｃ１３０、電流計Ｉ１３０、コイルＬ１３０、信号発生器ＯＳ１３０、及び、装置ＦＥＴ１２５を備える。
【００１９】
評価対象１２１は、図１１で示される従来の半導体装置１２１’（即ち複合素子）であり、ノーマリーオン型のＦＥＴ１２３とノーマリーオフ型のＭＯＳＦＥＴ１２４と、抵抗Ｒ１２１とを備える。
【００２０】
ここで、ノーマリーオン型のＦＥＴ１２３とノーマリーオフ型のＭＯＳＦＥＴ１２４とは、抵抗Ｒ１２１を介してカスコード接続されて構成されている。
【００２１】
なお、ノーマリーオフ型のＭＯＳＦＥＴ１２４のゲートを、半導体装置１２１’のゲートと称する。同様に、ノーマリーオフ型のＭＯＳＦＥＴ１２４のソースを、半導体装置１２１’のソースと称する。さらに、ノーマリーオン型のＦＥＴ１２３のドレインを、半導体装置１２１’のドレインと称する。
【００２２】
評価対象１２１（即ち半導体装置１２１’）では、ＭＯＳＦＥＴ１２４のゲートと、ＭＯＳＦＥＴ１２４のソースとが短絡されている。この場合、ＭＯＳＦＥＴ１２４のソースがダイオードのアノードとして作用し、ＭＯＳＦＥＴ１２４のドレインがダイオードのカソードとして作用する。よって、ＭＯＳＦＥＴ１２４がダイオード特性を示す。カスコード接続により評価対象１２１もダイオード特性を示す。図１０の回路は、評価対象１２１の逆回復特性を測定する回路である。
【００２３】
図１０の測定装置１３０において、電圧源Ｖ１３０の出力（＋）は、容量Ｃ１３０の一端と、電流計Ｉ１３０の出力と、コイルＬ１３０の一端とに接続されている。コイルＬ１３０の他端と、抵抗Ｒ１２１の一端と、ＭＯＳＦＥＴ１２４のソースと、ＭＯＳＦＥＴ１２４のゲートと、装置ＦＥＴ１２５のドレインとは、互いに接続されている。
【００２４】
抵抗Ｒ１２１の他端は、ＦＥＴ１２３のゲートに接続されている。ＦＥＴ１２３のソースは、ＭＯＳＦＥＴ１２４のドレインに接続されている。ＦＥＴ１２３のドレインは、電流計Ｉ１３０の入力に接続されている。
【００２５】
そして、電圧源Ｖ１３０の入力（−）と、容量Ｃ１３０の他端と、装置ＦＥＴ１２５のソースとは、電気的に接地されている。
【００２６】
（逆回復特性の測定）
ここで、図１０の回路を用いて行う逆回復特性の測定について、以下に説明する。
【００２７】
まず、図１０の測定回路において、信号発生器ＯＳ１３０から装置ＦＥＴ１２５のゲートにハイレベルの信号を出力して、装置ＦＥＴ１２５をオンさせる。すると、電源電圧（電圧源Ｖ１３０の出力電圧）によって、コイルＬ１３０に電流が流れる。その間、評価対象１２１はオフしている。即ち、評価対象１２１内の２つのＦＥＴは、共にオフしている。
【００２８】
コイルＬ１３０に電流を流した状態で装置ＦＥＴ１２５をオフさせると、装置ＦＥＴ１２５のドレインの電位、即ち、半導体装置１２１’のソースの電位が上昇する。
【００２９】
そして、半導体装置１２１’のソースの電位が電源電圧に略等しくなると、ノーマリーオン型のＦＥＴ１２３が導通する。但し、この状態では、ノーマリーオフ型のＭＯＳＦＥＴ１２４はまだオフの状態である。
【００３０】
半導体装置１２１’のソースの電位が、ノーマリーオフ型のＭＯＳＦＥＴ１２４が有するボディダイオードの順方向電圧と電源電圧との和の電圧程度まで上昇すると、ボディダイオードがオンして評価対象１２１がオンする。評価対象１２１がオンすることにより、電流が回生し、半導体装置１２１’のソースにおける電位上昇は止まる。評価対象１２１がオンした際の回生する電流は、コイルＬ１３０の一端→コイルＬ１３０の他端→ＭＯＳＦＥＴ１２４のソース→ＭＯＳＦＥＴ１２４のドレイン→ＦＥＴ１２３のソース→ＦＥＴ１２３のドレイン→電流計Ｉ１３０の経路で流れる。
【００３１】
以上が、逆回復特性の測定における前段階である。
【００３２】
逆回復特性を測定するには、前記回生する電流が流れている状態で、再度、装置ＦＥＴ１２５をオンさせる。これにより、評価対象１２１において流れている前記回生する電流の値が、急激に減少する。前記回生する電流の減少率が、ｄｉ／ｄｔである。
【００３３】
前記回生する電流がゼロになると、前記回生する電流とは向きが逆の電流、即ち、逆回復電流が流れる。逆回復電流は、電流計Ｉ１３０→ＦＥＴ１２３のドレイン→ＦＥＴ１２３のソース→ＭＯＳＦＥＴ１２４のドレイン→ＭＯＳＦＥＴ１２４のソース→装置ＦＥＴ１２５のドレイン→装置ＦＥＴ１２５のソース→グランド（ＧＮＤ）の経路で流れる。
【００３４】
ＭＯＳＦＥＴ１２４の有するボディダイオードがオフする、即ち回復すると同時に、装置ＦＥＴ１２５のドレインの電位、即ち、半導体装置１２１’のソースの電位が低下し始める。半導体装置１２１’のソースの電位低下に伴い、ＭＯＳＦＥＴ１２４の有するボディダイオードがオフするので、ＭＯＳＦＥＴ１２４のドレイン−ソース間電圧が上昇する。
【００３５】
ＦＥＴ１２３のゲート−ソース間電圧が、負の閾値電圧を越えて０Ｖに近づくと、ＦＥＴ１２３がオフする。
【００３６】
装置ＦＥＴ１２５のドレインの電位、即ち、半導体装置１２１’のソースの電位が、グランド電圧まで降下する。より正確には、装置ＦＥＴ１２５のドレインの電位、即ち、半導体装置１２１’のソースの電位が、装置ＦＥＴ１２５のオン電圧まで降下する。
【００３７】
このようにして、評価対象１２１がオンしている状態からオフするまでの逆回復電流を観測することが出来る。即ち、評価対象１２１の逆回復特性を測定することが出来る。
【００３８】
（回生後に流れる電流）
ここで、前記回生が生じた後に流れる電流について補足する。前記回生する電流が流れている状態で、装置ＦＥＴ１２５をオンさせると、コイルＬ１３０に流れる電流が、前記回生する電流から、装置ＦＥＴ電流（装置ＦＥＴ１２５に流れる）に切り替わる。但し、図１０の回路における各ダイオードが、理想的なダイオードである場合、前記回生する電流は、ゼロになった後にゼロのままとなる。
【００３９】
電流が切り替わった直後、即ち、前記回生する電流がゼロになった直後、ＭＯＳＦＥＴ１２４のドレインからソースに向かって電流が流れる。何故ならば、ＭＯＳＦＥＴ１２４の有するボディダイオードは、まだ回復(オフ)していないためである。
【００４０】
コイルＬ１３０に流れる電流が、前記回生する電流から装置ＦＥＴ電流に切り替わる過程で、ＦＥＴ１２３はオン状態を維持している。
【００４１】
ＭＯＳＦＥＴ１２４の有するボディダイオードがオフすると、ＭＯＳＦＥＴ１２４の出力容量（ドレイン−ソース間寄生容量）へ充電電流が流れる。ＦＥＴ１２３はオン状態を維持している。
【００４２】
ここで、ＭＯＳＦＥＴ１２４の内部ゲート抵抗が小さい場合を考える。この場合、ＭＯＳＦＥＴ１２４のドレイン−ソース間電圧が、ＦＥＴ１２３の閾値電圧（ＦＥＴ１２３がノーマリーオンなので負の電圧）の絶対値より高くなると、ＦＥＴ１２３がオフして、充電電流が流れる。充電が終了すると、即ち、装置ＦＥＴ１２５のドレインの電位がグランド電位まで低下すると、充電電流はゼロになる。
【００４３】
一方、ＭＯＳＦＥＴ１２４の内部ゲート抵抗が大きい場合を考える。この場合、ＭＯＳＦＥＴ１２４のドレイン−ソース間電圧が上がると、内部ゲート抵抗とＦＥＴ１２３の入力容量とで定まる時定数に応じた遅延を経て、負の電圧であるＦＥＴ１２３のゲート−ソース間電圧の絶対値が小さくなる（０Ｖへ近づく）。遅延を介しているので、ＦＥＴ１２３のゲート−ソース間電圧の絶対値が閾値以下になる前に、ＭＯＳＦＥＴ１２４のドレイン−ソース間電圧がブレイクダウン電圧を越える。この結果、ＭＯＳＦＥＴ１２４に、充電電流とは別の電流であるブレイクダウン電流が流れる。
【００４４】
負の電圧であるＦＥＴ１２３のゲート−ソース間電圧の絶対値が、閾値以下になると、ＦＥＴ１２３がオフして、充電電流が流れる。充電が終了すると、即ち、装置ＦＥＴ１２５のドレインの電位がグランド電位まで低下すると、充電電流はゼロになる。
【００４５】
前記回生する電流がゼロになった後に流れ始めて、充電が終了するまで流れる電流が、逆回復電流である。
【００４６】
逆回復電流と充電電流とは明確に区分することが難しく、逆回復電流の中に充電電流も含まれる。
【００４７】
（従来の発明が有している課題）
従来の発明が有している課題をまとめる。非特許文献２に係る発明では、上述したように、負電源の追加による製造コストの増大という問題点があった。
【００４８】
次に、非特許文献１には、カスコード接続を用いて構成された半導体装置は逆回復特性が悪い旨の記載がある。ここで、逆回復特性のみを改善したいのであれば、図１０の評価対象１２１において抵抗Ｒ１２１の抵抗値を小さくして、評価対象１２１のオフを速くすればよい。ただし、抵抗Ｒ１２１の抵抗値を小さくすると、評価対象１２１のオンも速くなる。このため、非特許文献１にある通り、ＥＭＣが悪化する。
【００４９】
ここで、図１２は、抵抗Ｒ１２１の抵抗値を小さくすることによって、逆回復電流が小さくなり、逆回復時間が短くなることを示す波形図である。図１２の（ａ）は、抵抗Ｒ１２１が１０Ωである場合の波形図であり、図１２の（ｂ）は、抵抗Ｒ１２１が０Ω（ゼロオーム）である場合の波形図である。図１２の（ａ）及び（ｂ）から分かるように、抵抗Ｒ１２１の抵抗値を小さくすると、逆回復電流Ｉｒが減少する。また、逆回復時間ｔｒも、前記抵抗値を小さくすると短くなる。
【００５０】
最後に、特許文献１，２に係る発明は、いずれもカスコード接続を用いて構成された半導体装置を備えている。よって、非特許文献１に係る発明と同様に、逆回復特性とＥＭＣとがトレードオフの関係になる。
【００５１】
このように、カスコード接続を用いて構成された半導体装置を備える従来の半導体装置（例えば評価対象１２１）では、負電源により製造コストが増加するか、逆回復特性とＥＭＣとがトレードオフの関係になっていた。
【００５２】
本発明は、前記従来の問題点に鑑みなされたものであって、その目的は、良好な逆回復特性と良好なＥＭＣとを同時に実現することが出来て、かつ、従来の半導体装置よりも安価である半導体装置及び電子機器を提供することにある。
【課題を解決するための手段】
【００５３】
本発明の半導体装置は、前記課題を解決するために、ノーマリーオン型の第１電界効果トランジスタと、ノーマリーオフ型の第２電界効果トランジスタとを備える半導体装置であって、前記第１電界効果トランジスタのソース電極と前記第２電界効果トランジスタのドレイン電極とが接続されるとともに、一端が、前記第１電界効果トランジスタのゲートに接続され、他端が、前記第２電界効果トランジスタのソースに接続される抵抗と、アノードが、前記第１電界効果トランジスタのゲートに接続され、カソードが、前記第２電界効果トランジスタのソースに接続されるダイオードとを備えることを特徴とする。
【００５４】
前記発明によれば、前記半導体装置は、前記ダイオードを備えている。よって、カスコード接続された２つの電界効果トランジスタ（前記第１電界効果トランジスタ及び前記第２電界効果トランジスタ）において、前記第２電界効果トランジスタに流れる電流がオフする際に、前記抵抗に優先して前記ダイオードにゲート駆動電流が流れる。
【００５５】
前記ゲート駆動電流は、前記第１電界効果トランジスタのドレイン→前記第１電界効果トランジスタのドレインゲート寄生容量→前記第１電界効果トランジスタのゲート→前記ダイオード→前記第２電界効果トランジスタのソースの経路と、前記第１電界効果トランジスタのソース→前記第１電界効果トランジスタのゲートソース寄生容量→前記第１電界効果トランジスタのゲート→前記ダイオード→前記第２電界効果トランジスタのソースの経路とで流れる。
【００５６】
よって、前記半導体装置は、従来の半導体装置よりも高速にオフすることが出来る。即ち、前記半導体装置のスイッチング速度が速くなる。
【００５７】
従って、前記半導体装置は、前記逆回復電流の流れる時間が、従来の半導体装置よりも短くなる結果、良好な逆回復特性を実現することが出来る。
【００５８】
また、前記半導体装置は前記ダイオードを備えているため、前記ダイオードと並列に接続された前記抵抗の抵抗値は、逆回復特性を改善するために小さくする必要は無い。即ち、前記抵抗の抵抗値は、良好なＥＭＣ（electromagnetic compatibility：電磁的両立性）を実現することが出来る程度に（スイッチング損失が大きくなりすぎない程度に）大きな値とすればよい。これにより、良好なＥＭＣを実現することが出来ると共に、前記半導体装置におけるスイッチング損失を低減することが出来る。
【００５９】
さらに、従来の半導体装置と異なり、ノーマリーオン型の前記第１電界効果トランジスタを動作させるために負電源（負の電圧を供給する電圧源）を設ける必要が無いので、従来の半導体装置よりも安価である。
【００６０】
従って、良好な逆回復特性と良好なＥＭＣとを同時に実現することが出来て、かつ、従来の半導体装置よりも安価である半導体装置を提供することが出来る。
【００６１】
前記半導体装置では、前記ダイオードは、前記第２電界効果トランジスタのソースの電極と、半導体とを接合して形成されたショットキー接合ダイオードであってもよい。
【００６２】
この場合、前記第２電界効果トランジスタと前記ダイオードが同一チップで製作可能なため、前記第２電界効果トランジスタと前記ダイオードを別々に実装するものと比較してコストを削減することができる。
【００６３】
また、ショットキー接合ダイオードである前記ダイオードは、オンするまでの時間が、ＰＮ接合ダイオードである前記ダイオードよりも短いので、前記ゲート駆動電流をより早く流して、前記半導体装置を高速にオフすることが出来る。
【００６４】
本発明の半導体装置は、前記課題を解決するために、ノーマリーオン型の第１電界効果トランジスタと、ノーマリーオフ型の第２電界効果トランジスタとを備える半導体装置であって、前記第１電界効果トランジスタのソースと前記第２電界効果トランジスタのドレインとが接続されるとともに、一端が、前記第１電界効果トランジスタのゲートに接続され、他端が、前記第２電界効果トランジスタのソースに接続される抵抗と、アノードが、前記第１電界効果トランジスタのゲートに接続されるダイオードと、一端が、前記第１電界効果トランジスタのドレインに接続され、他端が、前記ダイオードのカソードに接続される容量とを備えることを特徴とする。
【００６５】
前記発明によれば、前記半導体装置は、前記ダイオード及び前記容量を備えている。よって、カスコード接続された２つの電界効果トランジスタ（前記第１電界効果トランジスタ及び前記第２電界効果トランジスタ）において、半導体装置に流れる電流がオフする際に、前記ダイオード、前記容量及び前記抵抗に、ゲート駆動電流の一部が流れる。
【００６６】
前記ゲート駆動電流は、前記ダイオードの寄生容量→前記容量→前記抵抗→→前記第２電界効果トランジスタのソースの経路で流れる。
【００６７】
よって、前記半導体装置は、従来の半導体装置よりも高速にオフすることが出来る。即ち、前記半導体装置のスイッチング速度が速くなる。
【００６８】
従って、前記半導体装置は、逆回復電流の流れる時間が、従来の半導体装置よりも短くなる結果、良好な逆回復特性を実現することが出来る。
【００６９】
また、前記半導体装置は、前記ゲート駆動電流を流すために、前記ダイオード及び前記容量を備えている。これにより、前記容量の容量値は、良好なＥＭＣを実現するために大きくする必要が無くなる。これにより、良好なＥＭＣを実現することが出来ると共に、前記半導体装置におけるスイッチング損失を低減することが出来る。
【００７０】
さらに、従来の半導体装置と異なり、ノーマリーオン型の前記第１電界効果トランジスタを動作させるために負電源（負の電圧を供給する電圧源）を設ける必要が無いので、従来の半導体装置よりも安価である。
【００７１】
従って、良好な逆回復特性と良好なＥＭＣとを同時に実現することが出来て、かつ、従来の半導体装置よりも安価である半導体装置を提供することが出来る。
【００７２】
前記いずれかの半導体装置では、前記第１電界効果トランジスタは、ＩＩＩ族窒化物半導体を含んでもよい。これにより、前記第１電界効果トランジスタをノーマリーオン型の電界効果トランジスタとすることが出来るとともに、前記第１電界効果トランジスタにおいて高耐圧、高速動作、高耐熱性および低オン抵抗を実現することが出来る。
【００７３】
前記いずれかの半導体装置では、前記抵抗は、半導体のチップ上に製作されていてもよい。
【００７４】
これにより、前記半導体装置（複合素子）を実装する上で、基板にマウントする部品点数が抵抗の分だけ減るので、コストを削減することが可能となる。
【００７５】
本発明の電子機器は、前記いずれかの半導体装置を備えているので、良好な逆回復特性と良好なＥＭＣとを同時に実現することが出来て、かつ、従来の半導体装置を用いる場合よりも安価である。
【発明の効果】
【００７６】
本発明の半導体装置は、以上のように、第１電界効果トランジスタのソースと第２電界効果トランジスタのドレインとが接続されるとともに、一端が、前記第１電界効果トランジスタのゲートに接続され、他端が、前記第２電界効果トランジスタのソースに接続される抵抗と、アノードが、前記第１電界効果トランジスタのゲートに接続され、カソードが、前記第２電界効果トランジスタのソースに接続されるダイオードとを備えるものである。
【００７７】
また、本発明の半導体装置は、以上のように、第１電界効果トランジスタのソースと第２電界効果トランジスタのドレインとが接続されるとともに、一端が、前記第１電界効果トランジスタのゲートに接続され、他端が、前記第２電界効果トランジスタのソースに接続される抵抗と、アノードが、前記第１電界効果トランジスタのゲートに接続されるダイオードと、一端が、前記第１電界効果トランジスタのドレインに接続され、他端が、前記ダイオードのカソードに接続される容量とを備えるものである。
【００７８】
それゆえ、良好な逆回復特性と良好なＥＭＣとを同時に実現することが出来て、かつ、従来の半導体装置よりも安価である半導体装置及び電子機器を提供するという効果を奏する。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施形態に係る半導体装置の回路図である。
【図２】本発明の実施形態に係る半導体装置の逆回復特性を測定する測定回路の回路図である。
【図３】本発明の他の実施形態に係る半導体装置の回路図である。
【図４】本発明の他の実施形態に係る半導体装置の逆回復特性を測定する測定回路の回路図である。
【図５】カスコード接続を用いて構成された半導体装置を用いた場合に発生するノイズを説明するための回路図である。
【図６】本発明の実施形態に係る半導体装置において、従来の半導体装置よりも逆回復電流が小さくなり、逆回復時間が短くなることを示す波形図であり、（ａ）は、従来の半導体装置における波形図であり、（ｂ）は、本発明の実施形態に係る半導体装置における波形図である。
【図７】ノーマリーオン型のＦＥＴにおける仕様の一例を示す図である。
【図８】ノーマリーオフ型のＭＯＳＦＥＴにおける仕様の一例を示す図である。
【図９】非特許文献１の図２に相当する図であり、（ａ）及び（ｂ）は、Ｃｄｇ，Ｍ、または、Ｒｄ、Ｃｄｇ，Ｊ及びＲｇｓを追加することによって、スイッチング動作時の負帰還の時定数を変えて、ｄｖ／ｄｔを制御することを説明する回路図である。
【図１０】評価対象の逆回復特性を測定する回路図である。
【図１１】評価対象である従来の半導体装置の回路図である。
【図１２】抵抗Ｒ１２１の抵抗値を小さくすることによって、逆回復電流が小さくなり、逆回復時間が短くなることを示す波形図であり、（ａ）は、抵抗Ｒ１２１が１０Ωである場合の波形図であり、（ｂ）は、抵抗Ｒ１２１が０Ωである場合の波形図である。
【発明を実施するための形態】
【００８０】
本発明の一実施形態について図１，図２及び図５〜図８に基づいて説明すれば、以下の通りである。
【００８１】
〔第１実施形態〕
（半導体装置１の構成）
図１は、本実施形態に係る半導体装置１の回路図である。半導体装置１（即ち複合素子）は、ノーマリーオン型のＦＥＴ３（第１電界効果トランジスタ）と、ノーマリーオフ型のＭＯＳＦＥＴ４（第２電界効果トランジスタ）と、抵抗Ｒｇｓと、ダイオードＤ１とを備える。
【００８２】
ノーマリーオン型のＦＥＴ３とノーマリーオフ型のＭＯＳＦＥＴ４とは、カスコード接続されて構成されている。また、ノーマリーオフ型のＭＯＳＦＥＴ４は、ボディダイオード４ｄを有している。
【００８３】
さらに、ＦＥＴ３は、窒化ガリウム（ＧａＮ）、ＡｌＧａＮ及びＩｎＧａＮ等に代表されるＩＩＩ族窒化物半導体（化合物半導体）を含んでいる。これにより、ＦＥＴ３をノーマリーオン型の電界効果トランジスタとすることが出来るとともに、ＦＥＴ３において高耐圧、高速動作、高耐熱性および低オン抵抗を実現することが出来る。
【００８４】
ここで、ＭＯＳＦＥＴ４のゲートを、半導体装置１のゲート（図１のＧ）と称する。同様に、ＭＯＳＦＥＴ４のソースを、半導体装置１のソース（図１のＳ）と称する。さらに、ＦＥＴ３のドレインを、半導体装置１のドレイン（図１のＤ）と称する。
【００８５】
図１の半導体装置１において、ＭＯＳＦＥＴ４のソースと、ボディダイオード４ｄのアノードと、抵抗Ｒｇｓの一端と、ダイオードＤ１のカソードとは、互いに接続されている。
【００８６】
また、ＭＯＳＦＥＴ４のドレインと、ボディダイオード４ｄのカソードと、ＦＥＴ３のソースとは、互いに接続されている。
【００８７】
さらに、抵抗Ｒｇｓの他端と、ダイオードＤ１のアノードと、ＦＥＴ３のゲートとは、互いに接続されている。
【００８８】
（半導体装置１の動作）
図１の半導体装置１では、半導体装置１をオンする際は、後述する電圧の変化率ｄｖ／ｄｔを抑える（小さくする）ことにより、良好なＥＭＣ（electromagnetic compatibility：電磁的両立性）を実現する。また、半導体装置１をオフする際は、ダイオードＤ１により高速にオフすることで、良好な逆回復特性を実現する。
【００８９】
まず、電圧の変化率ｄｖ／ｄｔを抑えることにより、良好なＥＭＣを実現する点に関連して、カスコード接続を用いて構成された半導体装置を用いた場合に発生するノイズについて、図５を用いて以下に説明する。
【００９０】
（電圧の変化率ｄｖ／ｄｔとノイズとの関係）
図５は、カスコード接続を用いて構成された半導体装置を用いた場合に発生するノイズを説明するための回路図である。
【００９１】
図５の回路は、半導体装置５１と、インバータ回路５２とから構成されている。
【００９２】
半導体装置５１は、ハイサイドＦＥＴ６１と、ローサイドＦＥＴ６２と、発振回路６０と、容量Ｃ６０とを備えている。容量Ｃ６１，Ｃ６２は、後述する寄生容量である。ハイサイドＦＥＴ６１は、ボディダイオード６１ｄを有しており、ローサイドＦＥＴ６２は、ボディダイオード６２ｄを有している。
【００９３】
インバータ回路５２は、コイルＬ５１と、容量Ｃ５２とを備えている。容量Ｃ５１は、後述する寄生容量である。
【００９４】
図５の回路において、容量Ｃ６０の一端と、ハイサイドＦＥＴ６１のドレインと、ボディダイオード６１ｄのカソードと、容量Ｃ６１の一端とには、入力電圧Ｖｉｎが印加される。
【００９５】
ハイサイドＦＥＴ６１のゲートには、発振回路６０から制御信号Ｓｃ−１が入力される。ハイサイドＦＥＴ６１は、制御信号Ｓｃ−１に応じて、オンまたはオフする。ローサイドＦＥＴ６２のゲートには、発振回路６０から制御信号Ｓｃ−２が入力される。ローサイドＦＥＴ６２は、制御信号Ｓｃ−２に応じて、オンまたはオフする。
【００９６】
ハイサイドＦＥＴ６１のソースと、ボディダイオード６１ｄのアノードと、容量Ｃ６１の他端と、ローサイドＦＥＴ６２のドレインと、ボディダイオード６２ｄのカソードと、容量Ｃ６２の一端と、コイルＬ５１の一端と、容量Ｃ５１の一端とは、接続されている。
【００９７】
コイルＬ５１の他端と、容量Ｃ５１の他端とは、容量Ｃ５２の一端に接続されている。
【００９８】
そして、容量Ｃ６０の他端と、ローサイドＦＥＴ６２のソースと、ボディダイオード６２ｄのアノードと、容量Ｃ６２の他端と、容量Ｃ５２の他端とは、電気的に接地されている。
【００９９】
ここで、図５の回路において、制御信号Ｓｃ−２によりローサイドＦＥＴ６２がオフして、還流電流がハイサイドＦＥＴ６１のボディダイオード６１ｄを通って流れている状態を考える。
【０１００】
まず、ハイサイドＦＥＴ６１には、容量Ｃ６１が寄生している。同様に、ローサイドＦＥＴ６２には容量Ｃ６２が寄生しており、コイルＬ５１には容量Ｃ５１が寄生している。
【０１０１】
以上に示した状態で、制御信号Ｓｃ−２によりローサイドＦＥＴ６２をオンした場合を考える。この場合、図５において、矢印つき破線Ｌ１で示される経路において、ハイサイドＦＥＴ６１の逆回復電流が流れる。
【０１０２】
ハイサイドＦＥＴ６１の逆回復電流の最大値は、当該逆回復電流が流れる直前に流れていた電流の変化率ｄｉ／ｄｔに依存し、一般に、変化率ｄｉ／ｄｔが大きいほど大きくなる。
【０１０３】
ハイサイドＦＥＴ６１のボディダイオード６１ｄがオフすると、ローサイドＦＥＴ６２のドレインに接続されている寄生容量（容量Ｃ５１，Ｃ６１，Ｃ６２）のそれぞれにおいて、充電または放電が行われる。容量Ｃ５１の充放電電流の経路を、矢印付き実線Ｌ２で示す。容量Ｃ６１の充電電流の経路を、矢印付き実線Ｌ３で示す。容量Ｃ６２の放電電流の経路を、矢印付き実線Ｌ４で示す。これらの電流（放電電流または充電電流）の大きさは、入力電圧Ｖｉｎの変化率ｄｖ／ｄｔに比例する。
【０１０４】
一方、図５の回路において、電流が流れる経路には、インダクタンスが寄生する。寄生インダクタンスにおける電流の変化は、経路上に設けられたノードの電位を変化させたり、経路の周囲の磁界を変化させたりする。ノードにおける電位の変化は、入力電圧Ｖｉｎが入力される端子における伝導性ノイズ源となる。経路の周囲における磁界の変化は、空間に放射される放射性ノイズのノイズ源となる。
【０１０５】
よって、ノイズを低減することにより良好なＥＭＣを実現するためには、逆回復電流の変化と充放電電流の変化とを小さくすることが有効である。
【０１０６】
逆回復電流の変化を小さくするには、充放電電流の変化率ｄｉ／ｄｔを小さくすること、または、変化率ｄｉ／ｄｔに対する依存性を小さくすることが有効である。充放電電流の変化（即ち充放電電流の変化率ｄｉ／ｄｔ）を小さくするためには、ｄ２ｖ／ｄｔ２を小さくすればよい。そして、ｄ２ｖ／ｄｔ２を小さくするためには、ｄｖ／ｄｔを小さくすることが有効である。
【０１０７】
一般に、一方のＦＥＴがオンする際のｄｖ／ｄｔを小さくするような設計を行うと、前記一方のＦＥＴに接続されているダイオード（他方のＦＥＴが有するボディダイオード）のｄｉ／ｄｔも小さくなる。
【０１０８】
以上のように、カスコード接続を用いて構成された半導体装置を用いた場合に発生するノイズを低減して、良好なＥＭＣを実現するためには、電圧の変化率ｄｖ／ｄｔを小さくすればよい。但し、小さくし過ぎるとスイッチング損失が増えるので、ＥＭＣとスイッチング損失とを考慮した最適なｄｖ／ｄｔ（バランスの良いｄｖ／ｄｔ）とする必要がある。
【０１０９】
ここで、本実施形態に係る半導体装置１の逆回復特性の測定について、図２を用いて説明する。
【０１１０】
（逆回復特性測定実験）
（測定装置３０）
図２は、本実施形態に係る半導体装置１の逆回復特性を測定する測定装置３０の回路図である。測定装置３０は、電圧源Ｖ３０、容量Ｃ３０、電流計Ｉ３０、コイルＬ３０、信号発生器ＯＳ３０、及び、装置ＦＥＴ２５を備える。
【０１１１】
半導体装置１では、ＭＯＳＦＥＴ４のゲートと、ＭＯＳＦＥＴ４のソースとが短絡されている。この場合、ＭＯＳＦＥＴ４のソースがダイオードのアノードとして作用し、ＭＯＳＦＥＴ４のドレインがダイオードのカソードとして作用する。よって、ＭＯＳＦＥＴ４がダイオード特性を示す。図２の回路は、ＭＯＳＦＥＴ４が構成するダイオードの逆回復特性を測定する回路である。
【０１１２】
図２の測定回路３０において、電圧源Ｖ３０の出力（＋）は、容量Ｃ３０の一端と、電流計Ｉ３０の出力と、コイルＬ３０の一端とに接続されている。コイルＬ３０の他端と、抵抗Ｒｇｓの一端と、ダイオードＤ１のカソードと、ＭＯＳＦＥＴ４のソースと、ボディダイオード４ｄのアノードと、ＭＯＳＦＥＴ４のゲートと、装置ＦＥＴ２５のドレインとは、互いに接続されている。
【０１１３】
抵抗Ｒｇｓの他端は、ダイオードＤ１のアノードと、ＦＥＴ３のゲートとに接続されている。ＦＥＴ３のソースは、ＭＯＳＦＥＴ４のドレインとボディダイオード４ｄのカソードとに接続されている。ＦＥＴ３のドレインは、電流計Ｉ３０の入力に接続されている。
【０１１４】
そして、電圧源Ｖ３０の入力（−）と、容量Ｃ３０の他端と、装置ＦＥＴ２５のソースとは、電気的に接地されている。
【０１１５】
（逆回復特性の測定）
ここで、図２の回路を用いて行う逆回復特性の測定について、以下に説明する。
【０１１６】
まず、図２の測定回路において、信号発生器ＯＳ３０から装置ＦＥＴ２５のゲートにハイレベルの信号を出力して、装置ＦＥＴ２５をオンさせる。すると、電源電圧（電圧源Ｖ３０の出力電圧）によって、コイルＬ３０に電流が流れる。その間、半導体装置１はオフしている。即ち、半導体装置１内の２つのＦＥＴは、共にオフしている。
【０１１７】
コイルＬ３０に電流を流した状態で装置ＦＥＴ２５をオフさせると、装置ＦＥＴ２５のドレインの電位、即ち、半導体装置１のソースの電位が上昇する。
【０１１８】
そして、半導体装置１のソースの電位が電源電圧に略等しくなると、ノーマリーオン型のＦＥＴ３が導通する。ＦＥＴ３が導通する際は、半導体装置１のソース→抵抗Ｒｇｓ→ＦＥＴ３のゲートの経路で、ゲート駆動電流Ｉｇ１が流れる。但し、この状態では、ノーマリーオフ型のＭＯＳＦＥＴ４はまだオフの状態である。
【０１１９】
半導体装置１のソースの電位が、ノーマリーオフ型のＭＯＳＦＥＴ４が有するボディダイオード４ｄの順方向電圧と電源電圧との和の電圧程度まで上昇すると、ボディダイオード４ｄがオンして半導体装置１がオンする。半導体装置１がオンすることにより、電流が回生し、半導体装置１のソースにおける電位上昇は止まる。半導体装置１がオンした際の回生する電流は、コイルＬ３０の一端→コイルＬ３０の他端→ＭＯＳＦＥＴ４のソース→ＭＯＳＦＥＴ４のドレイン→ＦＥＴ３のソース→ＦＥＴ３のドレイン→電流計Ｉ３０の経路で流れる。
【０１２０】
以上が、逆回復特性の測定における前段階である。
【０１２１】
逆回復特性を測定するには、前記回生する電流が流れている状態で、再度、装置ＦＥＴ２５をオンさせる。これにより、半導体装置１において流れている前記回生する電流の値が、急激に減少する。前記回生する電流の減少率が、ｄｉ／ｄｔである。
【０１２２】
前記回生する電流がゼロになると、前記回生する電流とは向きが逆の電流、即ち、逆回復電流（図６のＩｒ）が流れる。逆回復電流は、電流計Ｉ３０→ＦＥＴ３のドレイン→ＦＥＴ３のソース→ＭＯＳＦＥＴ４のドレイン→ＭＯＳＦＥＴ４のソース→装置ＦＥＴ２５のドレイン→装置ＦＥＴ２５のソース→グランド（ＧＮＤ）の経路で流れる。
【０１２３】
また、半導体装置１は、ダイオードＤ１を備えている。このため、ＭＯＳＦＥＴ４の有するボディダイオード４ｄがオフするのと同時にゲート駆動電流Ｉｇ２が流れる。ゲート駆動電流Ｉｇ２は、電流計Ｉ３０→ＦＥＴ３のドレイン→ＦＥＴ３のゲート→ダイオードＤ１→装置ＦＥＴ２５のドレイン→装置ＦＥＴ２５のソース→グランド（ＧＮＤ）の経路で流れる。ゲート駆動電流Ｉｇ２によってＦＥＴ３のゲート−ソース電圧がしきい値以下になったところで、ＦＥＴ３がオフし、逆回復電流がゼロとなる。
【０１２４】
このように、半導体装置１では、ゲート駆動電流Ｉｇ２がダイオードＤ１を介して流れるので、装置ＦＥＴ２５のドレインの電位低下、即ち、半導体装置１のソースの電位低下が、従来の半導体装置よりも早い。従って、本実施形態に係る半導体装置１は、従来の半導体装置よりも高速にオフする。即ち、本実施形態に係る半導体装置１は、従来の半導体装置よりも良好な逆回復特性を実現する。
【０１２５】
また、半導体装置１はダイオードＤ１を備えているため、ダイオードＤ１と並列に接続された抵抗Ｒｇｓの抵抗値は、逆回復特性を改善するために小さくする必要は無い。即ち、抵抗Ｒｇｓの抵抗値は、良好なＥＭＣを実現することが出来る程度に（スイッチング損失が大きくなりすぎない程度に）大きな値とすればよい。これにより、良好なＥＭＣを実現することが出来ると共に、半導体装置１におけるスイッチング損失を低減することが出来る。
【０１２６】
さらに、従来の半導体装置と異なり、ノーマリーオン型のＦＥＴ３を動作させるために負電源（負の電圧を供給する電圧源）を設ける必要が無いので、従来の半導体装置よりも安価である。
【０１２７】
従って、良好な逆回復特性と良好なＥＭＣとを同時に実現することが出来て、かつ、従来の半導体装置よりも安価である半導体装置１を提供することが出来る。
【０１２８】
（ダイオードＤ１）
本実施形態に係るダイオードＤ１は、通常、ＰＮ接合ダイオード（Ｐ型半導体とＮ型半導体とを接合したダイオード）を用いればよい。
【０１２９】
一方、ＭＯＳＦＥＴ４のソース電極と半導体（例えばＰ型半導体またはＮ型半導体）とを接合してショットキー接合ダイオードを形成して、このショットキー接合ダイオードをダイオードＤ１として用いても良い。
【０１３０】
前記ショットキー接合ダイオードでは、ＰＮ接合ダイオードにおける一方の半導体が導体（ＭＯＳＦＥＴ４のソース電極）に置き換わっている。よって、部品点数を減らし、実装コストを削減することが出来る。
【０１３１】
また、ショットキー接合ダイオードであるダイオードＤ１は、オンするまでの時間が、ＰＮ接合ダイオードであるダイオードＤ１よりも短いので、ゲート駆動電流Ｉｇ２をより早く流して、半導体装置１を高速にオフすることが出来る。
【０１３２】
（逆回復電流・逆回復時間）
ここで、図６は、本実施形態に係る半導体装置１において、従来の半導体装置１２１’よりも逆回復電流Ｉｒが小さくなり、逆回復時間ｔｒが短くなることを示す波形図である。図６の（ａ）は、従来の半導体装置１２１’における波形図であり、図６の（ｂ）は、本実施形態に係る半導体装置１における波形図である。図６の（ａ）及び（ｂ）から分かるように、本実施形態に係る半導体装置１では、従来の半導体装置１２１’と比較して逆回復電流Ｉｒが減少する。また、逆回復時間ｔｒも、本実施形態に係る半導体装置１ではより短くなる。
【０１３３】
（ＦＥＴの仕様）
また、図７は、ノーマリーオン型のＦＥＴ３における仕様の一例を示す図である。ノーマリーオン型であるため、ゲート閾値電圧（ゲートに入力される電圧の閾値、閾値電圧）が負の電圧（ＭＩＮが−５．０Ｖ、ＭＡＸが−３．０Ｖ）である。よって、ゲートに０Ｖが入力されるとオンする。
【０１３４】
さらに、図８は、ノーマリーオフ型のＭＯＳＦＥＴ４における仕様の一例を示す図である。ノーマリーオフ型であるため、ゲート閾値電圧（ゲートに入力される電圧の閾値、閾値電圧）が正の電圧（ＭＩＮが１．０Ｖ、ＭＡＸが２．５Ｖ）である。よってゲートに０Ｖが入力されるとオフする。
【０１３５】
（半導体装置１の各パラメータ）
半導体装置１では、ＦＥＴ３の入力容量と抵抗Ｒｇｓの抵抗値とを掛けた時定数によって、ＦＥＴ３のオンする時間（ターンオン時間）と、ＦＥＴ３のオフする時間（ターンオフ時間）とが定まる。前記時定数の最適値は、半導体装置１の設計時に、ドレイン−ゲート間容量または内部ゲート抵抗を定めることによって決められる。
【０１３６】
半導体装置１では、ターンオン時は抵抗Ｒｇｓにゲート駆動電流Ｉｇ１が流れるとともに、ターンオフ時はダイオードＤ１にゲート駆動電流Ｉｇ２が流れる。これにより、ターンオン時の時定数とターンオフ時の時定数とを異ならせることが出来る。
【０１３７】
ＦＥＴ３のオンする際の半導体装置１の各パラメータと、電流ＩＤの変化率ｄＩＤ／ｄｔ（ｏｎ）（即ちｄｉ／ｄｔ）との間には、以下に示す（１）式が成立する。電流ＩＤは、半導体装置１のソースから、半導体装置１のドレインへ流れる電流である。
【０１３８】
【数１】
【０１３９】
また、半導体装置１のソースに印加される電圧である電圧ＶＤの変化率ｄＶＤ／ｄｔ（ｏｎ）（即ちｄｖ／ｄｔ）にも、電流ＩＤと同様に、半導体装置１の各パラメータとの間の関係式（以下の（２）式）が成立する。
【０１４０】
【数２】
【０１４１】
（１）式及び（２）式において、Ｃｇｓはゲート−ソース間の容量を示す。Ｃｄｇは、ドレイン−ゲート間の容量を示す。
【０１４２】
また、ｇは、ＦＥＴのトランスコンダクタンスを示す。そして、ＣＤ（ａｌｌ）は、半導体装置１のドレインに接続されている全ての寄生容量の和であり、ドレイン−ソース間の容量、ドレイン−ゲート間の容量、コイル寄生容量等が含まれる。
【０１４３】
（１）式及び（２）式より、抵抗Ｒｇｓの抵抗値を大きくすると、ｄｉ／ｄｔが小さくなるとともに、ｄｖ／ｄｔが小さくなることが分かる。
【０１４４】
次に、ＦＥＴ３のオフする際の半導体装置１の各パラメータと、電圧ＶＤの変化率ｄＶＤ／ｄｔ（ｏｆｆ）との間には、以下に示す（３）式及び（４）式が成立する。
【０１４５】
【数３】
【０１４６】
【数４】
【０１４７】
（３）式は、ＲｇｓまたはＣｄｇが大きく、ターンオフが遅い場合（ＲｇｓＣｄｇＩＬがＣＤ（ａｌｌ）ＶＴＨよりも大きい場合）である。
【０１４８】
ＩＬは、半導体装置がオンしている際に流れる電流である。ＶＴＨは、ＦＥＴ３の閾値電圧である。
【０１４９】
（４）式は、ＲｇｓまたはＣｄｇが小さく、ターンオフが速い場合（ＲｇｓＣｄｇＩＬがＣＤ（ａｌｌ）ＶＴＨ以下である場合）である。
【０１５０】
（３）式及び（４）式より、変化率ｄＶＤ／ｄｔ（ｏｆｆ）は、ＲｇｓまたはＣｄｇを大きくすると、（３）式に従って小さくなる結果、（４）式に示されるように、ＣＤ（ａｌｌ）の逆数に比例することとなる。
【０１５１】
なお、本実施形態１において、抵抗Ｒｇｓは、半導体のチップ上に製作されてもよい。これにより、半導体装置１（複合素子）を実装する上で、基板にマウントする部品点数が抵抗の分だけ減るので、コストを削減することが可能となる。
【０１５２】
抵抗Ｒｇｓを半導体のチップ上に製作することにより製作された素子は、抵抗Ｒｇｓに相当する素子となる。上記製作された素子の電気的特性では、理想的な抵抗特性から外れて半導体特性が現れることがある。
【０１５３】
〔第２実施形態〕
本発明の他の実施形態である実施形態２について、図３及び図４に基づいて説明すれば、以下の通りである。なお、本実施形態２において説明すること以外の構成は、前記実施形態１と同じである。また、説明の便宜上、前記実施形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１５４】
（半導体装置１１の構成）
図３は、本実施形態に係る半導体装置１１の回路図である。半導体装置１１（即ち複合素子）は、ＦＥＴ３と、ＭＯＳＦＥＴ４と、抵抗Ｒｇｓと、ダイオードＤ２と、容量Ｃｄｇ，Ｊとを備える。
【０１５５】
図３の半導体装置１１において、ＭＯＳＦＥＴ４のソースと、抵抗Ｒｇｓの一端とは、互いに接続されている。ダイオード４ｄは、ＭＯＳＦＥＴ４に寄生しているボディダイオードである。
【０１５６】
また、ＭＯＳＦＥＴ４のドレインと、ボディダイオード４ｄのカソードと、ＦＥＴ３のソースとは、互いに接続されている。
【０１５７】
さらに、抵抗Ｒｇｓの他端と、ダイオードＤ２のアノードと、ＦＥＴ３のゲートとは、互いに接続されている。
【０１５８】
さらに、ダイオードＤ２のカソードは、容量Ｃｄｇ，Ｊの一端に接続されている。
【０１５９】
そして、容量Ｃｄｇ，Ｊの他端と、ＦＥＴ３のドレインとは、互いに接続されている。
【０１６０】
（逆回復特性測定実験）
（測定回路３０）
図４は、本実施形態に係る半導体装置１１の逆回復特性を測定する測定回路３０の回路図である。測定回路３０の構成は、図２の測定回路と同一であり、測定対象が変わっているだけである。即ち、図４の測定回路３０の測定対象は、半導体装置１１であるとともに、半導体装置１１のＭＯＳＦＥＴ４が構成するダイオードの逆回復特性を測定する回路である。
【０１６１】
図２の測定回路３０において、コイルＬ３０の他端と、抵抗Ｒｇｓの一端と、ＭＯＳＦＥＴ４のソースと、ＭＯＳＦＥＴ４のゲートと、装置ＦＥＴ２５のドレインとは、互いに接続されている。
【０１６２】
抵抗Ｒｇｓの他端は、ダイオードＤ２のアノードと、ＦＥＴ３のゲートとに接続されている。
【０１６３】
ダイオードＤ２のカソードは、容量Ｃｄｇ，Ｊの一端に接続されている。そして、容量Ｃｄｇ，Ｊの他端と、ＦＥＴ３のドレインとは、電流計Ｉ３０の入力に接続されている。その他の接続関係は、図２の測定回路３０と同一である。
【０１６４】
（逆回復特性の測定）
ここで、図４の回路を用いて行う逆回復特性の測定について、以下に説明する。
【０１６５】
まず、図４の測定回路において、信号発生器ＯＳ３０から装置ＦＥＴ２５のゲートにハイレベルの信号を出力して、装置ＦＥＴ２５をオンさせる。すると、電源電圧（電圧源Ｖ３０の出力電圧）によって、コイルＬ３０に電流が流れる。その間、半導体装置１１はオフしている。即ち、半導体装置１１内の２つのＦＥＴは、共にオフしている。
【０１６６】
コイルＬ３０に電流を流した状態で装置ＦＥＴ２５をオフさせると、装置ＦＥＴ２５のドレインの電位、即ち、半導体装置１のソースの電位が上昇する。
【０１６７】
そして、半導体装置１のソースの電位が電源電圧に略等しくなると、ノーマリーオン型のＦＥＴ３が導通する。
【０１６８】
半導体装置１のソースの電位が、ノーマリーオフ型のＭＯＳＦＥＴ４が有するボディダイオード４ｄの順方向電圧と電源電圧との和の電圧程度まで上昇すると、ボディダイオード４ｄがオンして半導体装置１１がオンする。半導体装置１１がオンすることにより、電流が回生し、半導体装置１のソースにおける電位上昇は止まる。半導体装置１１がオンした際の回生する電流は、コイルＬ３０の一端→コイルＬ３０の他端→ＭＯＳＦＥＴ４のソース→ＭＯＳＦＥＴ４のドレイン→ＦＥＴ３のソース→ＦＥＴ３のドレイン→電流計Ｉ３０の経路で流れる。
【０１６９】
以上が、逆回復特性の測定における前段階である。
【０１７０】
逆回復特性を測定するには、前記回生する電流が流れている状態で、再度、装置ＦＥＴ２５をオンさせる。これにより、半導体装置１１において流れている前記回生する電流の値が、徐々に減少する。前記回生する電流の減少率が、ｄｉ／ｄｔである。
【０１７１】
前記回生する電流がゼロになると、前記回生する電流とは向きが逆の電流、即ち、逆回復電流（図６のＩｒ）が流れる。逆回復電流は、電流計Ｉ３０→ＦＥＴ３のドレイン→ＦＥＴ３のソース→ＭＯＳＦＥＴ４のドレイン→ＭＯＳＦＥＴ４のソース→装置ＦＥＴ２５のドレイン→装置ＦＥＴ２５のソース→グランド（ＧＮＤ）の経路で流れる。
【０１７２】
また、半導体装置１は、ダイオードＤ２及び容量Ｃｄｇ，Ｊを備えている。このため、逆回復電流が流れるのと同時に、電流計Ｉ３０→容量Ｃｄｇ，Ｊ→ダイオードＤ２の寄生容量→抵抗Ｒｇｓ→装置ＦＥＴ２５のドレイン→装置ＦＥＴ２５のソース→グランド（ＧＮＤ）の経路でゲート駆動電流Ｉｇが流れる。
【０１７３】
ゲート駆動電流Ｉｇが流れる際は、ダイオードＤ２がオフしている。よって、ダイオードＤ２の寄生容量と容量Ｃｄｇ，Ｊとが直列接続されて構成される容量に、ゲート駆動電流Ｉｇが流れる。
【０１７４】
ダイオードＤ２の寄生容量の容量値は、容量Ｃｄｇ，Ｊの容量値よりも小さくなるように設計する。よって、直列接続されて構成される容量では、ダイオードＤ２の寄生容量の占める割合が大きい（支配的である）。即ち、ダイオードＤ２の寄生容量は、容量Ｃｄｇ，Ｊに容量値が小さい容量を接続したものと同様の効果を奏する。
【０１７５】
このように、半導体装置１では、逆回復電流とゲート駆動電流Ｉｇとが同時に流れる。よって、ＭＯＳＦＥＴ４の有するボディダイオード４ｄがオフする、即ち回復すると同時に始まる、装置ＦＥＴ２５のドレインの電位低下、即ち、半導体装置１のソースの電位低下が、従来の半導体装置よりも早い。従って、本実施形態に係る半導体装置１１は、従来の半導体装置よりも高速にオフする。即ち、本実施形態に係る半導体装置１１は、従来の半導体装置よりも良好な逆回復特性を実現する。
【０１７６】
半導体装置１のソースの電位低下に伴い、ＭＯＳＦＥＴ４の有するボディダイオード４ｄがオフするので、ＭＯＳＦＥＴ４のドレイン−ソース間電圧が上昇する。
【０１７７】
ＦＥＴ３のゲート−ソース間電圧が、負の閾値電圧を越えて０Ｖに近づくと、ＦＥＴ３がオフする。
【０１７８】
装置ＦＥＴ２５のドレインの電位、即ち、半導体装置１のソースの電位が、グランド電圧まで降下する。より正確には、装置ＦＥＴ２５のドレインの電位、即ち、半導体装置１のソースの電位が、装置ＦＥＴ２５のオン電圧まで降下する。
【０１７９】
このようにして、半導体装置１１がオンしている状態からオフするまでの逆回復電流を観測することが出来る。即ち、半導体装置１１の逆回復特性を測定することが出来る。
【０１８０】
以上のように、本実施形態に係る半導体装置１１は、ダイオードＤ２及び容量Ｃｄｇ，Ｊを備えている。よって、カスコード接続された２つのＦＥＴを備える半導体装置において、半導体装置のソースから半導体装置のドレインへ流れる電流がオフする際に、半導体装置のドレインから半導体装置のソースに流れる電流である逆回復電流が流れる。この逆回復電流に加えて、ダイオードＤ２、容量Ｃｄｇ，Ｊ及び抵抗Ｒｇｓに、ゲート駆動電流Ｉｇが流れる。
【０１８１】
ゲート駆動電流Ｉｇは、容量Ｃｄｇ，Ｊ→ダイオードＤ２の寄生容量→抵抗Ｒｇｓ→ＭＯＳＦＥＴ４のソース（装置ＦＥＴ２５のドレイン）→装置ＦＥＴ２５のソース→グランド（ＧＮＤ）の経路で流れる。
【０１８２】
よって、半導体装置１１は、従来の半導体装置よりも高速にオフすることが出来る。即ち、半導体装置１１のスイッチング速度が速くなる。
【０１８３】
従って、本実施形態に係る半導体装置１１は、逆回復電流の流れる時間が、従来の半導体装置よりも短くなる結果、良好な逆回復特性を実現することが出来る。
【０１８４】
また、半導体装置１１は、ゲート駆動電流Ｉｇを流すために、ダイオードＤ２及び容量Ｃｄｇ，Ｊを備えている。これにより、容量Ｃｄｇ，Ｊの容量値は、逆回復特性を改善するために小さくする必要が無くなる。即ち、容量Ｃｄｇ，Ｊの容量値は、良好なＥＭＣを実現することが出来る程度に（スイッチング損失が大きくなりすぎない程度に）大きな値とすればよい。これにより、良好なＥＭＣを実現することが出来ると共に、半導体装置１１における逆回復電流損失を低減することが出来る。
【０１８５】
さらに、従来の半導体装置と異なり、ノーマリーオン型のＦＥＴ３を動作させるために負電源（負の電圧を供給する電圧源）を設ける必要が無いので、従来の半導体装置よりも安価である。
【０１８６】
従って、良好な逆回復特性と良好なＥＭＣとを同時に実現することが出来て、かつ、従来の半導体装置よりも安価である半導体装置１１を提供することが出来る。
【０１８７】
（半導体装置１１の各パラメータ）
本実施形態に係る半導体装置１１では、実施形態１の半導体装置１と同様に、ＦＥＴ３の入力容量と抵抗Ｒｇｓの抵抗値とを掛けた時定数によって、ＦＥＴ３のオンする時間（ターンオン時間）と、ＦＥＴ３のオフする時間（ターンオフ時間）とが定まる。
【０１８８】
よって、ＦＥＴ３のオンする際の半導体装置１の各パラメータについて、実施形態１に記載の（１）式〜（４）式が成立する。
【０１８９】
ここで、本実施形態に係る半導体装置１１は容量Ｃｄｇ，Ｊを備えている。容量Ｃｄｇ，Ｊを追加することは、ドレイン−ゲート間の容量Ｃｄｇを大きくすることと同等の効果を奏する。
【０１９０】
よって、ＦＥＴ３がオンする際は、容量Ｃｄｇ，Ｊによって、電流ＩＤの変化率ｄＩＤ／ｄｔ（ｏｎ）（即ちｄｉ／ｄｔ）が小さくなることが（１）式から分かる。同様に、容量Ｃｄｇ，Ｊによって、電圧ＶＤの変化率ｄＶＤ／ｄｔ（ｏｎ）（即ちｄｖ／ｄｔ）が小さくなることが（２）式から分かる。
【０１９１】
また、ＦＥＴ３がオフする際は、（３）式及び（４）式より、変化率ｄＶＤ／ｄｔ（ｏｆｆ）は、容量Ｃｄｇ，Ｊを追加する（即ちＣｄｇを大きくする）と、（３）式に従って小さくなる結果、（４）式に示されるように、ＣＤ（ａｌｌ）の逆数に比例することとなる。
【０１９２】
（時定数の選択）
第１実施形態の半導体装置１、及び、第２実施形態の半導体装置１１では、非特許文献１で開示されている従来のカスコード接続回路と比較すると、ダイオードが追加されている。
【０１９３】
こうすることで、スイッチングの速さを決定する時定数を、ターンオンの場合とターンオフの場合とで、異ならせるようにした。より具体的には、ターンオフの場合における時定数を、ターンオンの場合における時定数よりも小さくする。
【０１９４】
これにより、ターンオフが速くなって逆回復特性が向上した。また、ターンオンの場合における時定数は、ターンオフの場合における時定数とは、独立して調整可能である（設計時に調整する）。従って、ＥＭＣを考慮した時定数の選択が可能となる。
【０１９５】
時定数を小さくすることの具体的な意味は、以下の通りである。
【０１９６】
第１実施形態の半導体装置１では、ターンオフの場合におけるゲート駆動電流が、ダイオードＤ１を介することにより、ＦＥＴ３のゲート抵抗の抵抗値を減らしたことと同様の効果を奏する。
【０１９７】
これにより、ターンオフの場合におけるゲート駆動電流が増えるので、ＦＥＴ３の入力容量からの電荷の引き抜きが速くなる結果、スイッチングが速くなる。
【０１９８】
第２実施形態の半導体装置１１では、ゲート駆動電流ｉｇがダイオードＤ２の寄生容量を介する構成とすることにより、ＦＥＴ３のゲートドレイン容量を減らす。これにより、ＦＥ３の入力容量が減るので、引き抜く電荷そのものが減る結果、スイッチングが速くなる。
【０１９９】
（適用例）
本発明の電子機器は、半導体装置１，１１のいずれか１つを備えているので、良好な逆回復特性と良好なＥＭＣとを同時に実現することが出来て、かつ、従来の半導体装置を用いる場合よりも安価である。
【０２００】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０２０１】
本発明の半導体装置は、電子機器に適用することが出来る。特に、逆回復特性の損失が課題となるインバータ回路に好適に用いることが出来る。
【符号の説明】
【０２０２】
１，１１ 半導体装置
３ ＦＥＴ（第１電界効果トランジスタ）
４ ＭＯＳＦＥＴ（第２電界効果トランジスタ）
４ｄ ボディダイオード
Ｃｄｇ，Ｊ 容量
Ｄ１ ダイオード
Ｄ２ ダイオード
Ｉｇ ゲート駆動電流
Ｉｇ１ ゲート駆動電流
Ｉｇ２ ゲート駆動電流
Ｉｒ 逆回復電流
Ｒｇｓ 抵抗
ｔｒ 逆回復時間
【特許請求の範囲】
【請求項１】
ノーマリーオン型の第１電界効果トランジスタと、ノーマリーオフ型の第２電界効果トランジスタとを備える半導体装置であって、
前記第１電界効果トランジスタのソースと前記第２電界効果トランジスタのドレインとが接続されるとともに、
一端が、前記第１電界効果トランジスタのゲートに接続され、他端が、前記第２電界効果トランジスタのソースに接続される抵抗と、
アノードが、前記第１電界効果トランジスタのゲートに接続され、カソードが、前記第２電界効果トランジスタのソースに接続されるダイオードとを備えることを特徴とする半導体装置。
【請求項２】
前記ダイオードは、前記第２電界効果トランジスタのソースの電極と、半導体とを接合して形成されたショットキー接合ダイオードであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
ノーマリーオン型の第１電界効果トランジスタと、ノーマリーオフ型の第２電界効果トランジスタとを備える半導体装置であって、
前記第１電界効果トランジスタのソースと前記第２電界効果トランジスタのドレインとが接続されるとともに、
一端が、前記第１電界効果トランジスタのゲートに接続され、他端が、前記第２電界効果トランジスタのソースに接続される抵抗と、
アノードが、前記第１電界効果トランジスタのゲートに接続されるダイオードと、
一端が、前記第１電界効果トランジスタのドレインに接続され、他端が、前記ダイオードのカソードに接続される容量とを備えることを特徴とする半導体装置。
【請求項４】
前記第１電界効果トランジスタは、ＩＩＩ族窒化物半導体を含むことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記抵抗は、半導体のチップ上に製作されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置を備えることを特徴とする電子機器。
【請求項１】
ノーマリーオン型の第１電界効果トランジスタと、ノーマリーオフ型の第２電界効果トランジスタとを備える半導体装置であって、
前記第１電界効果トランジスタのソースと前記第２電界効果トランジスタのドレインとが接続されるとともに、
一端が、前記第１電界効果トランジスタのゲートに接続され、他端が、前記第２電界効果トランジスタのソースに接続される抵抗と、
アノードが、前記第１電界効果トランジスタのゲートに接続され、カソードが、前記第２電界効果トランジスタのソースに接続されるダイオードとを備えることを特徴とする半導体装置。
【請求項２】
前記ダイオードは、前記第２電界効果トランジスタのソースの電極と、半導体とを接合して形成されたショットキー接合ダイオードであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
ノーマリーオン型の第１電界効果トランジスタと、ノーマリーオフ型の第２電界効果トランジスタとを備える半導体装置であって、
前記第１電界効果トランジスタのソースと前記第２電界効果トランジスタのドレインとが接続されるとともに、
一端が、前記第１電界効果トランジスタのゲートに接続され、他端が、前記第２電界効果トランジスタのソースに接続される抵抗と、
アノードが、前記第１電界効果トランジスタのゲートに接続されるダイオードと、
一端が、前記第１電界効果トランジスタのドレインに接続され、他端が、前記ダイオードのカソードに接続される容量とを備えることを特徴とする半導体装置。
【請求項４】
前記第１電界効果トランジスタは、ＩＩＩ族窒化物半導体を含むことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記抵抗は、半導体のチップ上に製作されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置を備えることを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−２３５３７８（Ｐ２０１２−２３５３７８Ａ）
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願番号】特願２０１１−１０３５２９（Ｐ２０１１−１０３５２９）
【出願日】平成２３年５月６日（２０１１．５．６）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願日】平成２３年５月６日（２０１１．５．６）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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