【課題】
クロックアンドデータリカバリ回路において、シリアルデータの周波数および位相変動に追従し、良好なジッタ耐力特性となるクロックアンドデータリカバリ回路の提供。
【解決手段】
クロックアンドデータリカバリ回路を構成するフィードバック制御器１０７が、シリアルデータの周波数および位相変動に対する抽出クロックの追従速度を監視し、時々刻々と適応的に積分器１０２に対して、フィードバック制御を行なうことで、抽出クロックの追従速度の向上と、ジッタ耐力特性の向上を実現する。 （もっと読む）

要約書なし。 （もっと読む）

【課題】多様化した仕様要求に応じることが可能なＰＬＬ回路および再生装置を提供する。
【解決手段】ＣＰＵ１７が、ＶＣＯのあらかじめ基準となる制御電圧ＣＶ３とその時の発振周波数を記憶しておく発振周波数記憶部１７１と、ＣＰＵインタフェース１３の現在の制御電圧と発振周波数とを検出する発振周波数検出部で検出された現在の制御電圧と発振周波数の関係と、発振周波数記憶部１７１に記憶されている基準となる制御電圧と発振周波数の関係とを比較する比較部１７２とを有し、この比較部１７２での比較結果に基づいて同一条件下における要求周波数に一番近い周波数を出力するＶＣＯセルを選択する。 （もっと読む）

【課題】 アナログ（特に能動型）ループフィルタのオフセットを自動的に補正して同期クロックまたは周波数の安定性および精度を向上させる。
【解決手段】 このＰＬＬ回路は、能動型ループフィルタ３０を有する一般的なＰＬＬ回路の構成に加えて、周波数比較回路４２、ＤＡＣ制御回路４４およびＤＡＣ（ディジタル−アナログ変換器）４６を備える。オフセット計測モード中は、位相誤差信号生成部（１２，１４）および周波数誤差信号生成部（１８，２０）のそれぞれの出力を切り、オフセット計測同期ループ（４２，４４，４６，３０，４０）において同期を確立させ、そのときのオフセット補正コードＥＤ_Sを同定して保持する。定常モードでは、ＤＡＣ制御回路４４がオフセット補正コードＥＤ_SをＤＡＣ４６に入力し、ＤＡＣ４６がオフセット補正信号ＥＡ_Sをループフィルタ３０に与える。 （もっと読む）

キャリアを再生するシステム及び方法は、複数のキャリア再生モジュール（１０２、１０８、１１０）を含む。それぞれは、同じ入力シンボル（１４）を処理し、それぞれは利得入力及びエラー出力を有する。ループ利得制御（１１２）は、キャリア再生モジュール（１０２、１０８、１１０）からエラーを受信し、キャリア再生モジュール（１０２、１０８、１１０）に利得を備える。現在の期間中のエラーに基づいて、ループ利得制御（１１２）は、最低のエラーをもたらしたモジュールを判定し、そのモジュールに関連した利得を最良の利得として選択する。この利得は、次の期間中に復号化するためのシンボル（１６）を出力するモジュールに施される。
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【課題】 ディジタル信号伝送においてキャリア引き込み特性の改善を図り、それを実現する位相同期ループ回路の構成を提供すること。
【解決手段】 位相同期ループ回路が複素乗算器７１、位相比較器７３、ループフィルタ７４、数値制御発振器７５等を備え、位相比較器７３において、複素数信号の実数部及び虚数部から逆タンジェント特性を得て位相を算出する検出位相算出部７６と、位相が異なる２つの直交ディジタル位相変調の信号点配置パターンにおける近傍引き込み点の位相と、上記で算出した受信信号の検出位相とのそれぞれの位相誤差を求める位相誤差計算部７７とを備え、各ブロックにおけるパターン毎の位相誤差の２乗から尤度を求めて尤度の高い位相誤差の積分値を位相誤差として出力する。 （もっと読む）

【課題】製造バラツキ、電源電圧、使用温度、使用周波数が変化しても所望の変調度の周波数変調クロックを供給可能とするスプレッドスペクトラムクロック生成回路を提供する。
【解決手段】制御信号に応じて制御周期間隔で発振周期を可変に制御する第１の遅延制御型発振回路１０４と、第１の遅延制御型発振回路の出力を分周したクロック信号ｆｏ１と、位相比較結果に基づき周波数制御信号Ｃを出力する制御回路１０３と、変調最大値Ａを決定する変調最大値決定回路１０６と、変調最大値Ａ内で変調制御信号αを生成する変調信号発生回路１０７と、出力クロック信号の発振周期を制御信号に応じ制御周期間隔に可変に制御する第２の遅延制御型発振回路１０８を備えている。 （もっと読む）

【課題】
ディジタルデータをもとに良否判定可能な比較的安価な検査装置を用いて遅延同期ループ回路の良否検査を行うことができる遅延同期ループ回路の良否検査方法及び、遅延同期ループ回路の良否検査回路を提供する。
【解決手段】
基準信号を所定時間ずつ遅延させたN個のタップ信号を出力する遅延同期ループ回路の良否検査回路及びこの良否検査回路により行う良否検査方法において、各タップ信号をクロック信号とするN個のフリップフロップといずれかのタップ信号をクロック信号とするフリップフロップとを直列接続することによってシフトレジスタを形成し、このシフトレジスタを基準信号の1周期分動作させて、N個目のフリップフロップの出力信号とN＋1個目のフリップフロップの出力信号とに基づいて遅延同期ループ回路の良否を判定することとした。 （もっと読む）

【課題】
【解決手段】バーストモード受信器は、入来信号を受信するデジタル位相検出器を含む。前記受信器はまた、前記デジタル位相検出器からのパルス信号を受信して、前記入来クロック位相と前記ローカル生成ロック位相を比較して前記電荷ポンプを制御する電荷ポンプと、前記電荷ポンプからの電荷値を受信し、制御信号を生成するループフィルタと、前記制御信号を受信し、回復されたクロックを生成し、前記回復されたクロックをデジタル位相検出器に供給するローカルクロック生成器とを含む。 （もっと読む）

【課題】再生データから得られた抽出クロックを元に再生データの周波数引き込みを行う際に、再生周波数の検出から抽出クロックの自走周波数設定までの処理をデジタル処理により実行する場合でも、確実に周波数引き込みを完了させることができるＰＬＬ回路を提供する。
【解決手段】再生データの周波数引き込みを行う際に、再生データの周波数引き込みが完了しない場合には、引き込み状態判定回路１１により、周波数引き込み動作の条件を切り替えて、周波数引き込み状態を判定する。 （もっと読む）

本発明はパケットデータ伝送ネットワークにおけるタイムスレービングのための装置に関する。各データパケットはタイムラベルを有しており、前記装置はネットワークから受信したパケットを受け取ることを目的とした一時記憶手段を有している。
本発明によれば、前記装置は、
一時記憶手段が、ネットワークの特性に依存した所定の時間（ＩＰＤＶ）の間に受信したデータを記録することのできる記憶容量を有している
ように構成されており、
前記装置はさらに、
入来パケットのタイムラベルに応じてローカル受信クロックを再生する手段と、
前記所定の時間（ＩＰＤＶ）と再生されたローカル受信クロックとに依存するある時点において一時記憶手段内のデータを読み取る手段
を有している。 （もっと読む）

本発明は、デジタル制御発振器（４）と、位相検出器（１１、１２、１３）と、デジタルループフィルタ（１４）とを含む、デジタル位相同期回路に関するものである。上記デジタル制御発振器（４）は、出力周波数を生成するためのものである。上記の位相検出器（１１、１２、１３）は、基準周波数と発振器（４）の出力周波数との位相差を検出するためのものであり、デルタシグマ周波数決定器（１１）を含んでいる。上記デジタルループフィルタは、位相検出器の下流に接続されており、デジタル制御発振器（４）を駆動するためのものである。
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位相情報が、特に少なくとも１つのアナログ入力信号（５０，５０’）の少なくとも１つの立ち上がりエッジおよび／または立ち下がりエッジの到着に続いて、少なくとも１つの位相検出器（４４）によって検出され、少なくとも１つの増分値（２４）が、位相検出器（４４）によって出力された出力信号（５６）が供給される少なくとも１つのループフィルタ（３０）によって決定され、少なくとも１つのランプ発振器（４６）に、ループフィルタ（３０）によって出力された増分値（２４）が供給され、特に、回路装置（１００，１０２，１０４，１０６）およびその動作方法が、様々な要求に容易に適合され得るように、回路装置（１００，１０２，１０４，１０６）およびデータ、特に音声、ＴＶ（television）および／または画像データを、少なくとも１つの位相ロックループ（４０）によってロックオンおよび／または処理する方法を、さらに展開するために、位相ロックループ（４０）が、本質的にデジタルであり、入力信号（５０，５０’）、特に入力信号（５０，５０’）の位相を、少なくとも１つのシステムクロック（５２）が供給される、少なくとも１つの時間−デジタルコンバータ（４２）によってデジタル化することができ、位相検出器（４４）に、時間−デジタルコンバータ（４２）の出力信号（５４）、特に追加的な位相情報、およびランプ発振器（４６）の少なくとも１つの第１の出力信号（６２ａ）、特に少なくとも１つの状態信号が供給され、少なくとも１つの周波数検出器（４８）が、ランプ発振器（４６）の少なくとも１つの第２の出力信号（６４）、特に少なくとも１つのオーバーフローパルスの供給を受け、周波数情報（５８）をループフィルタ（３０）に出力し、ループフィルタ（３０）は、特に少なくとも１つの周波数ロックループ（１０）にも割り当てられている、ことが提案される。
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