遅延同期ループ回路の良否検査方法及び遅延同期ループ回路の良否検査回路
【課題】
ディジタルデータをもとに良否判定可能な比較的安価な検査装置を用いて遅延同期ループ回路の良否検査を行うことができる遅延同期ループ回路の良否検査方法及び、遅延同期ループ回路の良否検査回路を提供する。
【解決手段】
基準信号を所定時間ずつ遅延させたN個のタップ信号を出力する遅延同期ループ回路の良否検査回路及びこの良否検査回路により行う良否検査方法において、各タップ信号をクロック信号とするN個のフリップフロップといずれかのタップ信号をクロック信号とするフリップフロップとを直列接続することによってシフトレジスタを形成し、このシフトレジスタを基準信号の1周期分動作させて、N個目のフリップフロップの出力信号とN＋1個目のフリップフロップの出力信号とに基づいて遅延同期ループ回路の良否を判定することとした。
ディジタルデータをもとに良否判定可能な比較的安価な検査装置を用いて遅延同期ループ回路の良否検査を行うことができる遅延同期ループ回路の良否検査方法及び、遅延同期ループ回路の良否検査回路を提供する。
【解決手段】
基準信号を所定時間ずつ遅延させたN個のタップ信号を出力する遅延同期ループ回路の良否検査回路及びこの良否検査回路により行う良否検査方法において、各タップ信号をクロック信号とするN個のフリップフロップといずれかのタップ信号をクロック信号とするフリップフロップとを直列接続することによってシフトレジスタを形成し、このシフトレジスタを基準信号の1周期分動作させて、N個目のフリップフロップの出力信号とN＋1個目のフリップフロップの出力信号とに基づいて遅延同期ループ回路の良否を判定することとした。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延同期ループ回路の良否検査方法及び遅延同期ループ回路の良否検査回路に関するものである。
【背景技術】
【０００２】
CCD（Charge Coupled Device）などの撮像素子を備えた画像処理装置は、マイクロプロセッサやメモリなどの複数の集積回路を内蔵している。これら複数の集積回路は、それぞれ所定の内部クロック信号に基づいて動作している。
【０００３】
この内部クロック信号は、個々の集積回路やシステムによってそれぞれ位相が異なる。そのため、信号生成回路を用いて、基準信号をもとに複数の異なる位相を有する内部クロック信号を生成していた。
【０００４】
また、このとき生成する複数の内部クロック信号は、個々の集積回路どうしを互いに同期させて動作させるために、それぞれの内部クロック信号と基準信号とを位相同期させておく必要があった。
【０００５】
そこで、従来より、基準信号を所定時間ずつ遅延させた複数のタップ信号を生成し、この複数のタップ信号を用いて基準信号と位相同期した複数の内部クロック信号を生成することができる信号生成回路として遅延同期ループ回路（以下、「DLL（Delay Locked Loop）回路」という。）が知られていた。
【０００６】
このDLL回路100は、図5に示すように、入力信号である基準信号S100を所定時間ずつ遅延することによって複数のタップ信号Tp１〜TpNを生成する可変遅延回路101と、基準信号S100の位相と可変遅延回路101の出力信号S101の位相とを比較してUP信号S102又はDOWN信号S103を出力する位相比較回路102と、この位相比較回路102から入力されるUP信号S102又はDOWN信号S103に基づいて電荷を充放電するチャージポンプ回路103と、このチャージポンプ回路103の充放電による電流I100を時間積分することにより可変遅延回路101による遅延量を制御するための制御電圧V100を生成するフィルタ回路104とから構成していた（たとえば、特許文献１参照。）。
【０００７】
このように構成したDLL回路100では、フィルタ回路104から可変遅延回路101に入力される制御電圧V100に基づいて、可変遅延回路101を構成している複数個の遅延素子d1〜dNのうちで、基準信号S100を遅延するために使用する遅延素子d1〜dNを介し、基準信号S100から所定時間ずつ正確に遅延させた複数のタップ信号Tp１〜TpNを生成し、このタップ信号Tp１〜TpNを用いて基準信号S100と位相同期した所望の内部クロック信号S104を生成していた。
【０００８】
なお、図5中の符号105は、タップ信号Tp１〜TpNを用いて内部クロック信号S104を生成するタップセレクタである。
【０００９】
このDLL回路100は、可変遅延回路101の出力信号S101が基準信号S100に同期するまでの間、制御電圧V100の値が不規則な値をとり、可変遅延回路101の出力信号S101が基準信号S100に同期すると制御電圧V100の値が一定の値に収束することが知られている。
【００１０】
そのため、このDLL回路100は、出荷前の良否検査を行う際に、実際に動作させ、動作中における制御電圧V100の値を検査装置106によって参照し、このアナログデータである制御電圧V100の値が一定の値に収束したDLL回路100を良品と判断するようにしていた。
【特許文献１】特開2003-264452号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところが、上記従来のDLL回路100の検査方法では、アナログデータである制御電圧V100を検査装置106により参照することによってDLL回路100の良否判定を行っていたため、アナログデータを参照することができるアナログテストシステムを備えた検査装置106を用いて良否判定検査を行わなければならなかった。
【００１２】
このアナログテストシステムを備えた検査装置106は、ディジタルデータに基づいて良否判定を行う検査装置に比べて非常に高価であったため、良否判定検査装置への設備投資額が増大するおそれがあった。
【課題を解決するための手段】
【００１３】
そこで、請求項1に係る本発明では、基準信号を所定時間ずつ遅延させたN個のタップ信号を出力する遅延同期ループ回路の良否検査方法において、各タップ信号をクロック信号とするN個のフリップフロップといずれかのタップ信号をクロック信号とするフリップフロップとを直列接続することによってシフトレジスタを形成し、このシフトレジスタを基準信号の1周期分動作させて、N個目のフリップフロップの出力信号とN＋1個目のフリップフロップの出力信号とに基づいて遅延同期ループ回路の良否を判定することとした。
【００１４】
また、請求項2に係る本発明では、基準信号を所定時間ずつ遅延させたN個のタップ信号を出力する遅延同期ループ回路の良否検査回路において、各タップ信号をクロック信号とするN個のフリップフロップといずれかのタップ信号をクロック信号とするフリップフロップとを直列接続することによってシフトレジスタを形成し、このシフトレジスタを基準信号の1周期分動作させて、N個目のフリップフロップの出力信号とN＋1個目のフリップフロップの出力信号とに基づいて前記遅延同期ループ回路の良否を判定することとした。
【発明の効果】
【００１５】
本発明では、以下に記載するような効果を奏する。
【００１６】
請求項1に係る本発明では、基準信号を所定時間ずつ遅延させたN個のタップ信号を出力する遅延同期ループ回路の良否検査方法において、各タップ信号をクロック信号とするN個のフリップフロップといずれかのタップ信号をクロック信号とするフリップフロップとを直列接続することによってシフトレジスタを形成し、このシフトレジスタを基準信号の1周期分動作させて、N個目のフリップフロップの出力信号とN＋1個目のフリップフロップの出力信号とに基づいて遅延同期ループ回路の良否を判定することとしたため、ディジタルデータであるフリップフロップの出力信号を用いて基準信号と内部クロック信号とが同期しているか否かの判断を行うことができるので、比較的安価な検査装置を用いて遅延同期ループ回路の良否検査を行うことができる。
【００１７】
また、請求項2に係る本発明では、基準信号を所定時間ずつ遅延させたN個のタップ信号を出力する遅延同期ループ回路の良否検査回路において、各タップ信号をクロック信号とするN個のフリップフロップといずれかのタップ信号をクロック信号とするフリップフロップとを直列接続することによってシフトレジスタを形成し、このシフトレジスタを基準信号の1周期分動作させて、N個目のフリップフロップの出力信号とN＋1個目のフリップフロップの出力信号とに基づいて前記遅延同期ループ回路の良否を判定することとしたため、ディジタルデータであるフリップフロップの出力信号を用いて基準信号と内部クロック信号とが同期しているか否かの判断を行うことができるので、比較的安価な検査装置を用いて遅延同期ループ回路の良否検査を行うことができるようになり、検査装置への設備投資額を低減可能な遅延同期ループ回路を提供することができる。
【発明を実施するための最良の形態】
【００１８】
本発明に係る良否検査回路は、基準信号を所定時間ずつ遅延させたN個のタップ信号を出力する遅延同期ループ回路に設けるものである。
【００１９】
特に、この良否検査回路は、CCD（Charge Coupled Device）をはじめとする撮像素子を駆動するための駆動信号を生成するTG（タイミングジェネレータ）ICチップに内蔵するものであり、具体的には、TGICチップ内部の遅延同期ループ回路に設けるものである。
【００２０】
この検査回路は、遅延同期ループ回路が出力するN個の各タップ信号をクロック信号として動作するN個のフリップフロップと、いずれかのタップ信号をクロック信号として動作するフリップフロップとを全て直列接続することによって形成したシフトレジスタを有している。
【００２１】
そして、遅延同期ループ回路の良否を検査する際は、このシフトレジスタを基準信号の1周期分動作させて、N個目のフリップフロップの出力信号とN＋1個目のフリップフロップの出力信号とに基づいて遅延同期ループ回路の良否を判定するようにしている。
【００２２】
つまり、フリップフロップの出力信号というディジタルデータを用いて各タップ信号がそれぞれ基準信号から所定時間ずつ遅延されたタップ信号となっているか否かを判断することによって基準信号とこの遅延同期ループ回路が生成する内部クロック信号とが位相同期しているか否かを間接的に判断することで、この遅延同期ループ回路の良否を判定するようにしている。
【００２３】
以下に、本発明に係る遅延同期ループ回路（以下、「DLL（Delay Locked Loop）回路1」という。）の良否検査回路2、及びこの検査回路2を用いて行うDLL回路1の検査方法について図面を参照して説明する。
【００２４】
本発明に係る良否検査回路2を備えたDLL回路1は、図1に示すように、入力信号である基準信号S1を所定時間ずつ遅延することによってN個のタップ信号TP1〜TPNを出力する可変遅延回路3と、基準信号S1の位相と可変遅延回路3の出力信号S2の位相とを比較してUP信号S3又はDOWN信号S4を出力する位相比較回路4と、この位相比較回路4から入力されるUP信号S3又はDOWN信号S4に基づいて電荷を充放電するチャージポンプ回路5と、このチャージポンプ回路5の充放電による電流I1を時間積分することにより可変遅延回路3における遅延量を制御するための制御電圧V1を生成するフィルタ回路6と、良否検査回路2とを備えている。
【００２５】
また、可変遅延回路3は、N個のタップ信号TP1〜TPNを生成するために、N個の遅延素子A1〜ANを全て直列に接続することにより形成している。
【００２６】
特に、良否検査回路2は、N個の各タップ信号TP1〜TPNをクロック信号として動作するN個のフリップフロップF１〜FNと、基準信号からの遅延時間が最も短いタップ信号TP1をクロック信号として動作するフリップフロップF（N＋1）とを直列に接続して形成したシフトレジスタ7により構成している。
【００２７】
この良否検査回路2を構成するシフトレジスタ7は、後述するDLL回路1の良否検査を行う際に、イネーブル信号生成回路8（図2参照。）によって生成したイネーブル信号S5が入力されている期間だけ動作するようにしている。
【００２８】
このイネーブル信号生成回路8は、図2に示すように、基準信号S1をクロック信号として動作するカウンタ9と、このカウンタ9が出力するKビットの出力データS6をデコードしてイネーブル信号S5を出力するデコーダ10とによって構成している。
【００２９】
このように構成した良否検査回路2を有するDLL回路1は、フィルタ回路6から可変遅延回路3に入力される制御電圧V1に基づいて、可変遅延回路3を構成している遅延素子A1〜ANの内で、基準信号S1を遅延するために使用する遅延素子A1〜ANの個数を調整する信号処理を複数回繰り返すことによって、基準信号S1から所定時間ずつ正確に遅延させた複数のタップ信号TP1〜TPNを生成し、このタップ信号TP1〜TPNを用いて基準信号S1と正確に同期させた所望の内部クロック信号を生成するようにしている。
【００３０】
なお、タップ信号TP1〜TPNを用いて内部クロック信号を生成する際は、従来のDLL回路と同様に、タップセレクタ（図示略）により複数のタップ信号TP1〜TPNの中から選択した所望のタップ信号TP1〜TPNを用いて内部クロック信号を生成するようにしている。
【００３１】
このDLL回路１は、以下に説明する検査方法によって各タップ信号TP1〜TPNが全て基準信号S1から所定時間ずつ正確に遅延されているか否かを判断することで、間接的に基準信号S1と内部クロック信号とが同期しているか否かを判断することによって良否判定を行うことができる。
【００３２】
また、ここでは、基準信号S1の1周期をT(s)として説明を行う。
【００３３】
さらに、予め遅延素子A1〜ANの遅延量が全て等しくなるように設定しておくとともに、各タップ信号TP１〜TPN間の位相差τが全て等しくなるように設定しておく。
【００３４】
まず、シフトレジスタ7を構成する全てのフリップフロップF1〜F（N＋1）の出力状態がLow状態となるように設定する。
【００３５】
ここで、DLL回路1に基準信号S1を入力してDLL回路1を動作させるとともに、上記したイネーブル信号S5を基準信号S1の1周期分であるT（s）の期間だけ全てのフリップフロップF1〜F（N＋1）に入力する。
【００３６】
このようにDLL回路1に基準信号S1を入力するとともにシフトレジスタ7にイネーブル信号S5が入力されると、基準信号S1を1段目の遅延素子A1により所定時間遅延させた1段目のタップ信号TP1が1段目のフリップフロップF1に入力される。
【００３７】
この1段目のタップ信号TP1が入力されると、1段目のフリップフロップF1は、図3に示すように、1段目のタップ信号TP1の立ち上がりタイミングに応じて立ち上がる第1中間信号Q1を2段目のフロップF2に入力する。
【００３８】
なお、1段目のタップ信号TP1の立ち上がりタイミングと第1中間信号Q1の立ち上がりタイミングとの間に多少のずれが生じているが、これは、フリップフロップの信号入力とその出力間に要する応答時間である。
【００３９】
2段目のフリップフロップF2は、1段目のフリップフロップF1から入力される第1中間信号Q1を受けて、1段目のタップ信号TP1から所定時間遅延された2段目のタップ信号TP2の立ち上がりタイミングに応じて立ち上がる第2中間信号Q2を3段目のフリップフロップF3に入力する。
【００４０】
3段目以降のフリップフロップF3〜FNは、1段目のフリップフロップF1及び2段目のフリップフロップF2と同様に、それぞれ前段のフリップフロップF2〜F（N−１）から入力される第2〜第（N−1）までの中間信号Q2〜Q（N−1）を受けて、3段目〜N段目のタップ信号TP3〜TPNの立ち上がりタイミングに応じて立ち上がる第3〜第N中間信号Q3〜QNを後段のフリップフロップF4〜F（N＋１）に入力する。
【００４１】
また、N＋1段目のフリップフロップF（N＋1）は、N段目のフリップフロップFNから入力される第N中間信号QNを受けて、1段目のタップ信号TP1の立ち上がりタイミングに応じて立ち上がる第（N+1）中間信号Q（N+1）を出力する。
【００４２】
そして、第N中間信号QNと第（N＋1）中間信号Q（N＋1）とを検査装置11に入力する。
【００４３】
この検査装置11は、第N中間信号QN及び第（N＋1）中間信号Q（N＋1）がHigh（以下、「Hi」という。）状態であるか又はLow状態であるかを検出する。
【００４４】
具体的には、イネーブル信号S5の入力が終了した時点、つまり、検査を開始してから基準信号S1の1周期分の時間T(s)が経過した時点で、第N中間信号QN及び第（N＋1）中間信号Q（N＋1）がHi状態であるか又はLow状態であるかを検出する。
【００４５】
このとき、図3に示すように、第N中間信号QNと第（N＋1）中間信号Q（N＋1）とが共にHi状態であった場合は、各タップ信号TP1〜TPN間の位相差τがT/（N−1）（s）以下の値をとっていると判断することができる。
【００４６】
また、第N中間信号QNと第（N＋1）中間信号Q（N＋1）とが共にLow状態であった場合には、各タップ信号TP1〜TPN間の位相差τがT/（N＋1）（s）以上の値をとっていると判断することができる。
【００４７】
このように、各タップ信号TP1〜TPN間の位相差τが所定の範囲外の値をとる場合には、基準信号S1と内部クロック信号とが同期していないと判断し、このDLL回路1を不良品と判定する。
【００４８】
従って、第N中間信号QNがHi状態であり、第（N＋1）中間信号Q（N＋1）がLow状態であった場合は、各タップ信号TP1〜TPN間の位相差τがT/（N＋1）（s）よりも大きくT/（N−1）（s）よりも小さい値をとっていると判断することができる。
【００４９】
このように各タップ信号TP1〜TPN間の位相差τが所定の範囲内の値をとる場合に、基準信号S1と内部クロック信号とが同期していると判断し、このDLL回路1を良品と判定する。
【００５０】
このように、本発明では、ディジタルデータであるフリップフロップの出力信号を用いて基準信号S1と内部クロック信号とが同期しているか否かの判断を行うことができるので、ディジタルデータを用いて良否判定可能な比較的安価な検査装置を用いてDLL回路1の良否検査を行うことができる。
【図面の簡単な説明】
【００５１】
【図１】本発明に係る良否検査回路を有する遅延同期ループ回路を示すブロック図である。
【図２】イネーブル信号生成回路を示すブロック図である。
【図３】良否検査回路の動作を示すタイミングチャートである。
【図４】良否判定結果を示す説明図である。
【図５】従来の遅延同期ループ回路を示すブロック図である。
【符号の説明】
【００５２】
１ DLL回路
２ 良否検査回路
３ 可変遅延回路
４ 位相比較回路
５ チャージポンプ回路
６ フィルタ回路
７ シフトレジスタ
８ イネーブル信号生成回路
９ カウンタ
１０ デコーダ
A1〜AN 遅延素子
F１〜F（N＋1） フリップフロップ
S1 基準信号
TP1〜TPN タップ信号
S5 イネーブル信号
Q1〜Q（N＋1） 中間信号
【技術分野】
【０００１】
本発明は、遅延同期ループ回路の良否検査方法及び遅延同期ループ回路の良否検査回路に関するものである。
【背景技術】
【０００２】
CCD（Charge Coupled Device）などの撮像素子を備えた画像処理装置は、マイクロプロセッサやメモリなどの複数の集積回路を内蔵している。これら複数の集積回路は、それぞれ所定の内部クロック信号に基づいて動作している。
【０００３】
この内部クロック信号は、個々の集積回路やシステムによってそれぞれ位相が異なる。そのため、信号生成回路を用いて、基準信号をもとに複数の異なる位相を有する内部クロック信号を生成していた。
【０００４】
また、このとき生成する複数の内部クロック信号は、個々の集積回路どうしを互いに同期させて動作させるために、それぞれの内部クロック信号と基準信号とを位相同期させておく必要があった。
【０００５】
そこで、従来より、基準信号を所定時間ずつ遅延させた複数のタップ信号を生成し、この複数のタップ信号を用いて基準信号と位相同期した複数の内部クロック信号を生成することができる信号生成回路として遅延同期ループ回路（以下、「DLL（Delay Locked Loop）回路」という。）が知られていた。
【０００６】
このDLL回路100は、図5に示すように、入力信号である基準信号S100を所定時間ずつ遅延することによって複数のタップ信号Tp１〜TpNを生成する可変遅延回路101と、基準信号S100の位相と可変遅延回路101の出力信号S101の位相とを比較してUP信号S102又はDOWN信号S103を出力する位相比較回路102と、この位相比較回路102から入力されるUP信号S102又はDOWN信号S103に基づいて電荷を充放電するチャージポンプ回路103と、このチャージポンプ回路103の充放電による電流I100を時間積分することにより可変遅延回路101による遅延量を制御するための制御電圧V100を生成するフィルタ回路104とから構成していた（たとえば、特許文献１参照。）。
【０００７】
このように構成したDLL回路100では、フィルタ回路104から可変遅延回路101に入力される制御電圧V100に基づいて、可変遅延回路101を構成している複数個の遅延素子d1〜dNのうちで、基準信号S100を遅延するために使用する遅延素子d1〜dNを介し、基準信号S100から所定時間ずつ正確に遅延させた複数のタップ信号Tp１〜TpNを生成し、このタップ信号Tp１〜TpNを用いて基準信号S100と位相同期した所望の内部クロック信号S104を生成していた。
【０００８】
なお、図5中の符号105は、タップ信号Tp１〜TpNを用いて内部クロック信号S104を生成するタップセレクタである。
【０００９】
このDLL回路100は、可変遅延回路101の出力信号S101が基準信号S100に同期するまでの間、制御電圧V100の値が不規則な値をとり、可変遅延回路101の出力信号S101が基準信号S100に同期すると制御電圧V100の値が一定の値に収束することが知られている。
【００１０】
そのため、このDLL回路100は、出荷前の良否検査を行う際に、実際に動作させ、動作中における制御電圧V100の値を検査装置106によって参照し、このアナログデータである制御電圧V100の値が一定の値に収束したDLL回路100を良品と判断するようにしていた。
【特許文献１】特開2003-264452号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところが、上記従来のDLL回路100の検査方法では、アナログデータである制御電圧V100を検査装置106により参照することによってDLL回路100の良否判定を行っていたため、アナログデータを参照することができるアナログテストシステムを備えた検査装置106を用いて良否判定検査を行わなければならなかった。
【００１２】
このアナログテストシステムを備えた検査装置106は、ディジタルデータに基づいて良否判定を行う検査装置に比べて非常に高価であったため、良否判定検査装置への設備投資額が増大するおそれがあった。
【課題を解決するための手段】
【００１３】
そこで、請求項1に係る本発明では、基準信号を所定時間ずつ遅延させたN個のタップ信号を出力する遅延同期ループ回路の良否検査方法において、各タップ信号をクロック信号とするN個のフリップフロップといずれかのタップ信号をクロック信号とするフリップフロップとを直列接続することによってシフトレジスタを形成し、このシフトレジスタを基準信号の1周期分動作させて、N個目のフリップフロップの出力信号とN＋1個目のフリップフロップの出力信号とに基づいて遅延同期ループ回路の良否を判定することとした。
【００１４】
また、請求項2に係る本発明では、基準信号を所定時間ずつ遅延させたN個のタップ信号を出力する遅延同期ループ回路の良否検査回路において、各タップ信号をクロック信号とするN個のフリップフロップといずれかのタップ信号をクロック信号とするフリップフロップとを直列接続することによってシフトレジスタを形成し、このシフトレジスタを基準信号の1周期分動作させて、N個目のフリップフロップの出力信号とN＋1個目のフリップフロップの出力信号とに基づいて前記遅延同期ループ回路の良否を判定することとした。
【発明の効果】
【００１５】
本発明では、以下に記載するような効果を奏する。
【００１６】
請求項1に係る本発明では、基準信号を所定時間ずつ遅延させたN個のタップ信号を出力する遅延同期ループ回路の良否検査方法において、各タップ信号をクロック信号とするN個のフリップフロップといずれかのタップ信号をクロック信号とするフリップフロップとを直列接続することによってシフトレジスタを形成し、このシフトレジスタを基準信号の1周期分動作させて、N個目のフリップフロップの出力信号とN＋1個目のフリップフロップの出力信号とに基づいて遅延同期ループ回路の良否を判定することとしたため、ディジタルデータであるフリップフロップの出力信号を用いて基準信号と内部クロック信号とが同期しているか否かの判断を行うことができるので、比較的安価な検査装置を用いて遅延同期ループ回路の良否検査を行うことができる。
【００１７】
また、請求項2に係る本発明では、基準信号を所定時間ずつ遅延させたN個のタップ信号を出力する遅延同期ループ回路の良否検査回路において、各タップ信号をクロック信号とするN個のフリップフロップといずれかのタップ信号をクロック信号とするフリップフロップとを直列接続することによってシフトレジスタを形成し、このシフトレジスタを基準信号の1周期分動作させて、N個目のフリップフロップの出力信号とN＋1個目のフリップフロップの出力信号とに基づいて前記遅延同期ループ回路の良否を判定することとしたため、ディジタルデータであるフリップフロップの出力信号を用いて基準信号と内部クロック信号とが同期しているか否かの判断を行うことができるので、比較的安価な検査装置を用いて遅延同期ループ回路の良否検査を行うことができるようになり、検査装置への設備投資額を低減可能な遅延同期ループ回路を提供することができる。
【発明を実施するための最良の形態】
【００１８】
本発明に係る良否検査回路は、基準信号を所定時間ずつ遅延させたN個のタップ信号を出力する遅延同期ループ回路に設けるものである。
【００１９】
特に、この良否検査回路は、CCD（Charge Coupled Device）をはじめとする撮像素子を駆動するための駆動信号を生成するTG（タイミングジェネレータ）ICチップに内蔵するものであり、具体的には、TGICチップ内部の遅延同期ループ回路に設けるものである。
【００２０】
この検査回路は、遅延同期ループ回路が出力するN個の各タップ信号をクロック信号として動作するN個のフリップフロップと、いずれかのタップ信号をクロック信号として動作するフリップフロップとを全て直列接続することによって形成したシフトレジスタを有している。
【００２１】
そして、遅延同期ループ回路の良否を検査する際は、このシフトレジスタを基準信号の1周期分動作させて、N個目のフリップフロップの出力信号とN＋1個目のフリップフロップの出力信号とに基づいて遅延同期ループ回路の良否を判定するようにしている。
【００２２】
つまり、フリップフロップの出力信号というディジタルデータを用いて各タップ信号がそれぞれ基準信号から所定時間ずつ遅延されたタップ信号となっているか否かを判断することによって基準信号とこの遅延同期ループ回路が生成する内部クロック信号とが位相同期しているか否かを間接的に判断することで、この遅延同期ループ回路の良否を判定するようにしている。
【００２３】
以下に、本発明に係る遅延同期ループ回路（以下、「DLL（Delay Locked Loop）回路1」という。）の良否検査回路2、及びこの検査回路2を用いて行うDLL回路1の検査方法について図面を参照して説明する。
【００２４】
本発明に係る良否検査回路2を備えたDLL回路1は、図1に示すように、入力信号である基準信号S1を所定時間ずつ遅延することによってN個のタップ信号TP1〜TPNを出力する可変遅延回路3と、基準信号S1の位相と可変遅延回路3の出力信号S2の位相とを比較してUP信号S3又はDOWN信号S4を出力する位相比較回路4と、この位相比較回路4から入力されるUP信号S3又はDOWN信号S4に基づいて電荷を充放電するチャージポンプ回路5と、このチャージポンプ回路5の充放電による電流I1を時間積分することにより可変遅延回路3における遅延量を制御するための制御電圧V1を生成するフィルタ回路6と、良否検査回路2とを備えている。
【００２５】
また、可変遅延回路3は、N個のタップ信号TP1〜TPNを生成するために、N個の遅延素子A1〜ANを全て直列に接続することにより形成している。
【００２６】
特に、良否検査回路2は、N個の各タップ信号TP1〜TPNをクロック信号として動作するN個のフリップフロップF１〜FNと、基準信号からの遅延時間が最も短いタップ信号TP1をクロック信号として動作するフリップフロップF（N＋1）とを直列に接続して形成したシフトレジスタ7により構成している。
【００２７】
この良否検査回路2を構成するシフトレジスタ7は、後述するDLL回路1の良否検査を行う際に、イネーブル信号生成回路8（図2参照。）によって生成したイネーブル信号S5が入力されている期間だけ動作するようにしている。
【００２８】
このイネーブル信号生成回路8は、図2に示すように、基準信号S1をクロック信号として動作するカウンタ9と、このカウンタ9が出力するKビットの出力データS6をデコードしてイネーブル信号S5を出力するデコーダ10とによって構成している。
【００２９】
このように構成した良否検査回路2を有するDLL回路1は、フィルタ回路6から可変遅延回路3に入力される制御電圧V1に基づいて、可変遅延回路3を構成している遅延素子A1〜ANの内で、基準信号S1を遅延するために使用する遅延素子A1〜ANの個数を調整する信号処理を複数回繰り返すことによって、基準信号S1から所定時間ずつ正確に遅延させた複数のタップ信号TP1〜TPNを生成し、このタップ信号TP1〜TPNを用いて基準信号S1と正確に同期させた所望の内部クロック信号を生成するようにしている。
【００３０】
なお、タップ信号TP1〜TPNを用いて内部クロック信号を生成する際は、従来のDLL回路と同様に、タップセレクタ（図示略）により複数のタップ信号TP1〜TPNの中から選択した所望のタップ信号TP1〜TPNを用いて内部クロック信号を生成するようにしている。
【００３１】
このDLL回路１は、以下に説明する検査方法によって各タップ信号TP1〜TPNが全て基準信号S1から所定時間ずつ正確に遅延されているか否かを判断することで、間接的に基準信号S1と内部クロック信号とが同期しているか否かを判断することによって良否判定を行うことができる。
【００３２】
また、ここでは、基準信号S1の1周期をT(s)として説明を行う。
【００３３】
さらに、予め遅延素子A1〜ANの遅延量が全て等しくなるように設定しておくとともに、各タップ信号TP１〜TPN間の位相差τが全て等しくなるように設定しておく。
【００３４】
まず、シフトレジスタ7を構成する全てのフリップフロップF1〜F（N＋1）の出力状態がLow状態となるように設定する。
【００３５】
ここで、DLL回路1に基準信号S1を入力してDLL回路1を動作させるとともに、上記したイネーブル信号S5を基準信号S1の1周期分であるT（s）の期間だけ全てのフリップフロップF1〜F（N＋1）に入力する。
【００３６】
このようにDLL回路1に基準信号S1を入力するとともにシフトレジスタ7にイネーブル信号S5が入力されると、基準信号S1を1段目の遅延素子A1により所定時間遅延させた1段目のタップ信号TP1が1段目のフリップフロップF1に入力される。
【００３７】
この1段目のタップ信号TP1が入力されると、1段目のフリップフロップF1は、図3に示すように、1段目のタップ信号TP1の立ち上がりタイミングに応じて立ち上がる第1中間信号Q1を2段目のフロップF2に入力する。
【００３８】
なお、1段目のタップ信号TP1の立ち上がりタイミングと第1中間信号Q1の立ち上がりタイミングとの間に多少のずれが生じているが、これは、フリップフロップの信号入力とその出力間に要する応答時間である。
【００３９】
2段目のフリップフロップF2は、1段目のフリップフロップF1から入力される第1中間信号Q1を受けて、1段目のタップ信号TP1から所定時間遅延された2段目のタップ信号TP2の立ち上がりタイミングに応じて立ち上がる第2中間信号Q2を3段目のフリップフロップF3に入力する。
【００４０】
3段目以降のフリップフロップF3〜FNは、1段目のフリップフロップF1及び2段目のフリップフロップF2と同様に、それぞれ前段のフリップフロップF2〜F（N−１）から入力される第2〜第（N−1）までの中間信号Q2〜Q（N−1）を受けて、3段目〜N段目のタップ信号TP3〜TPNの立ち上がりタイミングに応じて立ち上がる第3〜第N中間信号Q3〜QNを後段のフリップフロップF4〜F（N＋１）に入力する。
【００４１】
また、N＋1段目のフリップフロップF（N＋1）は、N段目のフリップフロップFNから入力される第N中間信号QNを受けて、1段目のタップ信号TP1の立ち上がりタイミングに応じて立ち上がる第（N+1）中間信号Q（N+1）を出力する。
【００４２】
そして、第N中間信号QNと第（N＋1）中間信号Q（N＋1）とを検査装置11に入力する。
【００４３】
この検査装置11は、第N中間信号QN及び第（N＋1）中間信号Q（N＋1）がHigh（以下、「Hi」という。）状態であるか又はLow状態であるかを検出する。
【００４４】
具体的には、イネーブル信号S5の入力が終了した時点、つまり、検査を開始してから基準信号S1の1周期分の時間T(s)が経過した時点で、第N中間信号QN及び第（N＋1）中間信号Q（N＋1）がHi状態であるか又はLow状態であるかを検出する。
【００４５】
このとき、図3に示すように、第N中間信号QNと第（N＋1）中間信号Q（N＋1）とが共にHi状態であった場合は、各タップ信号TP1〜TPN間の位相差τがT/（N−1）（s）以下の値をとっていると判断することができる。
【００４６】
また、第N中間信号QNと第（N＋1）中間信号Q（N＋1）とが共にLow状態であった場合には、各タップ信号TP1〜TPN間の位相差τがT/（N＋1）（s）以上の値をとっていると判断することができる。
【００４７】
このように、各タップ信号TP1〜TPN間の位相差τが所定の範囲外の値をとる場合には、基準信号S1と内部クロック信号とが同期していないと判断し、このDLL回路1を不良品と判定する。
【００４８】
従って、第N中間信号QNがHi状態であり、第（N＋1）中間信号Q（N＋1）がLow状態であった場合は、各タップ信号TP1〜TPN間の位相差τがT/（N＋1）（s）よりも大きくT/（N−1）（s）よりも小さい値をとっていると判断することができる。
【００４９】
このように各タップ信号TP1〜TPN間の位相差τが所定の範囲内の値をとる場合に、基準信号S1と内部クロック信号とが同期していると判断し、このDLL回路1を良品と判定する。
【００５０】
このように、本発明では、ディジタルデータであるフリップフロップの出力信号を用いて基準信号S1と内部クロック信号とが同期しているか否かの判断を行うことができるので、ディジタルデータを用いて良否判定可能な比較的安価な検査装置を用いてDLL回路1の良否検査を行うことができる。
【図面の簡単な説明】
【００５１】
【図１】本発明に係る良否検査回路を有する遅延同期ループ回路を示すブロック図である。
【図２】イネーブル信号生成回路を示すブロック図である。
【図３】良否検査回路の動作を示すタイミングチャートである。
【図４】良否判定結果を示す説明図である。
【図５】従来の遅延同期ループ回路を示すブロック図である。
【符号の説明】
【００５２】
１ DLL回路
２ 良否検査回路
３ 可変遅延回路
４ 位相比較回路
５ チャージポンプ回路
６ フィルタ回路
７ シフトレジスタ
８ イネーブル信号生成回路
９ カウンタ
１０ デコーダ
A1〜AN 遅延素子
F１〜F（N＋1） フリップフロップ
S1 基準信号
TP1〜TPN タップ信号
S5 イネーブル信号
Q1〜Q（N＋1） 中間信号
【特許請求の範囲】
【請求項１】
基準信号を所定時間ずつ遅延させたN個のタップ信号を出力する遅延同期ループ回路の良否検査方法において、
各タップ信号をクロック信号とするN個のフリップフロップといずれかのタップ信号をクロック信号とするフリップフロップとを直列接続することによってシフトレジスタを形成し、このシフトレジスタを基準信号の1周期分動作させて、N個目のフリップフロップの出力信号とN＋1個目のフリップフロップの出力信号とに基づいて前記遅延同期ループ回路の良否を判定することを特徴とする良否検査方法。
【請求項２】
基準信号を所定時間ずつ遅延させたN個のタップ信号を出力する遅延同期ループ回路の良否検査回路において、
各タップ信号をクロック信号とするN個のフリップフロップといずれかのタップ信号をクロック信号とするフリップフロップとを直列接続することによってシフトレジスタを形成し、このシフトレジスタを基準信号の1周期分動作させて、N個目のフリップフロップの出力信号とN＋1個目のフリップフロップの出力信号とに基づいて前記遅延同期ループ回路の良否を判定することを特徴とする良否検査回路。
【請求項１】
基準信号を所定時間ずつ遅延させたN個のタップ信号を出力する遅延同期ループ回路の良否検査方法において、
各タップ信号をクロック信号とするN個のフリップフロップといずれかのタップ信号をクロック信号とするフリップフロップとを直列接続することによってシフトレジスタを形成し、このシフトレジスタを基準信号の1周期分動作させて、N個目のフリップフロップの出力信号とN＋1個目のフリップフロップの出力信号とに基づいて前記遅延同期ループ回路の良否を判定することを特徴とする良否検査方法。
【請求項２】
基準信号を所定時間ずつ遅延させたN個のタップ信号を出力する遅延同期ループ回路の良否検査回路において、
各タップ信号をクロック信号とするN個のフリップフロップといずれかのタップ信号をクロック信号とするフリップフロップとを直列接続することによってシフトレジスタを形成し、このシフトレジスタを基準信号の1周期分動作させて、N個目のフリップフロップの出力信号とN＋1個目のフリップフロップの出力信号とに基づいて前記遅延同期ループ回路の良否を判定することを特徴とする良否検査回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００６−２５１６８（Ｐ２００６−２５１６８Ａ）
【公開日】平成１８年１月２６日（２００６．１．２６）
【国際特許分類】
【出願番号】特願２００４−２０１３８７（Ｐ２００４−２０１３８７）
【出願日】平成１６年７月８日（２００４．７．８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成１８年１月２６日（２００６．１．２６）
【国際特許分類】
【出願日】平成１６年７月８日（２００４．７．８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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