【課題】プロセスばらつき、環境変動によらず、所望の特性を満足する自動調整できる位相同期回路を提供すること。
【解決手段】位相同期回路は、位相周波数比較器１、チャージポンプ２、ループフィルタ３、分周器６、セレクタ７、電圧制御発振器８を備えている。分周器６は、出力信号と基準信号を入力して出力信号を分周して帰還信号を出力するとともに出力信号から選択信号とトリミング信号とリミット信号を出力する。電圧制御発振器８は、制御電圧と基準電圧とトリミング信号とリミット信号を入力して制御電圧に応じて出力信号周波数を変え、出力信号の上限周波数を制限できるとともに、トリミング信号によって制御電圧に対して出力する出力信号の周波数感度と、リミット信号によって出力信号の上限周波数を変えることができる。 （もっと読む）

【課題】位相比較器出力のビット数を極端に増やすことなくループを安定化するとともに、ループ誤差の低減と収束の応答性の向上を実現する。
【解決手段】ＤＣＯ回路１０２の入力は、第１の可変利得回路１０３を介して位相比較器１０１の出力に接続される。また、設定値Ａを設定する手段１０４と、分周比Ｎを入力する手段１０６を持ち、設定値Ａを第１の可変利得回路１０３と等価な利得Ｇ₂を有する第２の可変利得回路１０５で変換し、第１の加算回路１０７で分周比Ｎから減じた後、第１の可変利得回路１０３の出力と加算するための第２の加算回路１０８を持たせる。 （もっと読む）

【課題】アナログデータ信号のディスプレイパネルへの印加時に発生する誤りなどにも関わらず、正常に動作可能なデータ駆動回路及び遅延固定ループの提供。
【解決手段】第１のクロック信号の入力を受けて第２のクロック信号を出力する遅延固定ループにおいて、前記第１のクロック信号、前記第２のクロック信号及び少なくとも一つの遅延信号によって位相差信号-前記第１のクロック信号又は前記第２のクロック信号によって前記第１のクロック信号と前記第２のクロック信号の間の位相差に該当する値を有し、前記少なくとも一つの遅延信号によって位相差無しに該当する値を有する-を出力する位相検出器２１と、前記第１のクロック信号を遅延させることにより前記第２のクロック信号及び前記少なくとも一つの遅延信号を求める遅延線２３-前記第１のクロック信号に対する前記第２のクロック信号の遅延は前記位相差信号により変更される-と、を備える。 （もっと読む）

ＰＬＬのトラッキング範囲を拡張するための方法は、それに関連する第１の幅を有する、ＰＬＬの初期トラッキング・ウィンドウを確立するステップと、ＰＬＬに供給された入力信号の周波数がトラッキング・ウィンドウ外にあるとき、第１の幅よりも大きい、それに関連する第２の幅を有する拡張されたトラッキング範囲内にＰＬＬのトラッキング・ウィンドウを動的に調整するステップとを含む。
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【課題】デジタルＰＬＬや周波数シンセサイザなどに使用されるデジタル周波数検出器及びこれを用いたデジタルＰＬＬを提供する。
【解決手段】本デジタル周波数検出器は、第１周波数のハイレベル区間に動作する第１リングオシレータを利用して、第１周波数をデジタル形式の第１周波数情報として出力する第１変換部と、第２周波数のハイレベル区間に動作する第２リングオシレータを利用して、第２周波数をデジタル形式の第２周波数情報として出力する第２変換部と、第１周波数情報及び第２周波数情報の比を演算し、第１周波数に対するデジタル周波数を出力する演算部と、を含む。 （もっと読む）

【課題】 実用上の制御性能を低下させることなく回路規模の削減、動作速度の向上を図ることのできるＰＬＬ回路、ＰＬＬ制御装置及びＰＬＬ制御方法を提供する。
【解決手段】 ２値化された再生データと抽出クロックとの位相誤差を検出して位相誤差に対応した振幅をもつ位相誤差パルス信号を生成する位相差検出部（１０）と、前記位相誤差パルス信号を調整した調整パルス信号を生成する位相器感度調整部（１１，１２）と、前記調整パルス信号から前記抽出クロック生成のためのフィードバック制御用パルス列信号を生成するループフィルタ部（７）とを備え、前記位相器感度調整部は、前記位相誤差パルス信号の時間幅を２倍とする拡張パルス信号を生成する２パルス化部（１１）と、前記拡張パルス信号の振幅を増幅して前記調整パルス信号を生成する増幅部（１２）とを有するＰＬＬ回路である。 （もっと読む）

【課題】 ＣＰＵの負荷を軽減するとともに、回路規模またはシステムの規模の増大の抑制が可能なクロック生成回路を提供する。
【解決手段】 制御信号に基づいてクロック信号の周波数を制御して出力する発振回路と、所定期間、発振回路が出力するクロック信号のパルス数をカウントしてカウント値を生成するカウンタと、カウント値と、予め設定された周波数に基づいた設定値と、を減算して差分データを生成する減算回路と、差分データに基づいて、制御信号値を補正する制御信号生成補正回路と、制御値信号をアナログ信号に変換して制御信号を生成し、発振回路に出力するデジタル−アナログ変換回路と、を備えることで、上記課題を解決することができる。 （もっと読む）

【課題】 従来は、位相差制御がパスの高速移動に追従できず、逆拡散の際にジッタが大きくなって、復調信号の品質が劣化してしまうという問題点があり、位相差制御の周期を可変として、ジッタの発生を抑制し、復調信号の品質の劣化を防ぐことができるＤＬＬ回路を提供する。
【解決手段】 チャネル推定回路１１が、受信ベースバンド信号を逆拡散した相関値からフェージングによる歪を推定し、フェージング周波数推定回路１２が、チャネル推定回路１１の出力に基づいてフェージング周波数を推定してフェージング周波数推定値を出力し、ＤＬＬ制御部１３が、フェージング周波数推定値に応じて、拡散符号発生回路７のクロックタイミングを調整する位相差制御の周期を調整し、調整された周期でクロックタイミングの位相差制御を行うＤＬＬ回路としている。 （もっと読む）

【課題】位相比較器および信号発振器をデジタル化することによって短時間に同期を確立し、同期状態を高精度でしかも高安定に保持することができるデジタルシンセサイザあるいはデジタル同期発振器を提供する。
【解決手段】少なくとも、デジタル位相比較器２１と、デジタル制御発振器２２と、分周器２３から構成する。
【効果】通信システムにおいて同じ周波数であることが必須の２つの入力信号の間で短時間に同期を確立し、入力信号が停止した場合あるいは取去られた場合にも、同期状態を高精度でしかも高安定に保持する。 （もっと読む）

【課題】ＬＳＩ化に適し且つ従来のＰＬＬを用いたのと同等の特性を設定できるシリアルデータインターフェースのＣＤＲ回路を提供する。
【解決手段】本発明のＣＤＲ回路は、所定周波数のクロックの周期Ｔ１をＮ分割したＴ２時間ずつずらしたＮ相のクロックを出力する手段、シリアル転送されたデータをＴ２時間毎にサンプリングする手段、サンプリングしたデータを周期Ｔ１毎に第１のＮビットパラレルデータに変換する手段、サンプリングしたデータのデータ変化点を示す第２のＮビットパラレルデータに変換する手段、及び、第２のＮビットパラレルデータを位相情報入力としてシリアルデータのデータ変化点の略中間位置を示す第３のＮビットパラレルデータを出力する手段を有し、第３のＮビットパラレルデータが示したビット位置と同じ、第１のＮビットパラレルデータのビット位置データを復元データとすることを特徴とする。 （もっと読む）

【課題】 ＰＶＴ変動に起因して周波数変調プロファイルが変化することを防止することができるスペクトラム拡散クロックジェネレータを提供する。
【解決手段】 入力クロックＣＬＫＩＮと出力クロックＣＬＫＯＵＴの位相を位相比較記３０で比較し、その比較結果信号ＰＯに基づいて制御回路２０で新たな遅延パターンを算出し、その新たな遅延パターンに従って１クロックパルス毎に遅延セル１１＿０，１１＿１，１１＿２，１１＿３，…，１１＿Ｎ−２，１１＿Ｎ−１，１１＿Ｎの段数を切替信号Ｓ[０]，Ｓ[１]，Ｓ[２]，Ｓ[３]，…，Ｓ[Ｎ−２]，Ｓ[Ｎ−１]，Ｓ[Ｎ]により切り替えながら入力クロックＣＬＫＩＮを入力させて周波数変調を行なう。 （もっと読む）

【課題】本発明は、より向上したデューティ比特性を持つクロックを出力するＤＬＬ回路及びその制御方法を提供する。
【解決手段】本発明のＤＬＬ回路は、立ち上りクロックのデューティ比及び立ち下りクロックのデューティ比を感知して、デューティ比感知信号を出力するデューティ比感知ユニットと、デューティ比感知信号に応じて、補正制御信号を生成する補正制御ユニットと、補正制御信号に応じて、内部クロックのデューティ比を補正し、基準クロックを出力するデューティ比補正ユニットとを含むことを特徴とする。 （もっと読む）

【課題】ディスクの回転に安定して同期した記録クロックを生成できるようにする。
【解決手段】ディスク状記録媒体に形成されているウォブルを読み取ってウォブル信号を検出し、前記ウォブル信号に基いて記録用のクロック信号を生成する記録装置であって、前記ディスク状記録媒体のウォブル周期に関連した周波数を有するクロックを生成する第１のクロック生成手段と、前記ディスク状記録媒体にデータを記録するためのチャネル周期に関連した周波数を有するクロックを生成する第２のクロック生成手段とを備え、前記第１のクロック生成手段に組み込まれているＤＶＣＯ部と同一のＤＶＣＯ部を組み込んで前記第２のクロック生成手段を構成する。 （もっと読む）

【課題】回路規模や消費電力を増大させることなく、記録クロック及び再生クロックを安定して生成できるようにする。
【解決手段】ディスク状記録媒体に形成されたウォブル信号を検出するウォブル信号検出手段と、前記ウォブル信号検出手段によって検出されたウォブル信号に基いて、ウォブル周期に関連した周波数を有する第１のクロックを生成する第１のクロック生成手段と、前記第１のクロック生成手段が前記第１のクロックを生成する際の制御信号に予め設定された処理が施された周波数成分を制御信号とし、チャネル周期に関連した周波数を有するチャネルクロックを生成する第２のクロック生成手段とを有し、前記第１のクロック生成手段に組み込む電圧制御発振器と、前記第２のクロック生成手段に組み込む電圧制御発振器とを同一の構成にする。 （もっと読む）

【課題】ＰＬＬループディレイを増加させることなく、ＣＡＶ再生時にも安定的に情報を検出できる情報再生装置を提供する。
【解決手段】Ａ／Ｄ変換器１０１は、固定周波数のシステムクロックｓｃｌｋで読出し信号をサンプリングし、Ａ／Ｄ変換を行う。変動補償器１０２は、内部帰還形の補償フィルタとして構成され、Ａ／Ｄ変換器１０１が出力するデジタル信号の変動を抑圧する。デジタルＰＬＬ１０３は、補間器１３１により、チャネル周波数に同期したタイミングにおける読出し信号のサンプリング値を補間生成し、ＮＣＯ１３４により、同期クロックと補間器１３１に帰還する補間位相信号とを生成する。２値化回路１０４は、補間器１３１が出力する補間値に基づいて読出し信号を２値化する。変動補償器１０２の周波数特性は、ループフィルタ１３３が出力する周波数値に基づいて制御される。 （もっと読む）

【課題】温度特性や経時変化がなく、線速度変化に合わせてループ特性をシームレスに補正できるＰＬＬ回路を提供する。
【解決手段】デジタルループフィルタ１０３は、位相比較器１０２が出力する位相誤差を入力し、デジタル周波数値を生成する。このデジタル周波数値は、Ｄ／Ａ変換器１０４でアナログ電圧に変換され、ＶＣＯ１０５は、Ｄ／Ａ変換器１０４が出力する電圧に応じた周波数の同期クロックを出力する。位相比較器１０２が出力する位相誤差は、デジタルループフィルタ１０３の出力に所定の係数Ａを乗じたものでゲイン補正され、デジタルループフィルタ１０３に入力される。デジタルループフィルタ１０３に入力する位相誤差を、出力クロック周波数に比例して変化させることで、ＰＬＬループ全体として、出力クロック周波数に依存して線形にループ特性が制御できる。 （もっと読む）

【課題】 同一のＲＦ周波数で複数の送信所から同一時間、同一内容の電波を送出するＳＦＮ（ＳＩＮＧＬＥ ＦＲＥＱＵＥＮＣＹ ＮＥＴＷＯＲＫ）が構築される地上デジタル放送方式においては、受信が重なり合うエリアでは送信信号のＦＦＴクロック精度や送信タイミングにずれが発生すると受信不能（ＳＦＮの破綻）が発生する。
【解決手段】 外部同期クロックのエラーを検出した時、正常時トレースし記録しておいた制御電圧を元に、制御電圧の外部同期クロックに対する変化の傾向を計算により推測し、推測し計算した制御電圧を電圧制御発振器に供給する制御電圧とする。 （もっと読む）

【課題】クロック周波数を上げることなく、受信精度を向上させる。
【解決手段】分周器１３１は、クロック信号f_clkを８分周することにより、PSK変調されたデジタル信号DATAとほぼ同じ周波数の互いにπ／２だけ位相が異なる信号sin(wt)、信号cos(wt)を生成する。ACT１３６は、信号sin(wt)および信号cos(wt)を仮想的に制御角Φだけ移相させた信号と信号DATAとの位相を比較した結果を示す信号ΣV１１および信号ΣV１２に基づいて、信号DATAと仮想の信号sin(wt＋Φ)の位相を同期させるように、cosΦに対応するパラメータcos_paraおよびsinΦに対応するパラメータsin_paraの値を制御する。また、ACT１３６は、信号ΣＶ１１およびΣＶ１２に基づいて、CPUが信号DATAからデータを読み出すタイミングを制御する。本発明は、非接触ICチップに適用できる。 （もっと読む）

【課題】リングオシレータが出力するクロック信号の周波数がより高くなった場合でも、逓倍クロック信号の周波数を安定した状態で出力できる逓倍クロック信号出力回路を提供する。
【解決手段】ＤＰＬＬ回路１において、データラッチ回路５２より出力され、１１ビットのダウンカウンタ５４ｄに本来セットすべきデータ値のサイズが１２ビット以上になると、オーバーフロー防止回路３が前記データ値を１１ビットデータに置換する。 （もっと読む）

【課題】シリアルデータストリームからタイミング情報及びデータを回復させるクロック及びデータリカバリ（ＣＲＤ）システム及び方法を提供する。
【解決手段】ＣＤＲシステム（100）は回復状態のクロック／データ信号を生じさせるサンプリング回路（105）及びインタリービングフィードバックネットワーク（110）を有する。このネットワークは、回復信号に基づき制御信号を生じさせる論理回路（115）、制御信号に基づき大域クロック信号の４つの位相から選択を行う第１マルチプレクサ（120）、選択大域クロック信号に基づき遅延信号を生じさせる第２マルチプレクサに結合されている第１遅延セル組を含む第１遅延ロックループ（130）及び１組の移相フィードバック信号を生じさせる第２遅延セル組を含む第２遅延ロックループ（135）を有する。 （もっと読む）