時間デジタル変換器のフィード回路（２０）を、通常動作モードまたは調整モードの間で切り替えることにより、時間デジタル変換のための調整データが得られる。遅延回路入力と、複数のタップとを有する遅延回路（２２）は、遅延回路入力からの信号の、異なって遅延されたそれぞれのバージョンを出力する。サンプリングレジスタ（２４）は、タップに結合されたデータ入力を有し、クロック入力におけるアクティブ遷移に応じて、データ入力からデータをサンプリングする。通常動作モードでは、フィード回路（２０）は、発振回路（１０）の発振信号を、遅延回路入力に供給し、基準信号を、サンプリングレジスタ（２４）のクロック入力に供給する。調整モードでは、フィード回路（２０）は、発振信号によってタイミングが制御された遷移を有する信号を、遅延回路入力とクロック入力の両方に供給する。フィード回路（２０）は、遅延回路入力での遷移の後に、クロック回路における第１のアクティブ遷移のタイミングを制御する、発振信号の遷移の選択を提供する。制御回路（２８）は、フィード回路を通常動作モードと調整モードの間で切り替え、調整モードにおいて、複数の異なる遷移を選択して第１のアクティブ遷移のタイミングを制御するよう、フィード回路（２０）を連続して制御する。制御回路は、結果として生じるデータを、各選択についてサンプリングレジスタ（２４）から読み出し、前記データから、発振信号に対する調整データを決定する。
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デジタル制御発振器（ＤＣＯ）を較正するための技法を開示する。本開示の一態様では、ＤＣＯを動作させるための制御コードの初期セットを判断する。初期セットから生成された出力周波数レンジを識別する。周波数レンジにおけるギャップまたはオーバーラップインスタンスを識別する。オーバーラップの場合、修正されたセットを確立するためにオーバーラップインスタンスに対応する制御コードを初期セットから除去する。ギャップの場合、ギャップを充填する周波数値を生成するために、制御コードを初期セットに追加する。同じことを実行するための装置も開示する。
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【課題】タイミング回復のためのサイクルスリップ検出の提供。
【解決手段】タイミング回復のために制御ループ中のループフィルタＬＦの出力信号を使用するステップと、前記フィルタ処理後のタイミング誤差信号から平均タイミング誤差値を生成するステップと、第１の閾値を超えるサンプルの隣接するブロックの平均タイミング誤差値の変化を累積するステップとを含む。第２の閾値を超える隣接するブロックの累積した平均タイミング誤差変化がサイクルスリップとして表明され、サイクルスリップの数が許容閾値である第３の閾値によって決定される。さらに、先入れ先出しメモリＦＩＦＯがサンプル挿入または削除のために設けられ、それは、サンプル挿入またはサンプル削除が向上した信頼性を伴ってサンプル領域で行われ、サイクルスリップ検出の改善された方法が雑音および不適切に選ばれたタイミングループパラメータに対する頑健性の増強のために推奨される。 （もっと読む）

入力信号から、低減されたスキューを有する１つまたはより多くの出力クロック信号を生成する回路が提供される。入力信号は、出力クロック信号の周波数とは異なった周波数を有するオリジナルクロックの遷移から導き出される遷移を有する。出力クロック信号の周波数は、入力信号についての周波数と、整数比との乗算からの積である。回路は、積算器と、小数位相検出器と、ループフィルタを含む。積算器は、数値的オフセット値を数値的位相値に周期的に追加する。出力クロック信号は、この数値的位相値から生成される。小数位相検出器は、数値的位相値から、入力信号の遷移の各々についてのそれぞれの数値的位相誤差を生成する。ループフィルタは、それぞれの数値的位相誤差のフィルタリングから数値的オフセット値を生成する。
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【課題】ディジタル回路で構成されるＡＤＰＬＬにおいて、位相差０近傍における位相差検出を改善することができる技術を提供する。
【解決手段】基準信号Ｖ_ＲＥＦフィードバック信号Ｖ_ＤＩＶとの位相及び周波数を比較するＰＦＤと、ＰＦＤの出力をディジタル値に変換するＴＤＣと、ＴＤＣの出力から高周波雑音成分を除去するＤＬＦと、ＤＬＦの出力に基づいて制御されるＤＣＯと、ＤＣＯの出力を分周しフィードバック信号Ｖ_ＤＩＶを出力するＤＩＶによりフィードバックループが構成される。フィードバックループのいずれかの箇所にオフセット値が加算され、フィードバック信号Ｖ_ＤＩＶの位相が制御され、ロック時にもＴＤＣに０ではない値が入力される。 （もっと読む）

【解決手段】相異なる周波数クロックの組から選択された参照クロックを生成するように適合されたプログラマブル周波数デバイスを備えた装置であって、プログラマブル周波数デバイスは更に、相異なる周波数クロック間での切り替えの際に、参照クロックのトリガエッジの同じ時間的関係を維持するように適合される。装置は更に、入力信号と出力信号との間の所定の位相関係を確立するために選択された参照クロックを使用する、デジタルＰＬＬ（ＤＰＬＬ）のような位相ロックループを備える。相異なる周波数クロック間の切り替えの際に参照信号の同じ時間的関係を実質的に維持することで、参照クロックが変化しても、位相ロックループ（ＰＬＬ）の連続且つ有効な動作は、大きくはディスターブされない。これは、装置の電力消費を制御するために使用され得る。 （もっと読む）

【課題】変復調装置からベースバンド信号の伝送を受けて張り出し無線装置が動作する信号伝送系における信号の伝送速度を判別する。
【解決手段】変復調装置からベースバンド信号の伝送を受けて動作する張り出し無線装置であって、前記ベースバンド信号を基にしてパラレル信号およびクロック信号を生成するインタフェース部と、前記インタフェース部が生成する前記クロック信号と比較するための規定値の異なる信号を順次出力する制御部と、前記インタフェース部が生成する前記クロック信号と、前記制御部が出力する規定値の信号とが一致するか否かを検出し、前記両信号が一致した際に一致信号を出力するクロック回路とを有する。 （もっと読む）

ディジタル位相同期ループ（ＤＰＬＬ）の時間対ディジタル変換器（ＴＤＣ）のパワーオンゲーティング窓を較正するのに関係するシステム及び方法が開示される。ゲーティング窓は同時に電力の効率的方法でＴＤＣを動作させながらＤＰＬＬの適切な動作を保証するために較正される。特に、その技術はＴＤＣゲーティング窓の幅を既定値に設定すること；制御ループが実質的にロックされるまで、ＤＰＬＬを動作させること；ＤＰＬＬの位相誤差デバイスによって生成される位相誤差信号をモニターしながら、ＴＤＣゲーティング窓の幅を所定の量だけ減少させること；位相誤差が所定の閾値に実質的に到達するか、或いは横切るときにＴＤＣゲーティング窓の現在の幅を決定すること；及びＴＤＣゲーティング窓の動作幅の誤差のマージンに組込む所定の量だけＴＤＣゲーティング窓の現在の幅を増加させることを要する。
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位相デジタル変換器と、完全デジタル位相ロックループと、完全デジタル位相ロックループを有する装置とについて、本明細書で説明する。位相デジタル変換器は、時間デジタル変換器を駆動する位相周波数変換器を含む。時間デジタル変換器は、位相周波数変換器によって出力された位相差の絶対値と符号とを判断する。時間デジタル変換器は、タップ付き遅延線とループフィードバックカウンタとを利用して、ループ追跡プロセスによくある小さいタイミング差およびループ収集プロセスによくある大きいタイミング差の測定を可能にする。タップ付き遅延線は、基準期間の部分の測定を可能にし、基準クロックの速度に関する要件を低減することによって位相デジタル変換器のより低電力の動作を可能にする。
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【課題】所望の単位遅延回路の１個分の遅延追加がなされた場合であっても不安定な単位遅延回路が連続しないようにすること。
【解決手段】本発明は、外部クロックと内部クロックとの位相差を比較する位相比較器１と、位相比較器１からの出力信号により遅延時間を制御するアップダウンカウンタ２と、外部クロックの遅延を制御して内部クロックとするため、アップダウンカウンタ２から出力される信号の複数ビットに対応した複数個の単位遅延回路（Delay-Cell）を備え、この複数個のDelay-Cellを直列に接続するにあたり、アップダウンカウンタ２からの出力における同一ビットの出力により制御されるDelay-Cellが隣り合わないよう接続されるデジタル遅延ライン３とを有する遅延同期ループ回路である。 （もっと読む）

【課題】受信マージンを拡大可能な信号再生回路を提供する。
【解決手段】例えば、クロック信号ＣＬＫａ,ＣＬＫｂ,ＣＬＫｃを生成するクロック生成部ＣＬＫ＿ＧＥＮと、ＣＬＫａとＣＬＫｂの間、又はＣＬＫｂとＣＬＫｃの間にデータ信号Ｄｉのエッジが入り込んだ際に、位相検出信号（ＥＡＲＬＹ，ＬＡＴＥ）を生成するクロック・データ判定部ＣＤ＿ＪＧＥと、ウインドウ幅制御部ＷＷ＿ＣＴＬ等を設ける。ＣＬＫ＿ＧＥＮは、この位相検出信号に基づいて、前述したＤｉのエッジが入り込まないように、ＣＬＫａ，ＣＬＫｂ，ＣＬＫｃの全体位相を互いの位相差を保ったままで制御すると共に、ＷＷ＿ＣＴＬからの信号（Ｓｗｗ）に基づいて、ＣＬＫａとＣＬＫｂの位相差、およびＣＬＫｂとＣＬＫｃの位相差を制御する。 （もっと読む）

【課題】 エージング時に使用可能な同期逓倍クロック発生回路を提供することである。
【解決手段】 可変ディレイヤを用いた発振回路と、カウンタを用いた発振周波数制御回路とを有し、入力クロック周波数の逓倍の周波数のクロックを発生するクロック発生回路において、上記発振回路を入力クロックに同期させて動作させることで、入力クロックと同期した逓倍クロックを発生させる。 （もっと読む）

フラクショナル位相同期回路内のデルタ−シグマ変調器に供給されたクロック信号はディザ処理される。１つの例において、ＰＬＬは新しいクロックディザリング回路を含む。プログラマブルクロックディザリング回路は、いくつかの方法のうちの選択された１つで、クロック信号の位相をディザ処理するためにシリアルバスを経由して制御可能である。クロック信号が第１の方法（擬似ランダム位相ディザリング）でディザ処理される場合、デルタ−シグマ変調器によって生成されたディジタルノイズの電力は周波数帯域を通じて分散され、それによってノイズがその他の回路構成に干渉する度合を減少させる。クロック信号が第２の方法でディザ処理（ローテーショナル位相ディザリング）される場合、ディジタルノイズの電力が取り払われる周波数であり、それによってノイズがその他の回路構成に干渉する度合を減少させる。
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【課題】周波数変調及び位相変調の高精度化を図ることが可能な通信用半導体集積回路を提供する。
【解決手段】通信用半導体集積回路は、ループフィルタの出力に第１の係数を乗算したキャリア周波数制御値を出力する第１の乗算器と、変調周波数データに第２の係数を乗算した変調周波数制御値を出力する第２の乗算器と、キャリア周波数制御値と変調周波数制御値とを加算し、その加算結果として前記発振器制御値を出力する第４の演算器と、を備える。第２の係数Ｋｍは、Ｋｍ＝Ｋｃ＋Ａ×Ｆｍｏｄ／Ｆｒｅｆの関係にある（Ｋｃ：第１の係数、Ａ：補正項（実数）、Ｆｍｏｄ：前記変調周波数、Ｆｒｅｆ：前記基準周波数）。 （もっと読む）

【課題】同期信号消失時の同期維持精度が向上されるとともに簡素な回路構成のデジタルＰＬＬ回路を提供することである。
【解決手段】同期信号の入力があるときの２つのクリアパルスの間に含まれる内部クロックの数の時系列的な平均値を学習値として記憶する学習値記憶回路と、ＰＬＬクロックカウンタのカウント値が学習値の整数成分と一致したとき一致検出パルスを生成する一致検出回路と、一致検出パルスを内部クロックの１周期分遅延して遅延パルスを生成するフリップフロップと、一致検出パルスまたは遅延パルスのいずれか一方を小数補正信号に従って選択し擬似同期パルスとして出力する擬似同期パルス選択回路と、補正区間において遅延パルスの数の擬似同期パルスの数に対する割合が学習値の小数成分に近似するよう選択する小数補正信号を出力する小数補正演算回路と、を有する。 （もっと読む）

デジタルPLL（DPLL）、時間／デジタル変換器（TDC）および制御ユニットを含む。TDCは、位相情報を量子化するために、短い時間の間、周期的に有効され、電力消費を削減するために、残り時間の間、無効にされる。TDCは、第1のクロック信号と第1の基準信号を受信し、第1のクロック信号と第1の基準信号との位相差を示す出力をTDCに提供する。制御ユニットは、主基準信号に基づいてイネーブル信号を生成し、イネーブル信号でTDCを有効および無効にする。ある設計において、制御ユニットは、第1の基準信号および第2の基準信号を獲得するために、主基準信号を遅らせ、主基準信号および第2の基準信号に基づいてイネーブル信号を生成し、TDCに対する第1のクロック信号を獲得するために、イネーブル信号で主クロック信号をゲートする。 （もっと読む）

【課題】クロック発生回路において、コストの増大を回避すること。
【解決手段】ディジタル位相比較器１、ディジタルループフィルタ２、ＤＤＳ３、バンドパスフィルタ４、増幅器５、ＯＣＸＯ６および第１分周器７は、ディジタルＰＬＬを構成する。ＯＣＸＯ６から与えられるＤＤＳ３の動作周波数をｆ_Sとし、ＤＤＳ３の出力設定周波数をｆ_Oとし、ｎを自然数とすると、ＤＤＳ３からは、ディジタル／アナログ変換のイメージ成分として、［ｎ×ｆ_S±ｆ_O］の周波数の信号が出力される。バンドパスフィルタ４は、このイメージ成分の周波数を通過帯域とする特性を有する。 （もっと読む）

【課題】基準信号の周波数を逓倍又は分周したクロック信号を生成するクロック生成回路において、一つの基準信号から任意周波数のクロック信号を発生可能とする。
【解決手段】クロック生成回路１は、リング状に連結したｍ個の遅延素子ＤＵからなるパルス遅延回路１０と、各遅延素子ＤＵから順次出力される通過信号Ｐ１〜Ｐｍに基づき、基準信号ＣＫＩの周期を遅延素子ＤＵでの遅延時間を単位として表した周期データＤＴを生成する周期測定部２０と、除数又は乗数として使用される設定値ＭＮを格納する設定値レジスタ５０と、周期データＤＴに、設定値ＭＮを乗・除してクロック信号の出力周期を表す制御データＣＤを生成する制御部３０と、制御データＣＤと通過信号Ｐ１〜Ｐｍとに基づき、基準信号ＣＫＩを分周又は逓倍したクロック信号ＣＫＯを出力する出力部４０とを備え、実数で表された設定値ＭＮを用いる。 （もっと読む）

【課題】より向上したデューティ比特性を有するクロックを生成する。
【解決手段】本発明は、デュアルループタイプ（Dual Loop Type）のＤＬＬ回路であって、第１位相検知信号に応答し、第１遅延制御信号を生成して第１遅延ラインの遅延量を制御し、第１遅延量情報信号を出力する第１遅延制御手段と、第２位相検知信号に応答し、第２遅延制御信号を生成して第２遅延ラインの遅延量を制御し、第２遅延量情報信号を出力し、前記第１遅延制御信号と半周期情報信号に応答して前記第２遅延ラインの遅延量を再び制御する第２遅延制御手段と、前記第１遅延量情報信号と前記第２遅延量情報信号の入力を受け、基準クロックの半周期情報を抽出して前記半周期情報信号を生成する半周期検知手段と、前記第１遅延ラインの出力クロックと前記第２遅延ラインの出力クロックを組み合わせてデューティ比補正クロックを出力するデューティーサイクル補正手段とを含む。 （もっと読む）

１つの態様では、デジタルＰＬＬ（ＤＰＬＬ）は、入出力位相の小数部に基づいて動作する。ＤＰＬＬは、入力位相を得るために少なくとも１つの入力信号を蓄積する。ＤＰＬＬは、例えばタイムデジタルコンバータ（ＴＤＣ）を使用して、発振器からの発振信号と参照信号との間の位相差に基づいて出力位相の小数部を決定する。ＤＰＬＬは、入力位相の小数部および出力位相の小数部に基づいて位相エラーを決定する。その後、ＤＰＬＬは、位相エラーに基づいて発振器のための制御信号を生成する。別の態様では、合成されたアキュムレータを含むＤＰＬＬは、参照信号に基づいて、発振信号サイクルの数のトラッキングを保持することにより粗い出力位相を決定する。 （もっと読む）