PLL回路及びディスク装置
【課題】温度特性や経時変化がなく、線速度変化に合わせてループ特性をシームレスに補正できるPLL回路を提供する。
【解決手段】デジタルループフィルタ103は、位相比較器102が出力する位相誤差を入力し、デジタル周波数値を生成する。このデジタル周波数値は、D/A変換器104でアナログ電圧に変換され、VCO105は、D/A変換器104が出力する電圧に応じた周波数の同期クロックを出力する。位相比較器102が出力する位相誤差は、デジタルループフィルタ103の出力に所定の係数Aを乗じたものでゲイン補正され、デジタルループフィルタ103に入力される。デジタルループフィルタ103に入力する位相誤差を、出力クロック周波数に比例して変化させることで、PLLループ全体として、出力クロック周波数に依存して線形にループ特性が制御できる。
【解決手段】デジタルループフィルタ103は、位相比較器102が出力する位相誤差を入力し、デジタル周波数値を生成する。このデジタル周波数値は、D/A変換器104でアナログ電圧に変換され、VCO105は、D/A変換器104が出力する電圧に応じた周波数の同期クロックを出力する。位相比較器102が出力する位相誤差は、デジタルループフィルタ103の出力に所定の係数Aを乗じたものでゲイン補正され、デジタルループフィルタ103に入力される。デジタルループフィルタ103に入力する位相誤差を、出力クロック周波数に比例して変化させることで、PLLループ全体として、出力クロック周波数に依存して線形にループ特性が制御できる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、PLL回路及びディスク装置に関し、更に詳しくは、入力信号から同期タイミングを生成するPLL回路、及び、そのようなPLL回路を備えるディスク装置に関する。
【背景技術】
【0002】
近年、CDやDVDの普及により、個人が光ディスク媒体に大量の情報を記録し、又は、光ディスク媒体から情報を再生することが一般的なことになっている。光ディスク媒体には、媒体上に形成されたスパイラル形状の案内溝に沿って、微小なマークが記録されている。このマーク列は、デジタル化された映像情報或いは音楽情報などのデータに誤り訂正用の情報を付加し、変調符号によって変調された1ビットのシーケンシャル情報として記録されたものである。
【0003】
光ディスクの再生時には、光ディスク媒体をスピンドルモータによって回転させ、光源からの出射光を対物レンズを用いて集光し、レーザースポットを媒体面に照射する。このとき、対物レンズと媒体面との距離が一定となるようにフォーカス方向のアクチュエータを制御し、また、レーザースポットが案内溝に正確に追従するように半径方向に対してもアクチュエータを制御する。媒体面に照射されたレーザ光の反射光は、媒体上のマークの有無によって明暗が変化し、これを光検出器によって電気信号(再生信号)に変換する。再生信号は微弱なため、アンプで増幅し、更にさまざまなフィルタリング処理を行って、再生信号のSN比を高めておく。
【0004】
再生信号から1ビットのデジタル情報列に変換するためには、再生信号に同期したクロックを、再生信号から抽出する必要がある。これは、たとえスピンドルの回転数が正確に制御されたとしても、光記録媒体の偏芯等により、再生信号のチャネルレートがごくわずかにずれ、固定周波数のクロックタイミングでは、識別すべき位置がずれるためである。クロックの抽出には、通常、PLL(Phase Locked Loop)回路が用いられる。PLL回路が出力する同期クロックタイミングで、例えば再生信号をあるしきい値で2値化して取り出すことにより、1ビットのデジタル情報列が得られる。この情報列を復調した後に、誤り訂正等を行い、最終的に、映像や音楽情報が得られる。
【0005】
図8は、一般的なPLL回路の構成を示している。PLL回路200は、位相比較器(PC)202、ループフィルタ(LPF)203、電圧制御発振器(VCO:Voltage Controlled Oscillator)205の3つを、基本構成とする。PLL回路200では、位相比較器202にて、入力信号と、VCO205の出力との位相差を比較し、ループフィルタ203によって位相比較結果の高調波成分及び雑音成分を除去し、ループフィルタ203の出力に基づいてVCO205の出力周波数を制御する帰還ループが形成される。これにより、VCO205の出力が、入力信号に同期するように動作する。
【0006】
PLL回路200における位相比較器202、ループフィルタ203、VCO205の伝達特性を、それぞれKp、F(s)、Kv/sとすると、開ループ伝達特性G(s)は、下記式(1)で表せる。
G(s)=Kp・Kv・F(s)/s (1)
また、閉ループ伝達特性H(s)は、下記式(2)で表せる。
H(s)=G(s)/(1+G(s)) (2)
G(s)が1次の場合には、周波数引き込み過程が存在しないため、引き込みのレンジが狭く、速い応答速度と低ジッタとの双方を満足させることはできない。このため、通常2次以上の特性が選択される。例えば、F(s)を積分器と1次LPFとの加算で構成する場合のF(s)は、下記式(3)で表現できる。
F(s)=(ω0/s)+{1/(1+s/ω2)} (3)
更に、Kp、Kvを、
Kp・Kv=ω1 (4)
とまとめると、開ループ伝達特性は、図9に示す特性となる。開ループ伝達特性は、角周波数がω0以下およびω2以上では−12dB/Oct、ω0からω2では−6dB/Octとなる。ω0、ω1、ω2で示す特性角周波数によってPLLループの応答特性が決まる。ω0が高いほど低周波の周波数変動に誤差なく追従できるが、逆にPLLを通過するノイズ帯域が増えるためクロックジッタが増加する。
【0007】
ところで、光記録媒体は、低価格の可換媒体であるため、ディスクにそりが生じたり、チャッキング時にずれが生じたりすることがある。これに起因して、ディスクから読み出した再生信号には、スピンドル回転に同期した、チャネル周波数に比べて低い周波数成分の変動が発生する。このような再生信号から情報を再生するには、PLL回路は、周波数変動を十分に圧縮するためにループ特性をある程度以上の帯域に引き上げる必要がある。しかしながら、再生信号はSNRが低く、帯域を上げ過ぎると逆にノイズによってジッタが増加し、同期外れも起こりやすくなる。特に、高密度で記録された情報からデータを復調する場合には、データ再生に用いるPLL回路のループ特性がデータ復調性能に大きく影響することになる。
【0008】
ディスク回転制御に関して説明する。ディスクの回転制御方法には、主に2種類の方式が存在する。すなわち、線速度を一定に保つCLV(Constant Linear Velocity)制御方式と、回転角速度を一定とするCAV(Constant Angular Velocity)制御方式である。これらのうち、CLV制御では、内外周でスピンドル回転数が約2.4倍変化するため、ランダムアクセス時にスピンドル制御の待ち時間がかかるという問題があり、また、これにより多くの電力が消費されるという問題がある。これに対し、CAV方式では、スピンドルを一定速度で回転させるため、回転数の待ち時間はなく、アクセス性が向上する。このような理由から、CAV制御方式を用いる装置が増えてきている。
【0009】
CAV制御のディスク装置にて、CLV制御で記録されたディスクを再生する場合には、再生信号の同期クロックは内外周で約2.4倍変化するため、広いロックレンジとキャプチャーレンジを持つPLL回路が必要となる。一方で、一般的なアナログPLLのループ特性は、アナログ回路で構成していることにより、入力される再生信号の周波数に依存せず一定である。従って、内周でPLLループ特性を最適に合わせると、外周ではプルインレンジが狭くなり、ロックするまでにかかる時間が長くなる。また、外周でPLLループ特性を最適に合わせると、内周再生時には相対的にPLLループゲインが高くなり、クロックジッタが増加するおそれがある。
【0010】
PLL回路にて、図9に示す開ループ特性におけるω1に対するω0の比と、ω1に対するω2の比とを変えずに、ω1を変えた場合、ダンピング係数が同じになるため、時間スケールが変わるだけで、PLLの引き込み特性を相対的に同じにすることができる。つまり、図10に示すように、PLLの特性周波数が、全て線形に角周波数軸上でシフトするような特性を実現できる。CAV再生時には、PLL回路の特性としてはこのような特性が望ましい。しかし、アナログPLLでは、ループ特性を決定するのはCやRといった受動素子であり、これらの値を連続的に切り替えることは困難である。また、温度依存性や経時変化があるため、同一特性のPLLを大量生産することは困難である。
【0011】
温度や経時変化の影響を受けないPLL構成の従来例としては、特許文献1に記載されたものがある。図11は、特許文献1に記載のPLL回路の構成を示している。このPLL回路300は、通常のデジタルPLLであり、位相比較器302とループフィルタ303とがデジタル化されている。A/D変換器301は、VCO305が出力する同期クロックのタイミングで、入力信号をA/D変換する。位相比較回路302は、A/D変換されたデジタル信号とVCO305が出力する同期クロックとを比較する。位相比較結果は、ループフィルタ303を介してD/A変換器304に入力され、D/A変換器304にてD/A変換された後、VCO305に入力される。PLL回路300は、PLL引き込み用の特殊領域でループフィルタ303のゲインを制御する手段を持つ。これにより、フィルタ部の温度特性と経時変化を無視することができる。
【0012】
PLLループ特性の補正技術に関しては、特許文献2に記載された技術がある。図12は、特許文献2に記載されたPLL回路の構成を示している。このPLL回路400では、入力信号は、位相比較器404に入力されると共に、F/V変換器401に入力される。F/V変換器401の出力を、A/D変換器402によってA/D変換し、CPU403にて、チャネル周波数を検出する。CPU403は、検出したチャネル周波数に応じてループフィルタ405の特性を切り替え、同時に、VCO406の中心周波数を制御する。CPU403では、チャネル周波数に対するループフィルタ特性の制御係数が表の形で組み込まれており、線速度に依存して、最適なループ特性を実現することができる。
【0013】
【特許文献1】特開平8−96516号公報
【特許文献2】特開平1−277371号公報
【発明の開示】
【発明が解決しようとする課題】
【0014】
特許文献1では、デジタル化によって経時変化を抑えることを目的としており、構成上、デジタル化したループフィルタを、VCOの同期クロックで動作させることで、ループフィルタの特性については、発振周波数に依存してシームレスに可変できる。しかし、VCO特性を変えることができないため、例えばCAV中周に最適なPLL特性にした場合に、内周でPLLを動作させると、図13に示すように、ω0/ω1が小さくなり、逆に外周では、図14に示すようにω0/ω1が大きくなる。すなわちダンピング係数が変化する。このように、特許文献1では、前述の線速度変化によるループ特性のシームレスな補正を実現することはできない。
【0015】
特許文献1では、PLL回路はループフィルタのゲインを制御する手段を持つが、この手段は、高速引き込みを実現するために設けられている。特許文献1には、ゲインの切替えを、入力デジタル信号の状態によって行うとの記述があるが、周波数を検出する手段は示されておらず、特許文献1に記載のPLL回路では、周波数に応じて、ループゲインを変えることはできない。つまりは、CAV線速度に依存したシームレスなゲイン補正を行うことはできない。
【0016】
また、特許文献2では、チャネル周波数検出のためにA/D変換器402が必要であり、また、ループフィルタの制御用にCPU403が必要である。このため、特許文献2に記載のPLL回路400には、回路規模が増大し、消費電力が増加するなどの問題がある。また、特許文献2では、VCO406の中心周波数を、F/V変換器401の出力に基づいて決定しているが、この場合、F/V変換器401には非常に高い精度が必要であり、この構成で、高精度な位相同期制御を行うことは困難である。
【0017】
本発明は、上記従来技術の問題点を解消し、温度特性や経時変化がなく、線速度変化に合わせてループ特性をシームレスに補正でき、かつ、回路規模が増大しないPLL回路を提供することを目的とする。
【課題を解決するための手段】
【0018】
上記目的を達成するために、本発明のPLL回路は、チャネル周波数が変化するアナログ信号から同期クロックを抽出するPLL回路であって、前記アナログ信号をデジタル信号に変換して出力するA/D変換器と、前記同期クロックに同期して動作し、前記A/D変換器が出力するデジタル信号に基づいて前記アナログ信号と同期クロックとの位相誤差信号を出力するデジタル位相比較器と、前記同期クロックに同期して動作し、前記位相誤差信号に基づいて前記チャネル周波数に比例したデジタル周波数値を出力するデジタルループフィルタと、前記デジタル周波数値により周波数が制御された前記同期クロックを出力する発振器とで構成される位相同期ループと、該位相同期ループのループゲインを前記デジタル周波数値に基づいて制御するループゲイン制御手段とを備えることを特徴とする。
【0019】
本発明のPLL回路では、アナログ信号をデジタル信号に変換するA/D変換器、アナログ信号と同期クロックとの位相誤差を生成する位相比較器、位相誤差に基づいてデジタル周波数値を生成するループフィルタ、及び、デジタル周波数値に応じた周波数の同期クロックを生成する発振器によって位相同期ループを構成し、位相比較器及びループフィルタを発振器が生成する同期クロックによって動作させる。また、ループゲイン制御手段により、ループフィルタが出力するデジタル周波数値に基づいて、ループフィルタに入力する位相誤差をゲイン補正する。本発明では、ループフィルタをデジタル回路で構成し、ループフィルタを発振器が出力する同期クロックで動作させることで、フィルタ単体の周波数特性は、出力クロック周波数に比例して変化する。また、位相同期ループ内に設けたループゲイン制御手段により、ループフィルタに入力する位相誤差を、出力クロック周波数に比例して変化させることで、PLLループ全体として、出力クロック周波数に依存して線形にループ特性が制御できる。また、PLL回路を、デジタル回路で構成しているため、温度変化や経時変化がなく、LSI化に適した、回路規模の小さなPLL回路が実現できる。
【0020】
本発明のPLL回路では、前記デジタル位相比較器は、前記アナログ信号のエッジ以外のタイミングでは、出力を、エッジタイミングで生成した位相誤差信号に保持する構成を採用できる。入力信号にさまざまな周波数が混在する場合には、通常のPLLで位相同期をかけると、位相比較頻度によって、位相同期ループのループ特性が変化する。アナログ信号のエッジタイミングで位相誤差を生成し、エッジ以外のタイミングでは、ラッチ回路によって、出力する位相誤差信号を、直前のエッジでの位相比較結果に保持することで、ループ特性の変化を防ぐことができる。
【0021】
本発明のPLL回路では、前記デジタル位相比較器は、前記アナログ信号のエッジが所定期間以上検出されないときには、前記保持したエッジタイミングで生成した位相誤差信号をクリアする構成を採用することができる。入力信号が何らかの要因とで途切れ、エッジが検出されない状態が長く続くときに、位相比較器が出力する位相誤差信号が直前のエッジでの位相比較結果に保持され続けると、直前のエッジでの位相誤差が長期間にわたって出力されることで、同期クロックの周波数が入力信号の周波数から大きくずれることが考えられる。エッジが所定の期間以上検出されないときに、ラッチ回路が保持する位相誤差信号をクリアすることで、そのような問題を回避することができる。
【0022】
本発明のPLL回路では、前記ループゲイン制御手段は、前記位相比較器が出力する位相誤差信号に、前記デジタルループフィルタが出力するデジタル周波数値に応じた値を乗算し、前記デジタルループフィルタに入力する乗算器を含む構成を採用できる。より詳細には、前記ループゲイン制御手段は、前記位相比較器が出力する位相誤差信号に、前記デジタルループフィルタが出力するデジタル周波数値に所定の係数を乗じた値を乗算する構成を採用できる。
【0023】
本発明のPLL回路では、前記A/D変換器が、前記同期クロックに同期して、前記アナログ信号を前記デジタル信号にA/D変換する構成を採用できる。また、本発明のPLL回路では、前記発振器が、前記デジタル周波数値をD/A変換したアナログ電圧値に応じた周波数で発振する電圧制御発振器として構成される構成を採用できる。
【0024】
本発明のPLL回路では、前記A/D変換器が、前記同期クロックより周波数が高いクロック信号に同期して動作しており、前記A/D変換器が出力するデジタル信号に基づいて、前記同期クロックに同期した前記デジタル信号のサンプリング値を推定し、前記位相比較器に出力する補間器を更に備える構成を採用できる。この場合、A/D変換器は、同期クロックよりも周波数が高いクロック信号に同期して動作することにより、オーバーサンプリングで、入力アナログ信号をデジタル信号に変換する。このA/D変換器が出力する同期クロックに同期したタイミングでのデジタル信号の値を推定することにより、位相比較器に、同期クロックに同期したタイミングでのアナログ信号のサンプリング値を入力することができる。
【0025】
本発明のPLL回路では、前記発振器が、前記デジタル周波数値に基づいて、前記同期クロックよりの周波数が高いクロック信号から前記同期クロックを生成する数値制御発振器として構成され、前記補間器に、前記クロック信号と前記同期クロックとの位相差に関する補間位相情報を出力する構成を採用できる。また、発振器をデジタル回路で構成することで、発振器の経時変化や性能ばらつきを抑えることができる。また、発振器にて、クロック信号と同期クロックとの位相誤差に関する補間位相誤差情報を生成し、これを補間器に入力することで、補間器は、クロック信号と同期クロックとの位相誤差に関する補間位相誤差情報に基づいて、同期クロックに同期しないデジタル信号から、同期クロックに同期したタイミングでの入力アナログ信号のサンプリング値を推定することができる。
【0026】
本発明のPLL回路では、前記補間器は、前記A/D変換器が出力するデジタル信号の隣接する少なくとも2つのサンプリング点の値と、前記補間位相情報とに基づいて、所定の補間関数により、前記同期クロックに同期した前記デジタル信号のサンプリング値を推定する構成を採用できる。この場合、例えば隣接する2つのサンプリング点のデジタル信号からデジタル信号の変化の割合(傾き)を求め、補間位相情報から、2つのサンプリング点からどのくらい離れた時点が同期クロックに同期した時点となるかを推定し、2つのサンプリング点からのずれに応じて、同期クロックに同期したタイミングでの入力アナログ信号のサンプリング値を推定する構成とすることができる。
【0027】
本発明のディスク装置は、CAV制御でディスクからデータ再生を行うディスク装置であって、前記ディスク上に記録された情報を読み出した再生信号をデジタル再生信号に変換するA/D変換器と、前記再生信号から抽出された同期クロックに基づいて動作し、前記デジタル再生信号に基づいて、前記再生信号と同期クロックとの位相誤差信号を出力するデジタル位相比較器と、前記同期クロックに基づいて動作し、前記位相誤差信号に基づいて、前記再生信号のチャネル周波数に比例したデジタル周波数値を出力するデジタルループフィルタと、前記デジタル周波数値により周波数が制御された前記同期クロックを出力する発振器とで構成される位相同期ループと、該位相同期ループのループゲインを、前記デジタル周波数値に基づいて制御するループゲイン制御手段と、前記同期クロックに基づいて動作し、前記デジタル再生信号からデータを識別するデータ復調器とを備えることを特徴とする。
【0028】
本発明の光ディスク装置は、CAV制御で光ディスクにデータを記録する光ディスク装置であって、前記ディスク上に形成された案内溝の蛇行成分を読み出したウォブル信号をデジタルウォブル信号に変換するA/D変換器と、前記ウォブル信号から抽出されたクロックに基づいて動作し、前記デジタルウォブル信号に基づいて、前記ウォブル信号と同期クロックとの位相誤差信号を出力するデジタル位相比較器と、前記同期クロックに基づいて動作し、前記位相誤差信号に基づいて、前記ウォブル信号の周波数に比例したデジタル周波数値を出力するデジタルループフィルタと、前記デジタル周波数値により周波数が制御された前記同期クロックを出力する発振器とで構成される位相同期ループと、前記クロック信号を逓倍して記録クロックを生成する逓倍PLLと、前記位相同期ループのループゲインを、前記デジタル周波数値に基づいて制御するループゲイン制御手段とを備えることを特徴とする。
【0029】
本発明のディスク装置及び光ディスク装置では、ループフィルタを、発振器が出力する同期クロックに基づいて動作するデジタルループフィルタとして構成し、ループゲイン制御手段により、ループフィルタが出力するデジタル周波数値に基づいて、ループフィルタに入力する位相誤差をゲイン補正する。このようにすることで、位相同期ループループ全体として、出力クロック周波数に依存して線形にループ特性が制御できる。このため、CAV線速度の変化に合わせて、位相同期ループのループゲインをシームレスに変化させることができ、ディスク内周と外周にて適切なループ特性を実現することで、CAV制御時にも、安定的に情報の記録再生が可能である。
【発明の効果】
【0030】
本発明のPLL回路では、アナログ信号をデジタル信号に変換するA/D変換器、アナログ信号と同期クロックとの位相誤差を生成する位相比較器、位相誤差に基づいてデジタル周波数値を生成するループフィルタ、及び、デジタル周波数値に応じた周波数の同期クロックを生成する発振器によって位相同期ループを構成し、位相比較器及びループフィルタを発振器が生成する同期クロックによって動作させる。また、ループゲイン制御手段により、ループフィルタが出力するデジタル周波数値に基づいて、ループフィルタに入力する位相誤差をゲイン補正する。本発明では、ループフィルタをデジタル回路で構成し、ループフィルタを発振器が出力する同期クロックで動作させることで、フィルタ単体の周波数特性は、出力クロック周波数に比例して変化する。また、位相同期ループ内に設けたループゲイン制御手段により、ループフィルタに入力する位相誤差を、出力クロック周波数に比例して変化させることで、PLLループ全体として、出力クロック周波数に依存して線形にループ特性が制御できる。また、PLL回路を、デジタル回路で構成しているため、温度変化や経時変化がなく、回路規模を小さくすることができる。
【発明を実施するための最良の形態】
【0031】
以下、図面を参照し、本発明の実施の形態を詳細に説明する。図1は、本発明の第1実施形態のデジタルPLLの構成を示している。PLL回路100は、A/D変換器101、位相比較器102、デジタルループフィルタ103、D/A変換器104、及び、VCO105を有する。入力信号であるRF信号は、あらかじめ、図示しないアンチエリアシングフィルタにより、その帯域がA/D変換器101のサンプリングクロックの半分以下になるように帯域制限されている。PLL回路100に入力されたRF信号は、A/D変換器101により、デジタル信号に変換される。
【0032】
位相比較器102は、A/D変換器101から入力するデジタル信号に基づいて、RF信号とVCO105が出力する同期クロックとの位相誤差を生成する。位相比較器102が出力する位相誤差信号は、乗算器106によってゲイン補正された後に、デジタルループフィルタ103に入力される。デジタルループフィルタ103は、入力信号に基づいて、チャネル周波数に比例したデジタル周波数値を生成する。このデジタル周波数値は、D/A変換器104によってアナログ周波数信号に変換されて、VCO105に入力される。VCO105は、入力するアナログ周波数信号に依存して、出力する同期クロックの周波数を制御する。
【0033】
PLL回路100では、VCO105が出力する同期クロックのタイミングで、A/D変換器101、位相比較器102、デジタルループフィルタ103、及び、D/A変換器104を動作させることで、位相同期ループを形成する。また、デジタルループフィルタ103が出力するデジタル周波数値は、乗算器106に所定の係数Aが乗じられ、デジタル周波数値にAを乗じた値を、別の乗算器106によって位相比較器102が出力する位相誤差に乗じて、デジタルループフィルタ103に入力する。乗算器106を用いて、位相比較器102の出力をゲイン補正することで、チャネルクロックの周波数に比例して、PLL回路100のループゲインをシームレスに変化させることができる。PLL回路100では、乗算器106を用いて、デジタルループフィルタ103により入力部分のゲインを調整する部分が、ループゲイン調整手段に相当する。
【0034】
なお、PLL回路100で、位相比較器102の出力が入力振幅に比例する構成の場合には、入力振幅に応じてループゲインが変化することになる。これを防止するために、A/D変換器101と、位相比較器102との間に、AGC(Auto Gain Controller)を設け、AGCによって、位相比較器102に入力される信号の振幅が一定となるように制御する構成を採用してもよい。或いは、A/D変換器101に入力されるアナログ信号に対してゲイン調整を行い、位相比較器102の入力の振幅が一定となるようにしてもよい。また、これらとは異なる構成により、全体のループゲインが入力振幅に依存して変化しないように制御してもよい。
【0035】
図2は、位相比較器102の構成を示している。位相比較器102は、A/D変換器101から入力するデジタル信号列に基づいて極性の変化タイミングを検出し、そのタイミングのデジタル信号の振幅値から位相誤差を生成する。位相比較器102に入力されたデジタル信号は、絶対値算出器121にてその絶対値が演算される。ラッチ回路(遅延器)122は、VCO105(図1)が出力する同期クロックに基づいて動作しており、絶対値算出器121が出力する絶対値を、同期クロックの1クロック分遅らせて出力する。
【0036】
比較器123は、絶対値算出器121から出力される絶対値|Xi|と、ラッチ回路122が出力する1クロック前の絶対値|Xi−1|とを比較する。セレクタ124には、絶対値算出器121が出力する絶対値|Xi|に乗算器125で「−1」をかけた値(−|Xi|)と、ラッチ回路122が出力する1クロック前の絶対値|Xi−1|とが入力される。セレクタ124が出力する値は、比較器123での比較結果に基づいて決定され、セレクタ124は、|Xi|>|Xi−1|のときは|Xi−1|を出力し、|Xi−1|>|Xi|のときは−|Xi|を出力する。
【0037】
一方、ラッチ回路128には、位相比較器102に入力されたデジタル信号のうちの符号を表すビットが入力される。ラッチ回路128は、同期クロックに基づいて動作しており、入力された符号ビットを、1クロック分遅らせて出力する。排他的論理和126には、現在のデジタル信号の符号ビットと、ラッチ回路128を介して入力する1クロック前の符号ビットとが入力される。排他的論理和126は、現在の入力デジタル信号の符号と1クロック前の入力デジタル信号の符号との排他的論理和により、符号が反転する時点、すなわち入力信号のエッジを検出する。排他的論理和126の出力は、ラッチ回路129のイネーブル信号ENとして用いられ、ラッチ回路129は、イネーブル信号ENがHレベルとのとき、つまり入力信号のエッジのタイミングで、同期クロックに従って、セレクタ124の出力をラッチする。
【0038】
セレクタ124は、現在の時点と1クロック前の時点で入力信号のサンプル値の振幅のうちの絶対値の小さいほうに対応したデータを出力しており、ラッチ回路129は、エッジタイミングでセレクタ124の出力をラッチするため、ラッチ回路129がラッチするデータは、エッジの前後の入力信号のサンプル値の振幅のうちの絶対値の小さいほうに対応したデータとなる。入力信号にエッジ以外のタイミングでは、入力デジタル信号に符号反転が生じないため、排他的論理和126が出力する信号(イネーブル信号EN)の信号レベルはLレベルであり、ラッチ回路129は、次のエッジでイネーブル信号ENがHレベルとなるまで、ラッチしたデータを保持する。位相比較器102は、ラッチ回路129の出力を、位相誤差として出力する。
【0039】
上記のように、エッジ以外のタイミングでラッチ回路129により位相誤差を保持するのは、光ディスクの再生信号には様々な周波数が混在しており、通常のPLL回路で位相同期をかけると、位相比較頻度によってPLLのループ特性が変化するためである。位相誤差を、ラッチ回路129にてホールドすることで、PLLのループ特性の変化を防ぐことができる。ただし、データ再生中に、ディフェクト等で入力信号が途絶えたときに、直前の位相誤差がそのまま長期間維持されると、VCO105の発振周波数が大きくずれ、入力信号が復帰した際に、同期に要する時間が長くなる可能性がある。これを防ぐために、カウンタ127を用いて、エッジが検出される間隔を計測し、比較器130にてエッジ間隔が所定のしきい値を超えたか否かを判定し、しきい値を超えたときには、ラッチ回路129にクリア信号を入力して、ラッチ回路129が保持するデータをクリアさせる。
【0040】
図3は、位相比較器102に2T長のマーク/スペースが連続した信号が入力されたときの出力波形を示している。入力信号における黒丸は、A/D変換のサンプリング点を表している。位相比較器102は、サンプリングされた入力信号列から、エッジ近傍の振幅値を符号補正して出力する。同図に示すように、位相差が−πまでくると+πに戻るように検出レンジは±πとなる。この構成の位相比較器102の位相差検出レンジは、±πとなるが、レンジを広げた位相周波数比較器構成にしてもよい。
【0041】
図4は、デジタルループフィルタ103の構成を示している。デジタルループフィルタ103は、加算器131と、クロック1周期分だけ出力を遅延する遅延器(ラッチ回路)132と、乗算器133とで構成される。z=exp(jωT)、Tはデジタル回路動作周期とすると、図4に示す構成のデジタルループフィルタ103の伝達関数F(z)は、下記式で示すことができる。
F(z)={K2Z-1/(1−Z-1)}+K1Z-1/{1−(1−K1)Z-1} (5)
上記式(5)において、第1項は積分器であり、第2項は1次のローパスフィルタとなる。これに、VCO105の積分特性が乗算されると、図9に示す開ループ特性となる。第2項は、1次ローパスフィルタではなく、単にK1としてもよいが、その場合には、高域のノイズ圧縮効果が得られなくなる。デジタルループフィルタ103は、デジタル回路であり、同期クロックごとに動作するため、クロック周波数も周波数特性が依存時、クロック周波数が2倍になれば、開ループの周波数特性もω軸方向に2倍にシフトすることになる。
【0042】
本実施形態では、位相比較器102は、A/D変換器101が出力するデジタル信号列からデジタル信号の極性変化タイミングを検出し、そのタイミングのデジタル信号振幅値に基づいて、位相誤差信号を生成する。デジタルループフィルタ103は、デジタルのループフィルタとして構成され、VCO105が出力する同期クロックで動作するため、フィルタ単体の周波数特性は、出力クロック周波数に比例して変化する。このとき、VCO105が持つ積分特性は、発振周波数によって変化はしないが、デジタルループフィルタ103が出力するデジタル周波数値に所定の係数Aを乗じたものを位相比較器102の出力に乗じてデジタルループフィルタ103に入力し、ゲインを出力周波数に比例して変化させることで、PLLループ全体として、出力クロック周波数に依存して線形にループ特性を制御することができる。また、PLL回路100をデジタル回路で構成しているため、温度変化や経時変化がなく、LSI化に適した回路規模が小さいPLLを実現できる。
【0043】
本実施形態のPLL回路100は、内外周で2.4倍の周波数差がある光ディスクのCAV再生のように、入力信号の周波数が数十[%]以上変化する場合に、有効であり、光ディスク以外のディスク装置にも有効である。また、CAV再生だけでなく、CLV再生時のロングシーク時で、スピンドル回転数が静定する前からデータ再生が必要な場合にも有効である。PLL回路100は、デジタル再生信号からデータを識別するデータ復調器を有するディスク装置において、光ディスクや磁気ディスクのデータ再生用のPLLとして用いることができる。或いは、光ディスクのウォブル信号からクロック信号を生成し、これを逓倍して用いる際のPLLとして用いることができる。
【0044】
図5は、本発明の第2実施形態のPLL回路の構成を示している。本実施形態のPLL回路100aと第1実施形態のPLL回路100(図1)との相違点は3つある。第1の相違点は、A/D変換器101と位相比較器102との間に補間器107が挿入されており、数値制御発振器(NCO)108により補間位相制御がされる点である。第2の相違点は、A/D変換器101及び補間器107が、チャネルに同期していないクロック信号sclkに基づいて動作する点である。第3の相違点は、D/A変換器が省かれている点である。本実施形態のPLL回路100aは、PLLを発振器を含めてデジタル化しており、VCOの経時変化や性能ばらつきもゼロにすることが可能である。
【0045】
位相比較器102、デジタルループフィルタ103、及び、乗算器106は、第1実施形態のPLL回路100における構成と同様な構成である。A/D変換器101、補間器107、及び、NCO108には、チャネルクロックよりも高い周波数のクロック信号sclkが入力される。クロック信号sclkの周波数は、例えばチャネル周波数よりも10%程度高い周波数に設定される。NCO108は、デジタルループフィルタ103が出力するデジタル周波数値に基づいて、クロック信号sclkから同期クロックを生成する。また、同期クロックとクロック信号sclkとの位相誤差を示す補間位相情報を生成する。
【0046】
A/D変換器101は、クロック信号sclkに基づいて動作し、入力信号をA/D変換する。A/D変換器101の動作クロックであるクロック信号sclkの周波数が、チャネル周波数よりも高いことにより、A/D変換器101は、オーバーサンプリングで、A/D変換を行う。補間器107は、A/D変換器101からの入力データ列と、NCO108が生成する補間位相情報とに基づいて、例えば線形補間を行い、チャネルクロックでサンプリングしたものと同等のリサンプリング信号を生成する。
【0047】
図6は、NCO108の構成例を示している。加算器191は、デジタルループフィルタ103が出力するデジタル周波数値と、ラッチ回路193の出力とを加算して出力する。加算器191が出力するデータは、ラッチ回路193がNビットのバス幅で、デジタル周波数値がNビット以下のバス幅とすると、N+1ビットのバス幅となる。加算器191の出力は、モジュロ演算器192と、コンパレータ195とに入力される。モジュロ演算器192は、加算器191の出力を2Nで割った余りを出力する。ラッチ回路193は、クロック信号sclkに同期して動作しており、モジュロ演算器192が出力する2Nで除算した余りを、1クロック分遅らせて出力する。NCO108は、ラッチ回路193が出力する値に、乗算器194によって固定係数Bを乗じたものを、位相補間情報として出力する。この補間位相情報は、のこぎり波状の信号となり、デジタル周波数値に逆比例してのこぎり波周期が変化する。
【0048】
一方、コンパレータ195は、加算器191の出力と2Nとを比較し、加算器191の出力が2N以上のとき、イネーブル信号をHレベルとする。このイネーブル信号は、例えばチャネル周波数がクロック信号sclkの周波数に対して90%のときには、Duty比は90%となる。ゲーティングセル196は、クロック信号sclkと、コンパレータ195が出力するイネーブル信号とを入力し、イネーブル信号に基づいて、クロック信号sclkのクロックパルスの出力制御を行う。より詳細には、ゲーティングセル196は、イネーブル信号のHレベル期間はクロック信号sclkのクロックパルスをそのまま出力し、イネーブル信号のLレベル期間はクロック信号sclkのクロックパルスの出力を行わない。ゲーティングセル196は、例えば、イネーブル信号のDuty比が90%であれば、クロックパルスが10回中1回欠けたゲーティングクロックを生成し、これを同期クロックとして出力する。
【0049】
図7は、PLL回路100aの各部の動作波形を示している。入力信号は、2T長のマーク/スペースが連続した信号であり、このA/D変換器101が出力する信号は、チャネルクロックよりも若干高い固定周波数のクロック信号sclkでサンプリングされおり、この信号は、チャネル信号には同期していない。NCO108が出力する位相補間情報は、のこぎり波状に変化し、ゲーティングセル196(図6)に入力されるイネーブル信号は、不連続のタイミングでLレベルとなる。補間器107は、A/D変換器101の出力信号の連続する2つのサンプリング点での値と、補間位相情報とに基づいて、同期クロックに同期した時点でのA/D変換器101の出力信号の値を推定し、その値を位相比較器102に出力する。補間器107における補間関数は、回路規模と補間精度とを勘案して決定する必要があるが、通常は1次関数で問題ない。
【0050】
本実施形態においても、デジタルループフィルタ103が出力するデジタル周波数値を用いて、位相比較器102が出力する位相誤差のゲインを調整する。このようにすることで、第1実施形態のPLL回路と同様に、PLLループ全体として、出力クロック周波数に依存して線形にループ特性を制御することができる。また、本実施形態では、PLLを発振器を含めてデジタル化しており、第1実施形態で得られる効果に加えて、アナログ回路であるVCO105(図1)を用いたときに問題となる経時変化や性能ばらつきを抑えることができる。
【0051】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明のPLL回路及びディスク装置は、上記実施形態にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【図面の簡単な説明】
【0052】
【図1】本発明の第1実施形態のデジタルPLL回路の構成を示すブロック図。
【図2】位相比較器の構成を示すブロック図。
【図3】位相比較器に2T長のマーク/スペースが連続した信号が入力されたときの出力波形を示す波形図。
【図4】デジタルループフィルタの構成を示すブロック図。
【図5】本発明の第2実施形態のデジタルPLL回路の構成を示すブロック図。
【図6】NCOの構成を示すブロック図。
【図7】2T長のマーク/スペースが連続した信号が入力されたときの各部の動作波形を示す波形図。
【図8】一般的なPLL回路の基本構成を示すブロック図。
【図9】ループフィルタとして積分特性+1次ローパス特性を用いた場合のPLLのオープンループ特性を示すグラフ。
【図10】CAV動作時の理想的なPLLのオープンループ特性を示すグラフ。
【図11】特許文献1に記載のPLL回路の構成を示すブロック図。
【図12】特許文献2に記載のPLL回路の構成を示すブロック図。
【図13】従来のPLLにおける内周CAV再生時のオープンループ特性を示すグラフ。
【図14】従来のPLLにおける外周CAV再生時のオープンループ特性を示すグラフ。
【符号の説明】
【0053】
100:PLL回路
101:A/D変換器
102:位相比較器
103:デジタルループフィルタ
104:D/A変換器
105:VCO(電圧制御発振器)
106:乗算器
107:補間器
108:NCO(数値制御発振器)
121:絶対値算出器
122、128、129、132、193:ラッチ回路
123、130:比較器
124:セレクタ
125、133、194:乗算器
126:排他的論理和
127:カウンタ
131、191:加算器
192:モジュロ演算器
195:コンパレータ
196:ゲーティングセル
【技術分野】
【0001】
本発明は、PLL回路及びディスク装置に関し、更に詳しくは、入力信号から同期タイミングを生成するPLL回路、及び、そのようなPLL回路を備えるディスク装置に関する。
【背景技術】
【0002】
近年、CDやDVDの普及により、個人が光ディスク媒体に大量の情報を記録し、又は、光ディスク媒体から情報を再生することが一般的なことになっている。光ディスク媒体には、媒体上に形成されたスパイラル形状の案内溝に沿って、微小なマークが記録されている。このマーク列は、デジタル化された映像情報或いは音楽情報などのデータに誤り訂正用の情報を付加し、変調符号によって変調された1ビットのシーケンシャル情報として記録されたものである。
【0003】
光ディスクの再生時には、光ディスク媒体をスピンドルモータによって回転させ、光源からの出射光を対物レンズを用いて集光し、レーザースポットを媒体面に照射する。このとき、対物レンズと媒体面との距離が一定となるようにフォーカス方向のアクチュエータを制御し、また、レーザースポットが案内溝に正確に追従するように半径方向に対してもアクチュエータを制御する。媒体面に照射されたレーザ光の反射光は、媒体上のマークの有無によって明暗が変化し、これを光検出器によって電気信号(再生信号)に変換する。再生信号は微弱なため、アンプで増幅し、更にさまざまなフィルタリング処理を行って、再生信号のSN比を高めておく。
【0004】
再生信号から1ビットのデジタル情報列に変換するためには、再生信号に同期したクロックを、再生信号から抽出する必要がある。これは、たとえスピンドルの回転数が正確に制御されたとしても、光記録媒体の偏芯等により、再生信号のチャネルレートがごくわずかにずれ、固定周波数のクロックタイミングでは、識別すべき位置がずれるためである。クロックの抽出には、通常、PLL(Phase Locked Loop)回路が用いられる。PLL回路が出力する同期クロックタイミングで、例えば再生信号をあるしきい値で2値化して取り出すことにより、1ビットのデジタル情報列が得られる。この情報列を復調した後に、誤り訂正等を行い、最終的に、映像や音楽情報が得られる。
【0005】
図8は、一般的なPLL回路の構成を示している。PLL回路200は、位相比較器(PC)202、ループフィルタ(LPF)203、電圧制御発振器(VCO:Voltage Controlled Oscillator)205の3つを、基本構成とする。PLL回路200では、位相比較器202にて、入力信号と、VCO205の出力との位相差を比較し、ループフィルタ203によって位相比較結果の高調波成分及び雑音成分を除去し、ループフィルタ203の出力に基づいてVCO205の出力周波数を制御する帰還ループが形成される。これにより、VCO205の出力が、入力信号に同期するように動作する。
【0006】
PLL回路200における位相比較器202、ループフィルタ203、VCO205の伝達特性を、それぞれKp、F(s)、Kv/sとすると、開ループ伝達特性G(s)は、下記式(1)で表せる。
G(s)=Kp・Kv・F(s)/s (1)
また、閉ループ伝達特性H(s)は、下記式(2)で表せる。
H(s)=G(s)/(1+G(s)) (2)
G(s)が1次の場合には、周波数引き込み過程が存在しないため、引き込みのレンジが狭く、速い応答速度と低ジッタとの双方を満足させることはできない。このため、通常2次以上の特性が選択される。例えば、F(s)を積分器と1次LPFとの加算で構成する場合のF(s)は、下記式(3)で表現できる。
F(s)=(ω0/s)+{1/(1+s/ω2)} (3)
更に、Kp、Kvを、
Kp・Kv=ω1 (4)
とまとめると、開ループ伝達特性は、図9に示す特性となる。開ループ伝達特性は、角周波数がω0以下およびω2以上では−12dB/Oct、ω0からω2では−6dB/Octとなる。ω0、ω1、ω2で示す特性角周波数によってPLLループの応答特性が決まる。ω0が高いほど低周波の周波数変動に誤差なく追従できるが、逆にPLLを通過するノイズ帯域が増えるためクロックジッタが増加する。
【0007】
ところで、光記録媒体は、低価格の可換媒体であるため、ディスクにそりが生じたり、チャッキング時にずれが生じたりすることがある。これに起因して、ディスクから読み出した再生信号には、スピンドル回転に同期した、チャネル周波数に比べて低い周波数成分の変動が発生する。このような再生信号から情報を再生するには、PLL回路は、周波数変動を十分に圧縮するためにループ特性をある程度以上の帯域に引き上げる必要がある。しかしながら、再生信号はSNRが低く、帯域を上げ過ぎると逆にノイズによってジッタが増加し、同期外れも起こりやすくなる。特に、高密度で記録された情報からデータを復調する場合には、データ再生に用いるPLL回路のループ特性がデータ復調性能に大きく影響することになる。
【0008】
ディスク回転制御に関して説明する。ディスクの回転制御方法には、主に2種類の方式が存在する。すなわち、線速度を一定に保つCLV(Constant Linear Velocity)制御方式と、回転角速度を一定とするCAV(Constant Angular Velocity)制御方式である。これらのうち、CLV制御では、内外周でスピンドル回転数が約2.4倍変化するため、ランダムアクセス時にスピンドル制御の待ち時間がかかるという問題があり、また、これにより多くの電力が消費されるという問題がある。これに対し、CAV方式では、スピンドルを一定速度で回転させるため、回転数の待ち時間はなく、アクセス性が向上する。このような理由から、CAV制御方式を用いる装置が増えてきている。
【0009】
CAV制御のディスク装置にて、CLV制御で記録されたディスクを再生する場合には、再生信号の同期クロックは内外周で約2.4倍変化するため、広いロックレンジとキャプチャーレンジを持つPLL回路が必要となる。一方で、一般的なアナログPLLのループ特性は、アナログ回路で構成していることにより、入力される再生信号の周波数に依存せず一定である。従って、内周でPLLループ特性を最適に合わせると、外周ではプルインレンジが狭くなり、ロックするまでにかかる時間が長くなる。また、外周でPLLループ特性を最適に合わせると、内周再生時には相対的にPLLループゲインが高くなり、クロックジッタが増加するおそれがある。
【0010】
PLL回路にて、図9に示す開ループ特性におけるω1に対するω0の比と、ω1に対するω2の比とを変えずに、ω1を変えた場合、ダンピング係数が同じになるため、時間スケールが変わるだけで、PLLの引き込み特性を相対的に同じにすることができる。つまり、図10に示すように、PLLの特性周波数が、全て線形に角周波数軸上でシフトするような特性を実現できる。CAV再生時には、PLL回路の特性としてはこのような特性が望ましい。しかし、アナログPLLでは、ループ特性を決定するのはCやRといった受動素子であり、これらの値を連続的に切り替えることは困難である。また、温度依存性や経時変化があるため、同一特性のPLLを大量生産することは困難である。
【0011】
温度や経時変化の影響を受けないPLL構成の従来例としては、特許文献1に記載されたものがある。図11は、特許文献1に記載のPLL回路の構成を示している。このPLL回路300は、通常のデジタルPLLであり、位相比較器302とループフィルタ303とがデジタル化されている。A/D変換器301は、VCO305が出力する同期クロックのタイミングで、入力信号をA/D変換する。位相比較回路302は、A/D変換されたデジタル信号とVCO305が出力する同期クロックとを比較する。位相比較結果は、ループフィルタ303を介してD/A変換器304に入力され、D/A変換器304にてD/A変換された後、VCO305に入力される。PLL回路300は、PLL引き込み用の特殊領域でループフィルタ303のゲインを制御する手段を持つ。これにより、フィルタ部の温度特性と経時変化を無視することができる。
【0012】
PLLループ特性の補正技術に関しては、特許文献2に記載された技術がある。図12は、特許文献2に記載されたPLL回路の構成を示している。このPLL回路400では、入力信号は、位相比較器404に入力されると共に、F/V変換器401に入力される。F/V変換器401の出力を、A/D変換器402によってA/D変換し、CPU403にて、チャネル周波数を検出する。CPU403は、検出したチャネル周波数に応じてループフィルタ405の特性を切り替え、同時に、VCO406の中心周波数を制御する。CPU403では、チャネル周波数に対するループフィルタ特性の制御係数が表の形で組み込まれており、線速度に依存して、最適なループ特性を実現することができる。
【0013】
【特許文献1】特開平8−96516号公報
【特許文献2】特開平1−277371号公報
【発明の開示】
【発明が解決しようとする課題】
【0014】
特許文献1では、デジタル化によって経時変化を抑えることを目的としており、構成上、デジタル化したループフィルタを、VCOの同期クロックで動作させることで、ループフィルタの特性については、発振周波数に依存してシームレスに可変できる。しかし、VCO特性を変えることができないため、例えばCAV中周に最適なPLL特性にした場合に、内周でPLLを動作させると、図13に示すように、ω0/ω1が小さくなり、逆に外周では、図14に示すようにω0/ω1が大きくなる。すなわちダンピング係数が変化する。このように、特許文献1では、前述の線速度変化によるループ特性のシームレスな補正を実現することはできない。
【0015】
特許文献1では、PLL回路はループフィルタのゲインを制御する手段を持つが、この手段は、高速引き込みを実現するために設けられている。特許文献1には、ゲインの切替えを、入力デジタル信号の状態によって行うとの記述があるが、周波数を検出する手段は示されておらず、特許文献1に記載のPLL回路では、周波数に応じて、ループゲインを変えることはできない。つまりは、CAV線速度に依存したシームレスなゲイン補正を行うことはできない。
【0016】
また、特許文献2では、チャネル周波数検出のためにA/D変換器402が必要であり、また、ループフィルタの制御用にCPU403が必要である。このため、特許文献2に記載のPLL回路400には、回路規模が増大し、消費電力が増加するなどの問題がある。また、特許文献2では、VCO406の中心周波数を、F/V変換器401の出力に基づいて決定しているが、この場合、F/V変換器401には非常に高い精度が必要であり、この構成で、高精度な位相同期制御を行うことは困難である。
【0017】
本発明は、上記従来技術の問題点を解消し、温度特性や経時変化がなく、線速度変化に合わせてループ特性をシームレスに補正でき、かつ、回路規模が増大しないPLL回路を提供することを目的とする。
【課題を解決するための手段】
【0018】
上記目的を達成するために、本発明のPLL回路は、チャネル周波数が変化するアナログ信号から同期クロックを抽出するPLL回路であって、前記アナログ信号をデジタル信号に変換して出力するA/D変換器と、前記同期クロックに同期して動作し、前記A/D変換器が出力するデジタル信号に基づいて前記アナログ信号と同期クロックとの位相誤差信号を出力するデジタル位相比較器と、前記同期クロックに同期して動作し、前記位相誤差信号に基づいて前記チャネル周波数に比例したデジタル周波数値を出力するデジタルループフィルタと、前記デジタル周波数値により周波数が制御された前記同期クロックを出力する発振器とで構成される位相同期ループと、該位相同期ループのループゲインを前記デジタル周波数値に基づいて制御するループゲイン制御手段とを備えることを特徴とする。
【0019】
本発明のPLL回路では、アナログ信号をデジタル信号に変換するA/D変換器、アナログ信号と同期クロックとの位相誤差を生成する位相比較器、位相誤差に基づいてデジタル周波数値を生成するループフィルタ、及び、デジタル周波数値に応じた周波数の同期クロックを生成する発振器によって位相同期ループを構成し、位相比較器及びループフィルタを発振器が生成する同期クロックによって動作させる。また、ループゲイン制御手段により、ループフィルタが出力するデジタル周波数値に基づいて、ループフィルタに入力する位相誤差をゲイン補正する。本発明では、ループフィルタをデジタル回路で構成し、ループフィルタを発振器が出力する同期クロックで動作させることで、フィルタ単体の周波数特性は、出力クロック周波数に比例して変化する。また、位相同期ループ内に設けたループゲイン制御手段により、ループフィルタに入力する位相誤差を、出力クロック周波数に比例して変化させることで、PLLループ全体として、出力クロック周波数に依存して線形にループ特性が制御できる。また、PLL回路を、デジタル回路で構成しているため、温度変化や経時変化がなく、LSI化に適した、回路規模の小さなPLL回路が実現できる。
【0020】
本発明のPLL回路では、前記デジタル位相比較器は、前記アナログ信号のエッジ以外のタイミングでは、出力を、エッジタイミングで生成した位相誤差信号に保持する構成を採用できる。入力信号にさまざまな周波数が混在する場合には、通常のPLLで位相同期をかけると、位相比較頻度によって、位相同期ループのループ特性が変化する。アナログ信号のエッジタイミングで位相誤差を生成し、エッジ以外のタイミングでは、ラッチ回路によって、出力する位相誤差信号を、直前のエッジでの位相比較結果に保持することで、ループ特性の変化を防ぐことができる。
【0021】
本発明のPLL回路では、前記デジタル位相比較器は、前記アナログ信号のエッジが所定期間以上検出されないときには、前記保持したエッジタイミングで生成した位相誤差信号をクリアする構成を採用することができる。入力信号が何らかの要因とで途切れ、エッジが検出されない状態が長く続くときに、位相比較器が出力する位相誤差信号が直前のエッジでの位相比較結果に保持され続けると、直前のエッジでの位相誤差が長期間にわたって出力されることで、同期クロックの周波数が入力信号の周波数から大きくずれることが考えられる。エッジが所定の期間以上検出されないときに、ラッチ回路が保持する位相誤差信号をクリアすることで、そのような問題を回避することができる。
【0022】
本発明のPLL回路では、前記ループゲイン制御手段は、前記位相比較器が出力する位相誤差信号に、前記デジタルループフィルタが出力するデジタル周波数値に応じた値を乗算し、前記デジタルループフィルタに入力する乗算器を含む構成を採用できる。より詳細には、前記ループゲイン制御手段は、前記位相比較器が出力する位相誤差信号に、前記デジタルループフィルタが出力するデジタル周波数値に所定の係数を乗じた値を乗算する構成を採用できる。
【0023】
本発明のPLL回路では、前記A/D変換器が、前記同期クロックに同期して、前記アナログ信号を前記デジタル信号にA/D変換する構成を採用できる。また、本発明のPLL回路では、前記発振器が、前記デジタル周波数値をD/A変換したアナログ電圧値に応じた周波数で発振する電圧制御発振器として構成される構成を採用できる。
【0024】
本発明のPLL回路では、前記A/D変換器が、前記同期クロックより周波数が高いクロック信号に同期して動作しており、前記A/D変換器が出力するデジタル信号に基づいて、前記同期クロックに同期した前記デジタル信号のサンプリング値を推定し、前記位相比較器に出力する補間器を更に備える構成を採用できる。この場合、A/D変換器は、同期クロックよりも周波数が高いクロック信号に同期して動作することにより、オーバーサンプリングで、入力アナログ信号をデジタル信号に変換する。このA/D変換器が出力する同期クロックに同期したタイミングでのデジタル信号の値を推定することにより、位相比較器に、同期クロックに同期したタイミングでのアナログ信号のサンプリング値を入力することができる。
【0025】
本発明のPLL回路では、前記発振器が、前記デジタル周波数値に基づいて、前記同期クロックよりの周波数が高いクロック信号から前記同期クロックを生成する数値制御発振器として構成され、前記補間器に、前記クロック信号と前記同期クロックとの位相差に関する補間位相情報を出力する構成を採用できる。また、発振器をデジタル回路で構成することで、発振器の経時変化や性能ばらつきを抑えることができる。また、発振器にて、クロック信号と同期クロックとの位相誤差に関する補間位相誤差情報を生成し、これを補間器に入力することで、補間器は、クロック信号と同期クロックとの位相誤差に関する補間位相誤差情報に基づいて、同期クロックに同期しないデジタル信号から、同期クロックに同期したタイミングでの入力アナログ信号のサンプリング値を推定することができる。
【0026】
本発明のPLL回路では、前記補間器は、前記A/D変換器が出力するデジタル信号の隣接する少なくとも2つのサンプリング点の値と、前記補間位相情報とに基づいて、所定の補間関数により、前記同期クロックに同期した前記デジタル信号のサンプリング値を推定する構成を採用できる。この場合、例えば隣接する2つのサンプリング点のデジタル信号からデジタル信号の変化の割合(傾き)を求め、補間位相情報から、2つのサンプリング点からどのくらい離れた時点が同期クロックに同期した時点となるかを推定し、2つのサンプリング点からのずれに応じて、同期クロックに同期したタイミングでの入力アナログ信号のサンプリング値を推定する構成とすることができる。
【0027】
本発明のディスク装置は、CAV制御でディスクからデータ再生を行うディスク装置であって、前記ディスク上に記録された情報を読み出した再生信号をデジタル再生信号に変換するA/D変換器と、前記再生信号から抽出された同期クロックに基づいて動作し、前記デジタル再生信号に基づいて、前記再生信号と同期クロックとの位相誤差信号を出力するデジタル位相比較器と、前記同期クロックに基づいて動作し、前記位相誤差信号に基づいて、前記再生信号のチャネル周波数に比例したデジタル周波数値を出力するデジタルループフィルタと、前記デジタル周波数値により周波数が制御された前記同期クロックを出力する発振器とで構成される位相同期ループと、該位相同期ループのループゲインを、前記デジタル周波数値に基づいて制御するループゲイン制御手段と、前記同期クロックに基づいて動作し、前記デジタル再生信号からデータを識別するデータ復調器とを備えることを特徴とする。
【0028】
本発明の光ディスク装置は、CAV制御で光ディスクにデータを記録する光ディスク装置であって、前記ディスク上に形成された案内溝の蛇行成分を読み出したウォブル信号をデジタルウォブル信号に変換するA/D変換器と、前記ウォブル信号から抽出されたクロックに基づいて動作し、前記デジタルウォブル信号に基づいて、前記ウォブル信号と同期クロックとの位相誤差信号を出力するデジタル位相比較器と、前記同期クロックに基づいて動作し、前記位相誤差信号に基づいて、前記ウォブル信号の周波数に比例したデジタル周波数値を出力するデジタルループフィルタと、前記デジタル周波数値により周波数が制御された前記同期クロックを出力する発振器とで構成される位相同期ループと、前記クロック信号を逓倍して記録クロックを生成する逓倍PLLと、前記位相同期ループのループゲインを、前記デジタル周波数値に基づいて制御するループゲイン制御手段とを備えることを特徴とする。
【0029】
本発明のディスク装置及び光ディスク装置では、ループフィルタを、発振器が出力する同期クロックに基づいて動作するデジタルループフィルタとして構成し、ループゲイン制御手段により、ループフィルタが出力するデジタル周波数値に基づいて、ループフィルタに入力する位相誤差をゲイン補正する。このようにすることで、位相同期ループループ全体として、出力クロック周波数に依存して線形にループ特性が制御できる。このため、CAV線速度の変化に合わせて、位相同期ループのループゲインをシームレスに変化させることができ、ディスク内周と外周にて適切なループ特性を実現することで、CAV制御時にも、安定的に情報の記録再生が可能である。
【発明の効果】
【0030】
本発明のPLL回路では、アナログ信号をデジタル信号に変換するA/D変換器、アナログ信号と同期クロックとの位相誤差を生成する位相比較器、位相誤差に基づいてデジタル周波数値を生成するループフィルタ、及び、デジタル周波数値に応じた周波数の同期クロックを生成する発振器によって位相同期ループを構成し、位相比較器及びループフィルタを発振器が生成する同期クロックによって動作させる。また、ループゲイン制御手段により、ループフィルタが出力するデジタル周波数値に基づいて、ループフィルタに入力する位相誤差をゲイン補正する。本発明では、ループフィルタをデジタル回路で構成し、ループフィルタを発振器が出力する同期クロックで動作させることで、フィルタ単体の周波数特性は、出力クロック周波数に比例して変化する。また、位相同期ループ内に設けたループゲイン制御手段により、ループフィルタに入力する位相誤差を、出力クロック周波数に比例して変化させることで、PLLループ全体として、出力クロック周波数に依存して線形にループ特性が制御できる。また、PLL回路を、デジタル回路で構成しているため、温度変化や経時変化がなく、回路規模を小さくすることができる。
【発明を実施するための最良の形態】
【0031】
以下、図面を参照し、本発明の実施の形態を詳細に説明する。図1は、本発明の第1実施形態のデジタルPLLの構成を示している。PLL回路100は、A/D変換器101、位相比較器102、デジタルループフィルタ103、D/A変換器104、及び、VCO105を有する。入力信号であるRF信号は、あらかじめ、図示しないアンチエリアシングフィルタにより、その帯域がA/D変換器101のサンプリングクロックの半分以下になるように帯域制限されている。PLL回路100に入力されたRF信号は、A/D変換器101により、デジタル信号に変換される。
【0032】
位相比較器102は、A/D変換器101から入力するデジタル信号に基づいて、RF信号とVCO105が出力する同期クロックとの位相誤差を生成する。位相比較器102が出力する位相誤差信号は、乗算器106によってゲイン補正された後に、デジタルループフィルタ103に入力される。デジタルループフィルタ103は、入力信号に基づいて、チャネル周波数に比例したデジタル周波数値を生成する。このデジタル周波数値は、D/A変換器104によってアナログ周波数信号に変換されて、VCO105に入力される。VCO105は、入力するアナログ周波数信号に依存して、出力する同期クロックの周波数を制御する。
【0033】
PLL回路100では、VCO105が出力する同期クロックのタイミングで、A/D変換器101、位相比較器102、デジタルループフィルタ103、及び、D/A変換器104を動作させることで、位相同期ループを形成する。また、デジタルループフィルタ103が出力するデジタル周波数値は、乗算器106に所定の係数Aが乗じられ、デジタル周波数値にAを乗じた値を、別の乗算器106によって位相比較器102が出力する位相誤差に乗じて、デジタルループフィルタ103に入力する。乗算器106を用いて、位相比較器102の出力をゲイン補正することで、チャネルクロックの周波数に比例して、PLL回路100のループゲインをシームレスに変化させることができる。PLL回路100では、乗算器106を用いて、デジタルループフィルタ103により入力部分のゲインを調整する部分が、ループゲイン調整手段に相当する。
【0034】
なお、PLL回路100で、位相比較器102の出力が入力振幅に比例する構成の場合には、入力振幅に応じてループゲインが変化することになる。これを防止するために、A/D変換器101と、位相比較器102との間に、AGC(Auto Gain Controller)を設け、AGCによって、位相比較器102に入力される信号の振幅が一定となるように制御する構成を採用してもよい。或いは、A/D変換器101に入力されるアナログ信号に対してゲイン調整を行い、位相比較器102の入力の振幅が一定となるようにしてもよい。また、これらとは異なる構成により、全体のループゲインが入力振幅に依存して変化しないように制御してもよい。
【0035】
図2は、位相比較器102の構成を示している。位相比較器102は、A/D変換器101から入力するデジタル信号列に基づいて極性の変化タイミングを検出し、そのタイミングのデジタル信号の振幅値から位相誤差を生成する。位相比較器102に入力されたデジタル信号は、絶対値算出器121にてその絶対値が演算される。ラッチ回路(遅延器)122は、VCO105(図1)が出力する同期クロックに基づいて動作しており、絶対値算出器121が出力する絶対値を、同期クロックの1クロック分遅らせて出力する。
【0036】
比較器123は、絶対値算出器121から出力される絶対値|Xi|と、ラッチ回路122が出力する1クロック前の絶対値|Xi−1|とを比較する。セレクタ124には、絶対値算出器121が出力する絶対値|Xi|に乗算器125で「−1」をかけた値(−|Xi|)と、ラッチ回路122が出力する1クロック前の絶対値|Xi−1|とが入力される。セレクタ124が出力する値は、比較器123での比較結果に基づいて決定され、セレクタ124は、|Xi|>|Xi−1|のときは|Xi−1|を出力し、|Xi−1|>|Xi|のときは−|Xi|を出力する。
【0037】
一方、ラッチ回路128には、位相比較器102に入力されたデジタル信号のうちの符号を表すビットが入力される。ラッチ回路128は、同期クロックに基づいて動作しており、入力された符号ビットを、1クロック分遅らせて出力する。排他的論理和126には、現在のデジタル信号の符号ビットと、ラッチ回路128を介して入力する1クロック前の符号ビットとが入力される。排他的論理和126は、現在の入力デジタル信号の符号と1クロック前の入力デジタル信号の符号との排他的論理和により、符号が反転する時点、すなわち入力信号のエッジを検出する。排他的論理和126の出力は、ラッチ回路129のイネーブル信号ENとして用いられ、ラッチ回路129は、イネーブル信号ENがHレベルとのとき、つまり入力信号のエッジのタイミングで、同期クロックに従って、セレクタ124の出力をラッチする。
【0038】
セレクタ124は、現在の時点と1クロック前の時点で入力信号のサンプル値の振幅のうちの絶対値の小さいほうに対応したデータを出力しており、ラッチ回路129は、エッジタイミングでセレクタ124の出力をラッチするため、ラッチ回路129がラッチするデータは、エッジの前後の入力信号のサンプル値の振幅のうちの絶対値の小さいほうに対応したデータとなる。入力信号にエッジ以外のタイミングでは、入力デジタル信号に符号反転が生じないため、排他的論理和126が出力する信号(イネーブル信号EN)の信号レベルはLレベルであり、ラッチ回路129は、次のエッジでイネーブル信号ENがHレベルとなるまで、ラッチしたデータを保持する。位相比較器102は、ラッチ回路129の出力を、位相誤差として出力する。
【0039】
上記のように、エッジ以外のタイミングでラッチ回路129により位相誤差を保持するのは、光ディスクの再生信号には様々な周波数が混在しており、通常のPLL回路で位相同期をかけると、位相比較頻度によってPLLのループ特性が変化するためである。位相誤差を、ラッチ回路129にてホールドすることで、PLLのループ特性の変化を防ぐことができる。ただし、データ再生中に、ディフェクト等で入力信号が途絶えたときに、直前の位相誤差がそのまま長期間維持されると、VCO105の発振周波数が大きくずれ、入力信号が復帰した際に、同期に要する時間が長くなる可能性がある。これを防ぐために、カウンタ127を用いて、エッジが検出される間隔を計測し、比較器130にてエッジ間隔が所定のしきい値を超えたか否かを判定し、しきい値を超えたときには、ラッチ回路129にクリア信号を入力して、ラッチ回路129が保持するデータをクリアさせる。
【0040】
図3は、位相比較器102に2T長のマーク/スペースが連続した信号が入力されたときの出力波形を示している。入力信号における黒丸は、A/D変換のサンプリング点を表している。位相比較器102は、サンプリングされた入力信号列から、エッジ近傍の振幅値を符号補正して出力する。同図に示すように、位相差が−πまでくると+πに戻るように検出レンジは±πとなる。この構成の位相比較器102の位相差検出レンジは、±πとなるが、レンジを広げた位相周波数比較器構成にしてもよい。
【0041】
図4は、デジタルループフィルタ103の構成を示している。デジタルループフィルタ103は、加算器131と、クロック1周期分だけ出力を遅延する遅延器(ラッチ回路)132と、乗算器133とで構成される。z=exp(jωT)、Tはデジタル回路動作周期とすると、図4に示す構成のデジタルループフィルタ103の伝達関数F(z)は、下記式で示すことができる。
F(z)={K2Z-1/(1−Z-1)}+K1Z-1/{1−(1−K1)Z-1} (5)
上記式(5)において、第1項は積分器であり、第2項は1次のローパスフィルタとなる。これに、VCO105の積分特性が乗算されると、図9に示す開ループ特性となる。第2項は、1次ローパスフィルタではなく、単にK1としてもよいが、その場合には、高域のノイズ圧縮効果が得られなくなる。デジタルループフィルタ103は、デジタル回路であり、同期クロックごとに動作するため、クロック周波数も周波数特性が依存時、クロック周波数が2倍になれば、開ループの周波数特性もω軸方向に2倍にシフトすることになる。
【0042】
本実施形態では、位相比較器102は、A/D変換器101が出力するデジタル信号列からデジタル信号の極性変化タイミングを検出し、そのタイミングのデジタル信号振幅値に基づいて、位相誤差信号を生成する。デジタルループフィルタ103は、デジタルのループフィルタとして構成され、VCO105が出力する同期クロックで動作するため、フィルタ単体の周波数特性は、出力クロック周波数に比例して変化する。このとき、VCO105が持つ積分特性は、発振周波数によって変化はしないが、デジタルループフィルタ103が出力するデジタル周波数値に所定の係数Aを乗じたものを位相比較器102の出力に乗じてデジタルループフィルタ103に入力し、ゲインを出力周波数に比例して変化させることで、PLLループ全体として、出力クロック周波数に依存して線形にループ特性を制御することができる。また、PLL回路100をデジタル回路で構成しているため、温度変化や経時変化がなく、LSI化に適した回路規模が小さいPLLを実現できる。
【0043】
本実施形態のPLL回路100は、内外周で2.4倍の周波数差がある光ディスクのCAV再生のように、入力信号の周波数が数十[%]以上変化する場合に、有効であり、光ディスク以外のディスク装置にも有効である。また、CAV再生だけでなく、CLV再生時のロングシーク時で、スピンドル回転数が静定する前からデータ再生が必要な場合にも有効である。PLL回路100は、デジタル再生信号からデータを識別するデータ復調器を有するディスク装置において、光ディスクや磁気ディスクのデータ再生用のPLLとして用いることができる。或いは、光ディスクのウォブル信号からクロック信号を生成し、これを逓倍して用いる際のPLLとして用いることができる。
【0044】
図5は、本発明の第2実施形態のPLL回路の構成を示している。本実施形態のPLL回路100aと第1実施形態のPLL回路100(図1)との相違点は3つある。第1の相違点は、A/D変換器101と位相比較器102との間に補間器107が挿入されており、数値制御発振器(NCO)108により補間位相制御がされる点である。第2の相違点は、A/D変換器101及び補間器107が、チャネルに同期していないクロック信号sclkに基づいて動作する点である。第3の相違点は、D/A変換器が省かれている点である。本実施形態のPLL回路100aは、PLLを発振器を含めてデジタル化しており、VCOの経時変化や性能ばらつきもゼロにすることが可能である。
【0045】
位相比較器102、デジタルループフィルタ103、及び、乗算器106は、第1実施形態のPLL回路100における構成と同様な構成である。A/D変換器101、補間器107、及び、NCO108には、チャネルクロックよりも高い周波数のクロック信号sclkが入力される。クロック信号sclkの周波数は、例えばチャネル周波数よりも10%程度高い周波数に設定される。NCO108は、デジタルループフィルタ103が出力するデジタル周波数値に基づいて、クロック信号sclkから同期クロックを生成する。また、同期クロックとクロック信号sclkとの位相誤差を示す補間位相情報を生成する。
【0046】
A/D変換器101は、クロック信号sclkに基づいて動作し、入力信号をA/D変換する。A/D変換器101の動作クロックであるクロック信号sclkの周波数が、チャネル周波数よりも高いことにより、A/D変換器101は、オーバーサンプリングで、A/D変換を行う。補間器107は、A/D変換器101からの入力データ列と、NCO108が生成する補間位相情報とに基づいて、例えば線形補間を行い、チャネルクロックでサンプリングしたものと同等のリサンプリング信号を生成する。
【0047】
図6は、NCO108の構成例を示している。加算器191は、デジタルループフィルタ103が出力するデジタル周波数値と、ラッチ回路193の出力とを加算して出力する。加算器191が出力するデータは、ラッチ回路193がNビットのバス幅で、デジタル周波数値がNビット以下のバス幅とすると、N+1ビットのバス幅となる。加算器191の出力は、モジュロ演算器192と、コンパレータ195とに入力される。モジュロ演算器192は、加算器191の出力を2Nで割った余りを出力する。ラッチ回路193は、クロック信号sclkに同期して動作しており、モジュロ演算器192が出力する2Nで除算した余りを、1クロック分遅らせて出力する。NCO108は、ラッチ回路193が出力する値に、乗算器194によって固定係数Bを乗じたものを、位相補間情報として出力する。この補間位相情報は、のこぎり波状の信号となり、デジタル周波数値に逆比例してのこぎり波周期が変化する。
【0048】
一方、コンパレータ195は、加算器191の出力と2Nとを比較し、加算器191の出力が2N以上のとき、イネーブル信号をHレベルとする。このイネーブル信号は、例えばチャネル周波数がクロック信号sclkの周波数に対して90%のときには、Duty比は90%となる。ゲーティングセル196は、クロック信号sclkと、コンパレータ195が出力するイネーブル信号とを入力し、イネーブル信号に基づいて、クロック信号sclkのクロックパルスの出力制御を行う。より詳細には、ゲーティングセル196は、イネーブル信号のHレベル期間はクロック信号sclkのクロックパルスをそのまま出力し、イネーブル信号のLレベル期間はクロック信号sclkのクロックパルスの出力を行わない。ゲーティングセル196は、例えば、イネーブル信号のDuty比が90%であれば、クロックパルスが10回中1回欠けたゲーティングクロックを生成し、これを同期クロックとして出力する。
【0049】
図7は、PLL回路100aの各部の動作波形を示している。入力信号は、2T長のマーク/スペースが連続した信号であり、このA/D変換器101が出力する信号は、チャネルクロックよりも若干高い固定周波数のクロック信号sclkでサンプリングされおり、この信号は、チャネル信号には同期していない。NCO108が出力する位相補間情報は、のこぎり波状に変化し、ゲーティングセル196(図6)に入力されるイネーブル信号は、不連続のタイミングでLレベルとなる。補間器107は、A/D変換器101の出力信号の連続する2つのサンプリング点での値と、補間位相情報とに基づいて、同期クロックに同期した時点でのA/D変換器101の出力信号の値を推定し、その値を位相比較器102に出力する。補間器107における補間関数は、回路規模と補間精度とを勘案して決定する必要があるが、通常は1次関数で問題ない。
【0050】
本実施形態においても、デジタルループフィルタ103が出力するデジタル周波数値を用いて、位相比較器102が出力する位相誤差のゲインを調整する。このようにすることで、第1実施形態のPLL回路と同様に、PLLループ全体として、出力クロック周波数に依存して線形にループ特性を制御することができる。また、本実施形態では、PLLを発振器を含めてデジタル化しており、第1実施形態で得られる効果に加えて、アナログ回路であるVCO105(図1)を用いたときに問題となる経時変化や性能ばらつきを抑えることができる。
【0051】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明のPLL回路及びディスク装置は、上記実施形態にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【図面の簡単な説明】
【0052】
【図1】本発明の第1実施形態のデジタルPLL回路の構成を示すブロック図。
【図2】位相比較器の構成を示すブロック図。
【図3】位相比較器に2T長のマーク/スペースが連続した信号が入力されたときの出力波形を示す波形図。
【図4】デジタルループフィルタの構成を示すブロック図。
【図5】本発明の第2実施形態のデジタルPLL回路の構成を示すブロック図。
【図6】NCOの構成を示すブロック図。
【図7】2T長のマーク/スペースが連続した信号が入力されたときの各部の動作波形を示す波形図。
【図8】一般的なPLL回路の基本構成を示すブロック図。
【図9】ループフィルタとして積分特性+1次ローパス特性を用いた場合のPLLのオープンループ特性を示すグラフ。
【図10】CAV動作時の理想的なPLLのオープンループ特性を示すグラフ。
【図11】特許文献1に記載のPLL回路の構成を示すブロック図。
【図12】特許文献2に記載のPLL回路の構成を示すブロック図。
【図13】従来のPLLにおける内周CAV再生時のオープンループ特性を示すグラフ。
【図14】従来のPLLにおける外周CAV再生時のオープンループ特性を示すグラフ。
【符号の説明】
【0053】
100:PLL回路
101:A/D変換器
102:位相比較器
103:デジタルループフィルタ
104:D/A変換器
105:VCO(電圧制御発振器)
106:乗算器
107:補間器
108:NCO(数値制御発振器)
121:絶対値算出器
122、128、129、132、193:ラッチ回路
123、130:比較器
124:セレクタ
125、133、194:乗算器
126:排他的論理和
127:カウンタ
131、191:加算器
192:モジュロ演算器
195:コンパレータ
196:ゲーティングセル
【特許請求の範囲】
【請求項1】
チャネル周波数が変化するアナログ信号から同期クロックを抽出するPLL回路であって、
前記アナログ信号をデジタル信号に変換して出力するA/D変換器と、前記同期クロックに同期して動作し、前記A/D変換器が出力するデジタル信号に基づいて前記アナログ信号と同期クロックとの位相誤差信号を出力するデジタル位相比較器と、前記同期クロックに同期して動作し、前記位相誤差信号に基づいて前記チャネル周波数に比例したデジタル周波数値を出力するデジタルループフィルタと、前記デジタル周波数値により周波数が制御された前記同期クロックを出力する発振器とで構成される位相同期ループと、
該位相同期ループのループゲインを前記デジタル周波数値に基づいて制御するループゲイン制御手段とを備えることを特徴とするデジタルPLL回路。
【請求項2】
前記デジタル位相比較器は、前記アナログ信号のエッジ以外のタイミングでは、出力を、エッジタイミングで生成した位相誤差信号に保持する、請求項1に記載のデジタルPLL回路。
【請求項3】
前記デジタル位相比較器は、前記アナログ信号のエッジが所定期間以上検出されないときには、前記保持したエッジタイミングで生成した位相誤差信号をクリアする、請求項2に記載のデジタルPLL回路。
【請求項4】
前記ループゲイン制御手段は、前記位相比較器が出力する位相誤差信号に、前記デジタルループフィルタが出力するデジタル周波数値に応じた値を乗算し、前記デジタルループフィルタに入力する乗算器を含む、請求項1〜3の何れか一に記載のデジタルPLL回路。
【請求項5】
前記ループゲイン制御手段は、前記位相比較器が出力する位相誤差信号に、前記デジタルループフィルタが出力するデジタル周波数値に所定の係数を乗じた値を乗算する、請求項4に記載のデジタルPLL回路。
【請求項6】
前記A/D変換器が、前記同期クロックに同期して、前記アナログ信号を前記デジタル信号にA/D変換する、請求項1〜7の何れか一に記載のデジタルPLL回路。
【請求項7】
前記発振器が、前記デジタル周波数値をD/A変換したアナログ電圧値に応じた周波数で発振する電圧制御発振器として構成される、請求項1〜6の何れか一に記載のデジタルPLL回路。
【請求項8】
前記A/D変換器が、前記同期クロックより周波数が高いクロック信号に同期して動作しており、前記A/D変換器が出力するデジタル信号に基づいて、前記同期クロックに同期した前記デジタル信号のサンプリング値を推定し、前記位相比較器に出力する補間器を更に備える、請求項1〜5の何れか一に記載のデジタルPLL回路。
【請求項9】
前記発振器が、前記デジタル周波数値に基づいて、前記同期クロックよりの周波数が高いクロック信号から前記同期クロックを生成する数値制御発振器として構成され、前記補間器に、前記クロック信号と前記同期クロックとの位相差に関する補間位相情報を出力する、請求項8に記載のデジタルPLL回路。
【請求項10】
前記補間器は、前記A/D変換器が出力するデジタル信号の隣接する少なくとも2つのサンプリング点の値と、前記補間位相情報とに基づいて、所定の補間関数により、前記同期クロックに同期した前記デジタル信号のサンプリング値を推定する、請求項9に記載のデジタルPLL回路。
【請求項11】
CAV制御でディスクからデータ再生を行うディスク装置であって、
前記ディスク上に記録された情報を読み出した再生信号をデジタル再生信号に変換するA/D変換器と、前記再生信号から抽出された同期クロックに基づいて動作し、前記デジタル再生信号に基づいて、前記再生信号と同期クロックとの位相誤差信号を出力するデジタル位相比較器と、前記同期クロックに基づいて動作し、前記位相誤差信号に基づいて、前記再生信号のチャネル周波数に比例したデジタル周波数値を出力するデジタルループフィルタと、前記デジタル周波数値により周波数が制御された前記同期クロックを出力する発振器とで構成される位相同期ループと、該位相同期ループのループゲインを、前記デジタル周波数値に基づいて制御するループゲイン制御手段と、前記同期クロックに基づいて動作し、前記デジタル再生信号からデータを識別するデータ復調器とを備えることを特徴とするディスク装置。
【請求項12】
CAV制御で光ディスクにデータを記録する光ディスク装置であって、
前記ディスク上に形成された案内溝の蛇行成分を読み出したウォブル信号をデジタルウォブル信号に変換するA/D変換器と、前記ウォブル信号から抽出されたクロックに基づいて動作し、前記デジタルウォブル信号に基づいて、前記ウォブル信号と同期クロックとの位相誤差信号を出力するデジタル位相比較器と、前記同期クロックに基づいて動作し、前記位相誤差信号に基づいて、前記ウォブル信号の周波数に比例したデジタル周波数値を出力するデジタルループフィルタと、前記デジタル周波数値により周波数が制御された前記同期クロックを出力する発振器とで構成され、前記クロック信号を逓倍して記録クロックを生成する位相同期ループと、前記位相同期ループのループゲインを、前記デジタル周波数値に基づいて制御するループゲイン制御手段とを備えることを特徴とする光ディスク装置。
【請求項1】
チャネル周波数が変化するアナログ信号から同期クロックを抽出するPLL回路であって、
前記アナログ信号をデジタル信号に変換して出力するA/D変換器と、前記同期クロックに同期して動作し、前記A/D変換器が出力するデジタル信号に基づいて前記アナログ信号と同期クロックとの位相誤差信号を出力するデジタル位相比較器と、前記同期クロックに同期して動作し、前記位相誤差信号に基づいて前記チャネル周波数に比例したデジタル周波数値を出力するデジタルループフィルタと、前記デジタル周波数値により周波数が制御された前記同期クロックを出力する発振器とで構成される位相同期ループと、
該位相同期ループのループゲインを前記デジタル周波数値に基づいて制御するループゲイン制御手段とを備えることを特徴とするデジタルPLL回路。
【請求項2】
前記デジタル位相比較器は、前記アナログ信号のエッジ以外のタイミングでは、出力を、エッジタイミングで生成した位相誤差信号に保持する、請求項1に記載のデジタルPLL回路。
【請求項3】
前記デジタル位相比較器は、前記アナログ信号のエッジが所定期間以上検出されないときには、前記保持したエッジタイミングで生成した位相誤差信号をクリアする、請求項2に記載のデジタルPLL回路。
【請求項4】
前記ループゲイン制御手段は、前記位相比較器が出力する位相誤差信号に、前記デジタルループフィルタが出力するデジタル周波数値に応じた値を乗算し、前記デジタルループフィルタに入力する乗算器を含む、請求項1〜3の何れか一に記載のデジタルPLL回路。
【請求項5】
前記ループゲイン制御手段は、前記位相比較器が出力する位相誤差信号に、前記デジタルループフィルタが出力するデジタル周波数値に所定の係数を乗じた値を乗算する、請求項4に記載のデジタルPLL回路。
【請求項6】
前記A/D変換器が、前記同期クロックに同期して、前記アナログ信号を前記デジタル信号にA/D変換する、請求項1〜7の何れか一に記載のデジタルPLL回路。
【請求項7】
前記発振器が、前記デジタル周波数値をD/A変換したアナログ電圧値に応じた周波数で発振する電圧制御発振器として構成される、請求項1〜6の何れか一に記載のデジタルPLL回路。
【請求項8】
前記A/D変換器が、前記同期クロックより周波数が高いクロック信号に同期して動作しており、前記A/D変換器が出力するデジタル信号に基づいて、前記同期クロックに同期した前記デジタル信号のサンプリング値を推定し、前記位相比較器に出力する補間器を更に備える、請求項1〜5の何れか一に記載のデジタルPLL回路。
【請求項9】
前記発振器が、前記デジタル周波数値に基づいて、前記同期クロックよりの周波数が高いクロック信号から前記同期クロックを生成する数値制御発振器として構成され、前記補間器に、前記クロック信号と前記同期クロックとの位相差に関する補間位相情報を出力する、請求項8に記載のデジタルPLL回路。
【請求項10】
前記補間器は、前記A/D変換器が出力するデジタル信号の隣接する少なくとも2つのサンプリング点の値と、前記補間位相情報とに基づいて、所定の補間関数により、前記同期クロックに同期した前記デジタル信号のサンプリング値を推定する、請求項9に記載のデジタルPLL回路。
【請求項11】
CAV制御でディスクからデータ再生を行うディスク装置であって、
前記ディスク上に記録された情報を読み出した再生信号をデジタル再生信号に変換するA/D変換器と、前記再生信号から抽出された同期クロックに基づいて動作し、前記デジタル再生信号に基づいて、前記再生信号と同期クロックとの位相誤差信号を出力するデジタル位相比較器と、前記同期クロックに基づいて動作し、前記位相誤差信号に基づいて、前記再生信号のチャネル周波数に比例したデジタル周波数値を出力するデジタルループフィルタと、前記デジタル周波数値により周波数が制御された前記同期クロックを出力する発振器とで構成される位相同期ループと、該位相同期ループのループゲインを、前記デジタル周波数値に基づいて制御するループゲイン制御手段と、前記同期クロックに基づいて動作し、前記デジタル再生信号からデータを識別するデータ復調器とを備えることを特徴とするディスク装置。
【請求項12】
CAV制御で光ディスクにデータを記録する光ディスク装置であって、
前記ディスク上に形成された案内溝の蛇行成分を読み出したウォブル信号をデジタルウォブル信号に変換するA/D変換器と、前記ウォブル信号から抽出されたクロックに基づいて動作し、前記デジタルウォブル信号に基づいて、前記ウォブル信号と同期クロックとの位相誤差信号を出力するデジタル位相比較器と、前記同期クロックに基づいて動作し、前記位相誤差信号に基づいて、前記ウォブル信号の周波数に比例したデジタル周波数値を出力するデジタルループフィルタと、前記デジタル周波数値により周波数が制御された前記同期クロックを出力する発振器とで構成され、前記クロック信号を逓倍して記録クロックを生成する位相同期ループと、前記位相同期ループのループゲインを、前記デジタル周波数値に基づいて制御するループゲイン制御手段とを備えることを特徴とする光ディスク装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
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【図11】
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【図14】
【公開番号】特開2008−160395(P2008−160395A)
【公開日】平成20年7月10日(2008.7.10)
【国際特許分類】
【出願番号】特願2006−345987(P2006−345987)
【出願日】平成18年12月22日(2006.12.22)
【出願人】(000004237)日本電気株式会社 (19,353)
【Fターム(参考)】
【公開日】平成20年7月10日(2008.7.10)
【国際特許分類】
【出願日】平成18年12月22日(2006.12.22)
【出願人】(000004237)日本電気株式会社 (19,353)
【Fターム(参考)】
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