【課題】それぞれの発振器を備えた複数の受信部の同期を容易に確立すること。
【解決手段】現用系Ａ受信部１４０の同期確立部２００は、複数の受信部（１４０、１５０、１６０）それぞれに備えられた第一の発振器２３０によって生成された互いに周波数が異なる複数の波形信号を入力する入力部（２１０、２２０、２４０）と、入力部によって入力された複数の波形信号に対する論理演算により複数の受信部に共通する波形の共通波形信号を算出する算出部２５０と、算出部２５０によって算出された共通波形信号から各受信部内部における処理周波数を規定するローカル信号を生成するＰＬＬ部２６０、第二の発振器２７０および分周器２６５と、を備える。 （もっと読む）

【課題】調整のための外部接続端子を必要とする部品や外部接続部品を必要とする部品を不要にする。
【解決手段】ＣＤＲ回路は、周波数制御回路と、制御電圧に応じて発振周波数が制御されかつ入力データにより発振位相が制御される再生クロックを生成する第１のＶＣＯ２と、再生クロックによって入力データのデータ識別を行うＦＦ１と、制御電圧に応じて発振周波数が制御される第２のＶＣＯ３とを備える。周波数制御回路は、第２のＶＣＯ３の出力信号の周波数を参照クロックの周波数と比較し、検出した周波数差に応じた信号を出力する周波数比較器４と、周波数比較器４の出力信号に応じて出力するデジタル値を上下させるアップダウンカウンタ５と、アップダウンカウンタ５の出力をアナログ信号に変換してＶＣＯ２，３の制御電圧として出力するＤ／Ａ変換器６とから構成される。 （もっと読む）

【課題】ＰＬＬ回路のロックアップ時間を短縮することである。
【解決手段】ＶＣＯ選択回路１５は、プログラマブル分周器１４に設定される分周データに基づいて複数のＶＣＯの内の１つを指定するＶＣＯ選択信号を出力する。また、ＶＣＯ選択回路１５は、ＶＣＯに与えられる周波数制御電圧と上限の基準値Ａ及び下限の基準値Ｂを比較し、周波数制御電圧が基準値Ａより大きいときには、発振周波数帯域が１つ上のＶＣＯを選択する信号を出力し、基準値Ｂより小さいときには、１つ下のＶＣＯを選択する信号を出力する。 （もっと読む）

【課題】クロック同期化回路は、インジェクションロッキング方式を使用してジッタピーキング現象と制御電圧にパターンジッタが大きくなる現象なく、所望の位相・周波数ロッキング動作を行う。
【解決手段】クロック同期化回路は、基準クロック信号とフィードバックされるフィードバッククロック信号の位相・周波数差を検出信号として出力する位相・周波数検出手段３３２と、検出信号に応答してチャージポンプ動作を行うチャージポンプ手段３３４と、チャージポンプ動作に応答して発振制御電圧を生成する制御電圧生成手段３３６と、発振制御電圧に対応してフィードバッククロック信号を生成する電圧制御発振手段３３８と、発振制御電圧に応答して自由発振周波数が設定され、基準クロック信号に同期化した内部クロック信号を生成するインジェクションロッキング発振手段３１０とを具備する。 （もっと読む）

【課題】より小型化が可能な周波数逓倍器を提供する。
【解決手段】注入同期型発振器２０は、インバータ（２２ａ、２２ｂ、２２ｃ）を３段リング状に接続してリングオシレータを備えている。そして、２段目のインバータ２２ｂの出力と、３段目のインバータ２２ｃの出力とをｎＭＯＳトランジスタ２４で接続する構成を採用している。このｎＭＯＳトランジスタ２４のゲートは、外部から基準周波数信号が供給される。このような構成によって、、リングオシレータの自励発振周波数に近い周波数であって、注入された基準周波数信号と同期した整数倍の周波数で発振が行われる。このように、インジェクションロックを用いて、位相雑音を減らすことができるので、ループフィルタを必要とせず、より小面積で周波数逓倍器を構成することが可能である。 （もっと読む）

【課題】 部品点数を削減でき、小型化に適した移動体通信機用の無線送信回路を提供する。
【解決手段】 従来の移動体通信機で必要とされていたＴＸ，ＲＦ，ＩＦ周波数帯の３つの発振器のうちＲＦ周波数帯ＰＬＬと、ＩＦ周波数帯ＰＬＬとを１つのＰＬＬシンセサイザＳＳで兼用し、チップ内で大きな面積を専有する必要な発振器の個数を低減して部品点数を削減する。具体的には、ＲＦ周波数帯ＰＬＬのＶＣＯ２１の出力を分周することにより、ＲＦ，ＩＦ周波数帯で用いる局部発振信号を生成する構成とする。 （もっと読む）

【課題】複数の発振周波数帯域を有するＶＣＯを備えたＰＬＬ回路において、設定されたＰＬＬ出力周波数に対応する最適な発振周波数帯域の検出動作に要する時間を短縮する。
【解決手段】ＴＤＣ回路３０は、固定分周器２からの所定の基準信号１１の立ち上がり時に、その基準信号１１と可変分周器７のＰＬＬ分周信号１５との位相差を求め、更に、前記基準信号の次の立ち上がり時においても同様に、その基準信号とＰＬＬ分周信号１５との位相差を求める。その求めた２つの位相差情報により、基準信号１１の１周期の間にＰＬＬ分周信号１５が基準信号１１に対して進んだ又は遅れた位相量を検出して、基準信号１１とＰＬＬ分周信号１５との周波数の高低を検出する。よって、１つの発振周波数帯域に対して、基準信号１１の１周期で周波数比較を完了でき、発振周波数帯域選択回路８は、設定されたＰＬＬ出力周波数に対応する最適な発振周波数帯域を短時間で検出する。 （もっと読む）

【課題】高精度な周波数変調が可能なスペクトラム拡散クロック発生回路を提供する。
【解決手段】このスペクトラム拡散クロック発生回路において、ＰＬＬ回路３１は、それぞれ位相の異なるクロック信号ＣＬＫＶ１〜ＣＬＫＶ５を出力する。セレクタ２３は、クロック信号ＣＬＫＶ１〜ＣＬＫＶ５のうちのいずれか１つを選択し、制御回路２４はセレクタ９の信号選択動作を制御する。入力分周回路１は選択クロック信号を分周して基準クロック信号ＣＬＫＲを出力する。ＰＬＬ回路２１は、基準クロック信号ＣＬＫＲを周波数逓倍した発振クロック信号ＣＬＫＯを生成する。これにより、発振クロック信号ＣＬＫＯの位相を微調整することができる。したがって、高精度な周波数変調が可能なスペクトラム拡散クロック発生回路が実現できる。 （もっと読む）

【課題】大きなジッタや周波数オフセットを有する時刻情報が入力された場合でも、ジッタに追従して安定したシステムクロックを、優れたノイズ特性の回路により生成する。
【解決手段】周波数調整範囲が広い１個の電圧発振器を用いるのではなく、それぞれ周波数調整範囲が比較的狭く、かつ、互いに異なる３個のＶＣＸＯ１２〜１４を備え、その内で入力ＰＣＲの周波数帯に応じて、クロック切替部１５と制御部１６とからなる選択手段により、周波数調整範囲が最適なものを適応的に選択する。これにより、大きなジッタや周波数オフセットを有するＰＣＲが入力された場合でも、ＰＣＲジッタに追従して安定したシステムクロックを生成することができる。ＶＣＸＯ１２〜１４は、全体としては広い周波数調整範囲を持っていながら、その広い周波数調整範囲を持つ１個のＶＣＸＯに比べて発振出力のノイズ特性を優れたものにできる。 （もっと読む）

【課題】高精度な発振回路を提供する。
【解決手段】例えば、奇数段のインバータ回路ＩＶを含んだ複数のリングオシレータ部ＲＯ１，ＲＯ２と、このＲＯ１，ＲＯ２の出力ノードＲＯ＿Ｏ１，ＲＯ＿Ｏ２の信号を加算する加算部ＡＤＤを設ける。そして、このＡＤＤの加算結果をクロック信号として出力ノードＯＳＣ＿Ｏから出力すると共に、この出力ノードＯＳＣ＿ＯをＲＯ１，ＲＯ２の入力ノードＲＯ＿Ｉ１，ＲＯ＿Ｉ２に帰還する。これによって、例えばＲＯ１，ＲＯ２の遅延時間がそれぞれ標準偏差σの正規分布に基づいてばらつく場合に、ＯＳＣ＿Ｏから得られるクロック信号のばらつきをσ／√２とすることが可能となる。 （もっと読む）

【課題】デュアルシンセサイザ装置において、基板の定在波比が劣化しても、簡単な構成でアイソレーションの低下を防止する。
【解決手段】プリント基板１３上には第１及び第のＰＬＬシンセサイザ部１１及び１２が配置され、第１及び第２のＰＬＬシンセサイザ部には基板に形成された配線パターン１３ａを介して基準発振器１４から基準信号が与えられ、選択スイッチ（ＳＷ）４５によって第１及び第２のＰＬＬシンセサイザ部からの出力信号のうちいずれか一方が選択される。配線パターンのインダクタンスとこのインダクタンスと対向するアースパターンからなる第１及び第２のコンデンサとによってローパスフィルタが構成される。 （もっと読む）

【課題】本発明は、複数の回路モジュールにクロック信号を供給する際に、クロック信号配線における信号がトグルすることによる消費電力を削減することを特徴とする。
【解決手段】クロックジェネレータ20と、複数の回路モジュール111〜11nと、１つの回路モジュール11nにクロックジェネレータ20で発生されたクロック信号CLKnを供給するクロック信号配線41と、回路モジュール11n以外の回路モジュールに接続された電圧制御発振器311、312、313、…と、クロックジェネレータ20で発生された直流電圧を任意に分圧して、もしくは分圧せずに電圧制御発振器311、312、313、…に供給する複数の配線42を具備し、回路モジュール11nに供給されたクロック信号CLKnがクロックジェネレータ20に帰還クロック信号RetCLKとして帰還される。 （もっと読む）

【課題】目標周波数の変更に応じて、制御電圧が所定の許容範囲内に収まるようにＶＣＯ特性が切り替えられるものであって、かかる切替を極力早いタイミングで実行し得るＰＬＬ回路を提供する。
【解決手段】複数のＶＣＯ特性に切替可能である電圧制御発振部と、位相比較器と、制御電圧と所定の許容範囲との比較結果に応じてＶＣＯ特性の切替を行うＶＣＯ切替部と、を備え、現時点で目標周波数に設定されている周波数のクロックを出力するＰＬＬ回路であって、ＶＣＯ切替部は、サンプリングされた電圧が許容範囲内に収まっているか否かを検出するとともに、該検出結果に応じて、前記ＶＣＯ特性の切替えを行うものであり、このサンプリングのタイミングは、目標周波数が切り替えられた時から、予め定められた時間である第１時間が経過したタイミングとされているＰＬＬ回路とする。 （もっと読む）

【課題】ＶＣＯを備える周波数シンセサイザに関し、ＶＣＯのｆ−Ｖ特性のばらつきに対処する手法を提案する。
【解決手段】制御電圧Ｖ₁に応じて発振周波数ｆ₁が変化する第１の電圧制御発振器を備え、基準周波数に応じた周波数の信号を発振する第１の周波数シンセサイザと、制御電圧Ｖ₂に応じて発振周波数ｆ₂が変化する第２の電圧制御発振器を備え、前記第１の周波数シンセサイザと同じチップ上に設けられており、前記基準周波数に応じた周波数の信号を発振する第２の周波数シンセサイザと、前記第１の電圧制御発振器の制御電圧Ｖ₁をモニタし、前記第１の周波数シンセサイザの周波数がロックしているときにモニタされた前記制御電圧Ｖ₁と基準電圧とを比較し、前記制御電圧Ｖ₁と前記基準電圧との比較結果に基づいて、前記第２の電圧制御発振器のｆ₂−Ｖ₂（発振周波数−制御電圧）特性を変化させるコンパレータとを備えることを特徴とする集積回路装置。 （もっと読む）

【課題】異なる複数のビットレートの入力データを再生できるようにしたＣＤＲ回路を提供する。
【解決手段】参照クロックＣＫの周波数に対応した制御信号Ｖｒにより第２の電圧制御発振器３の発振周波数が決定されるＰＬＬ回路と、制御信号Ｖｒにより第２の電圧制御発振器３の発振周波数と同じ周波数で再生クロックＣＬＫ１を発振し且つ入力データのタイミングに合わせて該再生クロックＣＬＫ１の発振位相が調整される第１の電圧制御発振器１と、入力データを再生クロックＣＬＫ１によりリタイミングするフリップフロップ回路２とを備えるＣＤＲ回路において、ＰＬＬ回路に、分周比の異なる２個の分周器７Ａ，７Ｂと、該分周器７Ａ，７Ｂの内の１つを選択するセレクタ８とを備えさせる。 （もっと読む）

【課題】広い周波数領域に渡って妨害波を低減できる入力妨害波低減回路の小型化、およびそのような入力妨害波低減回路を備える無線受信回路の小型化を図る。
【解決手段】受信信号は、トランジスタＱ１のゲートに与えられる。トランジスタＱ１はトランジスタＱＡ〜ＱＤに接続され、トランジスタＱ１、ＱＡ〜ＱＤにより４個の増幅器が構成される。トランジスタＱＡ〜ＱＤには、それぞれ調整回路１３Ａ〜１３Ｄが接続されている。調整回路１３Ａ〜１３Ｄは、ＬＣ共振回路であり、その共振周波数は調整信号および微調整信号により調整される。選択信号は、４個の増幅器の中から使用すべき増幅器を選択する。選択された増幅器の利得周波数は、対応する調整回路（１３Ａ〜１３Ｄ）の共振周波数に応じて決まる。選択された増幅器により増幅された信号が出力される。 （もっと読む）

【課題】ＰＬＬ回路を使用し、より幅広い環境変動に適応して周波数を一定値にロックすることのできるクロック発生装置を得る。
【解決手段】クロック発生装置２００は、基本的に同一構成で共にＬＣ型ＶＣＯを備えた第１および第２のＰＬＬ回路２０１、２０２を備えている。マスタ側の第１のＰＬＬ回路２０１の第１のＶＣＯ２２４₁に加わる第１の制御電圧２２８₁は基準電圧検出回路２１２で３つの固定値と比較され、その結果に応じて第２のＰＬＬ回路２０２の容量スイッチ２４７、２５７の値を調整しておいて、出力セレクタ２０７で第１のＰＬＬ回路２０１から第２のＰＬＬ回路２０２にクロックの選択を切り替える。 （もっと読む）

【課題】安定した高速動作が可能なクロック再生装置を提供する。
【解決手段】クロック再生装置１は、受信データＤ１からデータ受信用の再生クロックＣＫ１を得るものであって、受信データＤ１のレベルが所定のレベルである場合に、受信データＤ１に同期した所定周波数の信号Ｓ１を出力する発振器２１と、発振器２１に直列に接続され、信号Ｓ１のレベルが所定のレベルである場合に、信号Ｓ１に同期した所定周波数の信号Ｓ１を再生クロックＣＫ１として出力する発振器２２とを備える。 （もっと読む）

複数個の発振器複合体を使用する位相ロックループが開示される。位相ロックループは、クロック出力と、出力信号を発生するように動作可能な複数個の発振器複合体を含んでいる。位相ロックループは、さらに、複数個の発振器複合体のうち１個の出力信号を選択して、クロック出力に結合するように構成された制御ロジックを含んでいる。
（もっと読む）

【課題】簡易な構成で入力信号と同一周波数、同一位相の再生信号を出力すること。
【解決手段】位相同期回路１は、ＶＣＯ１３、混合器１１、ＬＰＦ１２からなる第１のフィードバックループで周波数を合わせ、第１のフィードバックループで得られた制御信号をＶＣＯ２３、混合器２１、ＬＰＦ２２、加算器２４からなる第２のフィードバックループに供給することで、第２フィードバックループから周波数と位相がともに入力信号と同一な再生信号を出力する。 （もっと読む）