半導体素子、クロック同期化回路、及び、クロック同期化回路の駆動方法
【課題】クロック同期化回路は、インジェクションロッキング方式を使用してジッタピーキング現象と制御電圧にパターンジッタが大きくなる現象なく、所望の位相・周波数ロッキング動作を行う。
【解決手段】クロック同期化回路は、基準クロック信号とフィードバックされるフィードバッククロック信号の位相・周波数差を検出信号として出力する位相・周波数検出手段３３２と、検出信号に応答してチャージポンプ動作を行うチャージポンプ手段３３４と、チャージポンプ動作に応答して発振制御電圧を生成する制御電圧生成手段３３６と、発振制御電圧に対応してフィードバッククロック信号を生成する電圧制御発振手段３３８と、発振制御電圧に応答して自由発振周波数が設定され、基準クロック信号に同期化した内部クロック信号を生成するインジェクションロッキング発振手段３１０とを具備する。
【解決手段】クロック同期化回路は、基準クロック信号とフィードバックされるフィードバッククロック信号の位相・周波数差を検出信号として出力する位相・周波数検出手段３３２と、検出信号に応答してチャージポンプ動作を行うチャージポンプ手段３３４と、チャージポンプ動作に応答して発振制御電圧を生成する制御電圧生成手段３３６と、発振制御電圧に対応してフィードバッククロック信号を生成する電圧制御発振手段３３８と、発振制御電圧に応答して自由発振周波数が設定され、基準クロック信号に同期化した内部クロック信号を生成するインジェクションロッキング発振手段３１０とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子および半導体設計技術に関し、特にインジェクションロッキング（ｉｎｊｅｃｔｉｏｎ ｌｏｃｋｉｎｇ）方式を使用したクロック同期化回路およびクロック同期化回路の駆動方法に関する。
【背景技術】
【０００２】
一般的にＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）をはじめとする半導体素子の場合、外部クロック信号の入力を受けて内部クロック信号を生成し、これを半導体素子内で種々の動作タイミングを合わせるための基準（ｒｅｆｅｒｅｎｃｅ）として使用している。それで、半導体素子内には外部クロック信号と内部クロック信号との動作タイミングを同期化させるためのクロック同期化回路が備えられていなければならない。このようなクロック同期化回路には代表的に位相固定ループ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：ＰＬＬ）がある。
【０００３】
位相固定ループ（ＰＬＬ）の場合、内部クロック信号を生成するにおいて、電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）を使用し、これを制御する方式によってアナログ方式とデジタル方式とに分けることができる。
【０００４】
図１は、従来のアナログ方式の位相固定ループを説明するブロック図である。
【０００５】
図１を参照すれば、アナログ方式の位相固定ループは位相・周波数検出部１１０、チャージポンプ部１３０、制御電圧生成部１５０、および電圧制御発振部１７０を備える。
【０００６】
位相・周波数検出部１１０は、基準クロック信号ＣＬＫ＿ＲＥＦと、フィードバック（ｆｅｅｄｂａｃｋ）されるフィードバッククロック信号ＣＬＫ＿ＦＥＤとの位相・周波数差に対応するアップ検出信号ＤＥＴ＿ＵＰおよびダウン検出信号ＤＥＴ＿ＤＮを生成する。ここで、基準クロック信号ＣＬＫ＿ＲＥＦは外部クロック信号に対応する信号であり、アップ検出信号ＤＥＴ＿ＵＰとダウン検出信号ＤＥＴ＿ＤＮは、基準クロック信号ＣＬＫ＿ＲＥＦとフィードバッククロック信号ＣＬＫ＿ＦＥＤの位相・周波数関係に応じて活性化するパルス信号であって、後述する動作説明で改めて説明する。
【０００７】
チャージポンプ部１３０は、アップ検出信号ＤＥＴ＿ＵＰに応答してポジティブ（ｐｏｓｉｔｉｖｅ）チャージポンプ動作を行い、ダウン検出信号ＤＥＴ＿ＤＮに応答してネイティブ（ｎｅｇａｔｉｖｅ）チャージポンプ動作を行う。すなわち、アップ検出信号ＤＥＴ＿ＵＰに応答して電荷を制御電圧生成部１５０に供給し、ダウン検出信号ＤＥＴ＿ＤＮに応答して制御電圧生成部１５０に充電された電荷を取り除く。
【０００８】
制御電圧生成部１５０は、チャージポンプ部１３０のポジティブチャージポンプ動作によって供給された電荷の分だけ充電し、それに対応する発振制御電圧Ｖ＿ＣＴＲを生成し、ネイティブチャージポンプ動作によって取り除かれた電荷の分だけ放電し、それに対応する発振制御電圧Ｖ＿ＣＴＲを生成する。言い換えれば、発振制御電圧Ｖ＿ＣＴＲは、チャージポンプ部１３０の充電動作によって電圧レベルが高まり、放電動作によって電圧レベルが低くなる。
【０００９】
電圧制御発振部１７０は、発振制御電圧Ｖ＿ＣＴＲの電圧レベルに対応する周波数のＰＬＬクロック信号ＣＬＫ＿ＰＬＬを生成する。参考として、電圧制御発振部１７０は、多数の遅延セル（図示せず）を備え、内部的に差動で入力される信号を発振制御電圧Ｖ＿ＣＴＲに対応する遅延時間の分だけ遅延させ、これをまたフィードバックさせるオシレータ（ｏｓｃｉｌｌａｔｏｒ）として設計される。
【００１０】
このように生成されたＰＬＬクロック信号ＣＬＫ＿ＰＬＬは、位相・周波数検出部１１０にフィードバックされるフィードバッククロック信号ＣＬＫ＿ＦＥＤとなり、位相・周波数検出部１１０は改めて基準クロック信号ＣＬＫ＿ＲＥＦとフィードバッククロック信号ＣＬＫ＿ＦＥＤとの位相・周波数差に対応するアップ検出信号ＤＥＴ＿ＵＰおよびダウン検出信号ＤＥＴ＿ＤＮを生成する。
【００１１】
ここで、位相固定ループを構成する位相・周波数検出部１１０、チャージポンプ部１３０、制御電圧生成部１５０、および電圧制御発振部１７０に対する具体的な回路構成はすでに広く公知となったものであるため、以下、具体的に説明しないものとする。
【００１２】
続いて、簡単な位相固定ループの動作を説明する。
【００１３】
位相・周波数検出部１１０は、基準クロック信号ＣＬＫ＿ＲＥＦとフィードバッククロック信号ＣＬＫ＿ＦＥＤとの位相・周波数差を検出して、アップ検出信号ＤＥＴ＿ＵＰとダウン検出信号ＤＥＴ＿ＤＮを生成する。アップ検出信号ＤＥＴ＿ＵＰは、フィードバッククロック信号ＣＬＫ＿ＦＥＤの位相が基準クロック信号ＣＬＫ＿ＲＥＦの位相より遅れる場合、その位相差の分に該当するパルス幅を有する信号であり、ダウン検出信号ＤＥＴ＿ＤＮはフィードバッククロック信号ＣＬＫ＿ＦＥＤの位相が基準クロック信号ＣＬＫ＿ＲＥＦの位相より先んじる場合、その位相差の分に該当するパルス幅を有する信号である。
【００１４】
チャージポンプ部１３０は、アップ検出信号ＤＥＴ＿ＵＰおよびダウン検出信号ＤＥＴ＿ＤＮに対応するチャージポンプ動作によって、制御電圧生成部１５０を充電または放電させ、これに応じて制御電圧生成部１５０から出力される発振制御電圧Ｖ＿ＣＴＲの電圧レベルが変化する。言い換えれば、アップ検出信号ＤＥＴ＿ＵＰに応答して発振制御電圧Ｖ＿ＣＴＲの電圧レベルは高まり、ダウン検出信号ＤＥＴ＿ＤＮに応答して発振制御電圧Ｖ＿ＣＴＲの電圧レベルは低くなる。
【００１５】
電圧制御発振部１７０は、高い電圧レベルの発振制御電圧Ｖ＿ＣＴＲに対応して低い周波数のＰＬＬクロック信号ＣＬＫ＿ＰＬＬを生成し、低い電圧レベルの発振制御電圧Ｖ＿ＣＴＲに対応して高い周波数のＰＬＬクロック信号ＣＬＫ＿ＰＬＬを生成する。発振制御電圧Ｖ＿ＣＴＲの電圧レベルとＰＬＬクロック信号ＣＬＫ＿ＰＬＬの周波数との関係は設計に応じて変わり得る。すなわち、低い電圧レベルの発振制御電圧Ｖ＿ＣＴＲに対応して低い周波数のＰＬＬクロック信号ＣＬＫ＿ＰＬＬを生成し、高い電圧レベルの発振制御電圧Ｖ＿ＣＴＲに対応して高い周波数のＰＬＬクロック信号ＣＬＫ＿ＰＬＬを生成することも可能である。
【００１６】
フィードバッククロック信号ＣＬＫ＿ＦＥＤは、位相・周波数検出部１１０にフィードバックされるＰＬＬクロック信号ＣＬＫ＿ＰＬＬであって、位相・周波数検出部１１０は、基準クロック信号ＣＬＫ＿ＲＥＦと周波数が変化したフィードバッククロック信号ＣＬＫ＿ＦＥＤとの位相・周波数差をまた検出する。
【００１７】
位相固定ループは前記のような動作を反復的に行いつつ、基準クロック信号ＣＬＫ＿ＲＥＦと同期化したＰＬＬクロック信号ＣＬＫ＿ＰＬＬを出力する。このように基準クロック信号ＣＬＫ＿ＲＥＦとＰＬＬクロック信号ＣＬＫ＿ＰＬＬが同期化することを「位相・周波数ロッキング」という。
【００１８】
一方、最近は、半導体素子の動作速度を速めるために、外部クロック信号の周波数をギガヘルツ（ＧＨｚ）帯域まで高めており、これに伴い外部クロック信号に混ざって入ってくるジッタ（ｊｉｔｔｅｒ）成分を無視できなくなった。そのため、位相固定ループは、位相・周波数ロッキング動作だけでなくジッタに対する動作性能すなわち、フィルタリング（ｆｉｌｔｅｒｉｎｇ）動作性能を向上させ、ロージッタ（ｌｏｗ ｊｉｔｔｅｒ）のＰＬＬクロック信号ＣＬＫ＿ＰＬＬを出力するように設計されている。
【００１９】
図２は、図１の位相固定ループのジッタ伝達関数（ｊｉｔｔｅｒ ｔｒａｎｓｆｅｒ ｆｕｎｃｔｉｏｎ）特性曲線を説明するグラフである。
【００２０】
同図を参照すれば、「Ａ」の場合は、理想的な低帯域通過フィルタのジッタ伝達関数特性曲線を図示したものであり、「Ｂ」の場合は、一般的な位相固定ループのジッタ伝達関数特性曲線を図示したものである。
【００２１】
位相固定ループのこのような低帯域フィルタリング動作特性によって、高周波数のジッタ成分がフィルタリングされるため、電圧制御発振部１７０の出力信号であるＰＬＬクロック信号ＣＬＫ＿ＰＬＬには高周波数のジッタ成分が表れない。しかし、グラフで見られるように、帯域幅（ｂａｎｄｗｉｄｔｈ）付近での入力ジッタはむしろ増幅する現象が発生する。このようなジッタピーキング（ｐｅａｋｉｎｇ）現象は入力される信号のジッタを増幅するだけでなく、パワーノイズ（ｐｏｗｅｒ ｎｏｉｓｅ）によるジッタもやはり大きく増幅し、ＰＬＬクロック信号ＣＬＫ＿ＰＬＬのジッタを大きく悪化させる。
【００２２】
ジッタピーキング現象が発生する理由は、位相固定ループが周波数領域（ｓ−ｄｏｍａｉｎ）上の原点に２つの極点（ｐｏｌｅ）を有する閉鎖型ループシステム（ｃｌｏｓｅｄ−ｌｏｏｐ ｓｙｓｔｅｍ）であって、位相・周波数ロッキング過程で所望の位相マージン（ｐｈａｓｅ ｍａｒｇｉｎ）を確保できないためである。
【００２３】
ここで、極点はあるシステムの伝達関数の分母を「０」にする値である。続いて、極点と反対概念の零点（ｚｅｒｏ）は伝達関数の分子を「０」にする値である。極点と零点は、そのシステムの位相マージンを決定する要素となり、これはまさに、そのシステムの安定の（ｓｔａｂｌｅ）程度または不安定の（ｕｎｓｔａｂｌｅ）程度を測定する尺度となる。
【００２４】
次に、位相マージンに対し説明する。
【００２５】
あるシステムの位相マージンが６０゜の場合、時間領域（ｔｉｍｅ−ｄｏｍａｉｎ）で発振する信号が正常状態（ｓｔｅａｄｙ ｓｔａｔｅ）に戻るのにかかる時間が最小化され得る。そのシステムの位相マージンが６０゜より小さい場合、応答速度（ｒｅｓｐｏｎｓｅ ｔｉｍｅ）は速くはあるが不安定の程度が高まり、発振する信号が正常状態になるのに長時間がかかり得る。これとは反対に、そのシステムの位相マージンが６０゜より大きい場合、安定度は高いが応答速度が遅く、同様に発振する信号が正常状態になるのに長時間がかかり得る。
【００２６】
一方、位相固定ループは制御電圧生成部１５０の抵抗（Ｒ）とキャパシタ（Ｃ）値を調節して、零点を生成することによって、所望の位相マージン値を有するようにするのが可能になり得る。しかし、所望の位相マージンを有する位相固定ループの設計は次のような理由で難しい。
【００２７】
まず、一般的な位相固定ループは、前記で説明したように、２つの極点を有する閉鎖型ループシステムで、位相マージンが少なく、これにともなうジッタピーキング現象が発生するため、入力される信号のジッタを増幅するだけでなく、パワーノイズによるジッタもやはり大きく増幅してＰＬＬクロック信号ＣＬＫ＿ＰＬＬのジッタを大きく悪化させることになる。
【００２８】
これを防止するために、抵抗（Ｒ）の抵抗値を大きく（零点を生成するように）設計すれば位相固定ループの位相マージンを大きくすることができるが、発振制御電圧Ｖ＿ＣＴＲにリップル（ｒｉｐｐｌｅ）が発生することになり、周期的に発生するパターンジッタ（ｐａｔｔｅｒｎ ｊｉｔｔｅｒ）が大きくなるという、また別の問題点が発生することになる。
【００２９】
改めて説明すれば、位相固定ループはジッタピーキング現象をなくすために抵抗（Ｒ）の抵抗値を大きくすれば、発振制御電圧Ｖ＿ＣＴＲのパターンジッタが大きくなる現象が発生することになる。そして、パターンジッタをなくすために抵抗（Ｒ）の抵抗値を小さくすれば、ジッタピーキング現象が発生することになる。すなわち、ジッタピーキング現象と発振制御電圧Ｖ＿ＣＴＲのパターンジッタが大きくなる現象とは、トレードオフ（ｔｒａｄｅ ｏｆｆ）の関係を有する。
【００３０】
前述したように、位相固定ループはジッタ成分をフィルタリングして、ロージッタのＰＬＬクロック信号ＣＬＫ＿ＰＬＬを出力するように設計されているが、位相固定ループのジッタ伝達関数にジッタピーキング現象が発生し、所望のフィルタリング動作を行うことができない。また、ジッタピーキング現象をなくすために抵抗（Ｒ）の抵抗値を調節する場合、発振制御電圧Ｖ＿ＣＴＲにパターンジッタが大きくなる現象が発生し、正確な位相・周波数ロッキング動作を行うことができないという問題点を有する。
【発明の開示】
【発明が解決しようとする課題】
【００３１】
本発明は、従来技術の問題点を解決するために提案されたもので、インジェクションロッキング（ｉｎｊｅｃｔｉｏｎ ｌｏｃｋｉｎｇ）方式を使用してジッタピーキング現象と制御電圧にパターンジッタが大きくなる現象とがなく、所望の位相・周波数ロッキング動作を行うことができるクロック同期化回路およびクロック同期化回路の駆動方法を提供することにその目的がある。
【課題を解決するための手段】
【００３２】
前記目的を達成するための本発明の一形態による半導体素子は、基準クロック信号とフィードバッククロック信号との位相・周波数差を検出してこれに対応する発振制御電圧を生成し、前記発振制御電圧に対応するフィードバッククロック信号を生成する位相固定ループと、前記発振制御電圧に応答して自由発振周波数（ｆｒｅｅ ｒｕｎｎｉｎｇ ｆｒｅｑｕｅｎｃｙ）（自走周波数）が設定され、前記基準クロック信号に同期化した内部クロック信号を生成するインジェクションロッキング発振手段を備えることができる。
【００３３】
前記目的を達成するための本発明の他の一形態によるクロック同期化回路は、基準クロック信号と、フィードバックされるフィードバッククロック信号の位相・周波数差を検出信号として出力する位相・周波数検出手段、前記検出信号に応答してチャージポンプ動作を行うチャージポンプ手段、前記チャージポンプ動作に応答して発振制御電圧を生成する制御電圧生成手段、前記発振制御電圧に対応して前記フィードバッククロック信号を生成する電圧制御発振手段、および前記発振制御電圧に応答して自由発振周波数が設定され、前記基準クロック信号に同期化した内部クロック信号を生成するインジェクションロッキング発振手段を備えることができる。
【００３４】
前記目的を達成するための本発明の他の一形態によるクロック同期化回路の駆動方法は、基準クロック信号とフィードバッククロック信号との位相・周波数ロッキング動作を行うステップと、前記位相・周波数ロッキング動作時に生成される発振制御電圧に応答して自由発振周波数を設定し、前記基準クロック信号に同期化した内部クロック信号を生成するためのインジェクションロッキング動作を行うステップを備えることができる。
【００３５】
前記目的を達成するための本発明の他の一形態によるクロック同期化回路は、基準クロック信号と、フィードバックされるフィードバッククロック信号の位相・周波数差を検出信号として出力する位相・周波数検出手段、前記検出信号に応答してチャージポンプ動作を行うチャージポンプ手段、前記チャージポンプ動作に応答して発振制御電圧を生成する制御電圧生成手段、前記発振制御電圧に対応する周波数のソース内部クロック信号を生成する電圧制御発振手段、前記ソース内部クロック信号を分周して、前記フィードバッククロック信号を生成する分周手段、および前記発振制御電圧に応答して自由発振周波数が設定され、前記ソース内部クロック信号の入力を受けて内部クロック信号を生成するためのインジェクションロッキング発振手段を備えることができる。
【００３６】
最近、外部クロック信号の周波数が高まりつつ、外部クロック信号に混ざって入ってくるジッタ成分を無視できなくなった。それで、位相固定ループも位相・周波数ロッキング動作だけでなく、ジッタ成分をフィルタリングしてロージッタのＰＬＬクロック信号を出力するように設計されているが、位相固定ループのジッタピーキング現象に対する問題点および制御電圧のパターンジッタに対する問題点をすべて解決することは難しい。本発明では一般的な位相固定ループと、インジェクションロッキング（ｉｎｊｅｃｔｉｏｎ ｌｏｃｋｉｎｇ）方式を適用したインジェクションロッキング発振部とを備えることによって、前記のような問題点をすべて解決することができる。ここで、位相固定ループは、内部クロック信号を生成するためのものではなく、インジェクションロッキング発振部の自由発振周波数を設定する発振制御電圧を生成するためのものである。インジェクションロッキング発振部は、この発振制御電圧によって設定された自由発振周波数を基盤としてインジェクションロッキング動作を行い、基準クロック信号と同期化した所望の内部クロック信号を生成することができる。すなわち、インジェクションロッキング動作を介した位相・周波数ロッキング動作を行うことができる。
【００３７】
本発明のクロック同期化回路は、開放型ループシステム（ｏｐｅｎ−ｌｏｏｐ ｓｙｓｔｅｍ）で構成されるため、ジッタピーキング現象が発生しなくなる。また、フィルタリングされた制御電圧を使用するため、内部クロック信号を生成するにあたって発振制御電圧のパターンジッタが反映されなくなる。一方、本発明によるクロック同期化回路は、安定した位相・周波数ロッキング動作だけでなく、インジェクションロッキング方式の固有な特性である、消費電力を減らすことができ、ジッタに対する動作特性を向上させることができる。
【発明の効果】
【００３８】
本発明は、インジェクションロッキング（ｉｎｊｅｃｔｉｏｎ ｌｏｃｋｉｎｇ）方式を使用した開放型ループシステム（ｏｐｅｎ−ｌｏｏｐ ｓｙｓｔｅｍ）でクロック同期化回路を構成することによって、ジッタピーキング現象を除去できる効果を有している。
【００３９】
また、本発明は、フィルタリングされた制御電圧を使用することによって、内部クロック信号を生成するにあたって制御電圧のパターンジッタが反映されず、安定した位相・周波数ロッキング動作を遂行できる効果を有している。
【００４０】
また、本発明は、インジェクションロッキング方式を使用することによって、電力消費を減らし、ジッタに対する動作性能を向上させることができる効果を有している。
【発明を実施するための最良の形態】
【００４１】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の最も好ましい実施形態を、添付図面を参照して説明する。
【００４２】
図３は、本発明によるクロック同期化回路を説明するためのブロック図である。
【００４３】
同図を参照すれば、クロック同期化回路は、インジェクションロッキング発振部３１０と位相固定ループ３３０を備えることができる。
【００４４】
インジェクションロッキング発振部３１０は、位相固定ループ３３０で生成される発振制御電圧Ｖ＿ＣＴＲに応答して自由発振周波数が設定され、基準クロック信号ＣＬＫ＿ＲＥＦ、／ＣＬＫ＿ＲＥＦに同期化したＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬを生成する。これに対する詳細な回路図および動作説明は後述する。参考として、基準クロック信号ＣＬＫ＿ＲＥＦ、／ＣＬＫ＿ＲＥＦは、外部クロック信号に対応する信号であって、外部クロック信号の立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）に同期された正基準クロック信号ＣＬＫ＿ＲＥＦと、外部クロック信号の立ち下がりエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）に同期した負基準クロック信号／ＣＬＫ＿ＲＥＦとを含むことができる。
【００４５】
位相固定ループ３３０は、一般的な構成として位相・周波数検出部３３２、チャージポンプ部３３４、制御電圧生成部３３６、および電圧制御発振部３３８を備えることができる。位相固定ループ３３０のこのような構成はすでに広く公知となったもので、具体的な回路構成は説明しないものとし、以下、各構成要素の簡単な役割および動作に対し説明する。
【００４６】
まず、位相・周波数検出部３３２は、正基準クロック信号ＣＬＫ＿ＲＥＦと、フィードバック（ｆｅｅｄｂａｃｋ）されるフィードバッククロック信号ＣＬＫ＿ＦＥＤとの位相・周波数差に対応するアップ検出信号ＤＥＴ＿ＵＰおよびダウン検出信号ＤＥＴ＿ＤＮを生成する。アップ検出信号ＤＥＴ＿ＵＰおよびダウン検出信号ＤＥＴ＿ＤＮは、正基準クロック信号ＣＬＫ＿ＲＥＦとフィードバッククロック信号ＣＬＫ＿ＦＥＤとの位相・周波数の関係により活性化するパルス信号である。
【００４７】
チャージポンプ部３３４は、アップ検出信号ＤＥＴ＿ＵＰに応答してポジティブチャージポンプ動作を行い、ダウン検出信号ＤＥＴ＿ＤＮに応答してネイティブチャージポンプ動作を行う。すなわち、アップ検出信号ＤＥＴ＿ＵＰに応答して電荷を制御電圧生成部３３６に供給し、ダウン検出信号ＤＥＴ＿ＤＮに応答して制御電圧生成部３３６に充電された電荷を取り除く。
【００４８】
制御電圧生成部３３６は、チャージポンプ部３３４のポジティブチャージポンプ動作によって供給された電荷の分だけ充電して、それに対応する発振制御電圧Ｖ＿ＣＴＲを生成し、ネイティブチャージポンプ動作によって取り除かれた電荷の分だけ放電して、それに対応する発振制御電圧Ｖ＿ＣＴＲを生成する。言い換えれば、発振制御電圧Ｖ＿ＣＴＲは、チャージポンプ部３３４の充電動作によって電圧レベルが高まり、放電動作によって電圧レベルが低くなることになる。
【００４９】
電圧制御発振部３３８は、発振制御電圧Ｖ＿ＣＴＲの電圧レベルに対応する周波数のフィードバッククロック信号ＣＬＫ＿ＦＥＤを生成する。位相・周波数検出部３３２は再びフィードバッククロック信号ＣＬＫ＿ＦＥＤと正基準クロック信号ＣＬＫ＿ＲＥＦの位相・周波数差に対応するアップ検出信号ＤＥＴ＿ＵＰおよびダウン検出信号ＤＥＴ＿ＤＮを生成する。
【００５０】
参考として、位相固定ループ３３０はフィードバッククロック信号ＣＬＫ＿ＦＥＤの伝達経路に分周器をさらに備えることができ、このような場合クロック分周器の分周率に応じてフィードバッククロック信号ＣＬＫ＿ＦＥＤは正基準クロック信号ＣＬＫ＿ＲＥＦに比べ２Ｎ（ここで、Ｎは整数）分周した周波数を有するようになる。
【００５１】
本発明による位相固定ループ３３０は前述したように一般的な構成であるが、使用しようとする目的が異なる。言い換えれば、従来の位相固定ループは、内部クロック信号を生成するためのものであるが、本発明による位相固定ループ３３０は、フィードバッククロック信号ＣＬＫ＿ＦＥＤに対応する発振制御電圧Ｖ＿ＣＴＲを生成するためのものである。
【００５２】
以下、簡単な位相固定ループ３３０の動作を説明する。
【００５３】
位相・周波数検出部３３２は、基準クロック信号ＣＬＫ＿ＲＥＦおよびフィードバッククロック信号ＣＬＫ＿ＦＥＤの位相・周波数差を検出して、アップ検出信号ＤＥＴ＿ＵＰとダウン検出信号ＤＥＴ＿ＤＮを生成する。アップ検出信号ＤＥＴ＿ＵＰは、フィードバッククロック信号ＣＬＫ＿ＦＥＤの位相が基準クロック信号ＣＬＫ＿ＲＥＦの位相より遅れる場合、その位相差の分に該当するパルス幅を有する信号であり、ダウン検出信号ＤＥＴ＿ＤＮはフィードバッククロック信号ＣＬＫ＿ＦＥＤの位相が基準クロック信号ＣＬＫ＿ＲＥＦの位相より先んじる場合、その位相差の分に該当するパルス幅を有する信号である。
【００５４】
チャージポンプ部３３４は、アップ検出信号ＤＥＴ＿ＵＰおよびダウン検出信号ＤＥＴ＿ＤＮに対応してチャージポンプ動作によって制御電圧生成部３３６を充電および放電させ、これに伴い制御電圧生成部３３６から出力される発振制御電圧Ｖ＿ＣＴＲの電圧レベルが変わることになる。言い換えれば、アップ検出信号ＤＥＴ＿ＵＰに応答して発振制御電圧Ｖ＿ＣＴＲの電圧レベルは高まり、ダウン検出信号ＤＥＴ＿ＤＮに応答して発振制御電圧Ｖ＿ＣＴＲの電圧レベルは低くなる。
【００５５】
電圧制御発振部３３８は、高い電圧レベルの発振制御電圧Ｖ＿ＣＴＲに対応して低い周波数のフィードバッククロック信号ＣＬＫ＿ＦＥＤを生成し、低い電圧レベルの発振制御電圧Ｖ＿ＣＴＲに対応して高い周波数のフィードバッククロック信号ＣＬＫ＿ＦＥＤを生成する。発振制御電圧Ｖ＿ＣＴＲの電圧レベルとフィードバッククロック信号ＣＬＫ＿ＦＥＤの周波数との関係は設計に応じて変わり得る。すなわち、低い電圧レベルの発振制御電圧Ｖ＿ＣＴＲに対応して低い周波数のフィードバッククロック信号ＣＬＫ＿ＦＥＤを生成し、高い電圧レベルの発振制御電圧Ｖ＿ＣＴＲに対応して高い周波数のフィードバッククロック信号ＣＬＫ＿ＦＥＤを生成することも可能である。
【００５６】
次に、位相・周波数検出部３３２は、周波数が変わったフィードバッククロック信号ＣＬＫ＿ＦＥＤと基準クロック信号ＣＬＫ＿ＲＥＦの位相・周波数差とを改めて検出し、該当するアップ／ダウン検出信号（ＤＥＴ＿ＵＰ、ＤＥＴ＿ＤＮ）を出力する。
【００５７】
位相固定ループ３３０は、このような動作を反復的に行いつつ、正基準クロック信号ＣＬＫ＿ＲＥＦと同期化したフィードバッククロック信号ＣＬＫ＿ＦＥＤを出力する。すなわち、正基準クロック信号ＣＬＫ＿ＲＥＦとフィードバッククロック信号ＣＬＫ＿ＦＥＤはこのような動作によって、位相・周波数ロッキングされる。
【００５８】
本発明での位相固定ループ３３０は、正基準クロック信号ＣＬＫ＿ＲＥＦおよびフィードバッククロック信号ＣＬＫ＿ＦＥＤの位相・周波数ロッキング動作に密接な関連がある発振制御電圧Ｖ＿ＣＴＲをインジェクションロッキング発振部３１０に提供する。
【００５９】
一方、本発明による位相固定ループ３３０もやはり一般的な位相固定ループと同様にジッタピーキング現象およびパターンジッタが大きくなる現象が発生し得る。しかし、後述するインジェクションロッキング発振部３１０が発振制御電圧Ｖ＿ＣＴＲのパターンジッタを防ぐことから位相固定ループ３３０は、ジッタピーキング現象だけを考慮して設計することが可能である。言い換えれば、制御電圧生成部３３６は、パターンジッタが大きくなる現象を考慮せずに、抵抗（Ｒ）とキャパシタ（Ｃ）値とを調節して零点を生成することによって所望の位相マージンを確保するための設計が可能になる。
【００６０】
また、図３で分かるように、本発明によるクロック同期化回路はインジェクションロッキング発振部３１０と位相固定ループ３３０とが合わさった開放型ループシステム（ｏｐｅｎ−ｌｏｏｐ ｓｙｓｔｅｍ）を有することが分かる。一般的に開放型ループシステムは、位相マージンの確保が容易である。
【００６１】
図４は、図３のインジェクションロッキング発振部３１０を説明するためのブロック図である。
【００６２】
同図を参照すれば、インジェクションロッキング発振部３１０は、レベルシフト部４１０、インジェクションロッキング電圧制御発振部４３０、およびフィルタリング部４５０を備えることができる。
【００６３】
レベルシフト部４１０は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）レベルでスイング（ｓｗｉｎｇ）し、入力される正・負基準クロック信号ＣＬＫ＿ＲＥＦ、／ＣＬＫ＿ＲＥＦをＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）レベルでシフティング（ｓｈｉｆｔｉｎｇ）して、正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮとして出力するためのもので回路動作をさらに速くして、消費電力をさらに減らすために備え得る。ここで、正入力クロック信号ＣＬＫ＿ＩＮは正基準クロック信号ＣＬＫ＿ＲＥＦに対応するクロック信号であり、負入力クロック信号ＣＬＫ＿ＩＮは負基準クロック信号／ＣＬＫ＿ＲＥＦに対応するクロック信号である。レベルシフト部４１０はすでに広く公知されたもので具体的な回路構成の説明は省略する。
【００６４】
インジェクションロッキング電圧制御発振部４３０は、レベルシフト部４１０から出力される正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮの入力を受けて内部クロック信号の正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬを生成する。この時、インジェクションロッキング電圧制御発振部４３０は、フィルタリング部４５０から出力されるフィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲによって自由発振周波数が設定され、以下で説明するインジェクションロッキング方式を使用して正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮに同期化した正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬを生成する。ここで、正ＰＬＬクロック信号ＣＬＫ＿ＰＬＬは、正入力クロック信号ＣＬＫ＿ＩＮに対応するクロック信号であり、負ＰＬＬクロック信号／ＣＬＫ＿ＰＬＬは、負入力クロック信号／ＣＬＫ＿ＰＬＬに対応するクロック信号である。
【００６５】
本発明によるインジェクションロッキング電圧制御発振部４３０はインジェクションロッキング（ｉｎｊｅｃｔｉｏｎ ｌｏｃｋｉｎｇ）方式を使用した。インジェクションロッキング方式は、例えばマスタ発振器から出力される発振信号をスレーブ発振器に注入（ｉｎｊｅｃｔｉｏｎ）する方法で、スレーブ発振器から出力される発振信号がマスタ発振器から出力される発振信号に同期化される。このようにインジェクションロッキング方式を採択して設計された回路は一般的に電力消費を減らすことができ、ジッタに対する動作性能が向上する。参考として、正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬを生成するインジェクションロッキング電圧制御発振部４３０がスレーブ発振器ならば、インジェクションロッキング電圧制御発振部４３０に注入される正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮを生成するレベルシフト部４１０がマスタ発振器であるということができる。
【００６６】
そして、インジェクションロッキング方式を採択したインジェクションロッキング電圧制御発振部４３０は、入力される正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮに同期化した正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬを生成する。この時、正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮと正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬが同期化される現象を「インジェクションロッキング」という。このような、インジェクションロッキング現象は、インジェクションロッキング方式を採択した回路の一般的な現象であるので以下具体的な説明は省略する。
【００６７】
一般的に、インジェクションロッキング方式を使用したインジェクションロッキング電圧制御発振部４３０は、電力消費を減らすことができ、ジッタに対する動作性能が向上するという側面で非常に効率的な回路である。しかし、インジェクションロッキングが起きるためには注入される発振信号すなわち、正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮの周波数とスレーブ発振器すなわち、インジェクションロッキング電圧制御発振部４３０の自由発振周波数が条件を満たさなければならない。
【００６８】
以下、この２つの周波数の関係を説明する。
【００６９】
まず、インジェクションロッキングが起きるためには、すなわち、正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮと正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬが同期化するためには、インジェクションロッキング電圧制御発振部４３０の自由発振周波数が正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮ周波数の近傍に位置しなければならない。そうでなければインジェクションロッキング電圧制御発振部４３０にはインジェクションロッキングが起こらず、正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮと正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬの同期化が成されなくなる。このようになる理由もインジェクションロッキング方式の一般的な現象であるから以下具体的な説明は省略する。
【００７０】
ここで、インジェクションロッキングが起こり得る正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮの周波数範囲を「インジェクションロッキング範囲（ｉｎｊｅｃｔｉｏｎ ｌｏｃｋｉｎｇ ｒａｎｇｅ）」といい、一般的にインジェクションロッキング範囲は正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮの周波数を基準として非常に小さい範囲を有する。説明の便宜のために、インジェクションロッキング範囲は、正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮ周波数の１／１０程度と仮定することにする。
【００７１】
例えば正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮの周波数が４ＧＨｚであれば、インジェクションロッキング電圧制御発振部４３０の自由発振周波数も４ＧＨｚの近傍に位置しなければならない。すなわち、インジェクションロッキング範囲が４ＧＨｚの１／１０程度を有するため、インジェクションロッキングが起こり得る条件は、インジェクションロッキング電圧制御発振部４３０の自由発振周波数が３．８ＧＨｚ〜４．２ＧＨｚ内に位置するのである。言い換えれば、インジェクションロッキングが起きるためには正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮの周波数とインジェクションロッキング電圧制御発振部４３０の自由発振周波数が常に互いに似たような周波数に位置しなければならない。
【００７２】
そのため、最近クロック同期化回路が動作しなければならない動作周波数範囲（ｏｐｅｒａｔｉｏｎ ｆｒｅｑｕｅｎｃｙ ｒａｎｇｅ）がだんだん広くなる状況において、回路設計者は、広い動作周波数範囲を有する正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮの周波数に応じて、インジェクションロッキング電圧制御発振部４３０の自由発振周波数も可変できるように設計しなければならない。
【００７３】
本発明では正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮの周波数とインジェクションロッキング電圧制御発振部４３０の自由発振周波数とを常に似たような周波数に位置させるために、図３の位相固定ループ３３０で生成される発振制御電圧Ｖ＿ＣＴＲを利用した。すなわち、発振制御電圧Ｖ＿ＣＴＲがインジェクションロッキング電圧制御発振部４３０の自由発振周波数を正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮの周波数に対応するように設定する。そのため、本発明によるクロック同期化回路は、インジェクションロッキングが起きるための条件を満たし、インジェクションロッキングによる結果として正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮに同期された正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬを生成することが可能である。
【００７４】
一方、フィルタリング部４５０は、発振制御電圧Ｖ＿ＣＴＲの入力を受けてこれをフィルタリング（ｆｉｌｔｅｒｉｎｇ）し、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲを生成する役割をする。改めて説明すれば、位相固定ループ３３０は、所望の位相マージンを確保するために設計されているため、発振制御電圧Ｖ＿ＣＴＲではパターンジッタが大きくなる。フィルタリング部４５０は、このように大きくなったパターンジッタをフィルタリングして、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲをインジェクションロッキング制御電圧発振部４３０に提供することによって、インジェクションロッキング制御電圧発振部４３０が正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬを生成するにあたって、発振制御電圧Ｖ＿ＣＴＲのパターンジッタに対する影響が反映されなくなる。ここで、フィルタリング部４５０は、発振制御電圧Ｖ＿ＣＴＲを直列で入力される抵抗と並列に接続されたキャパシタとで構成される低域通過フィルタ（ｌｏｗ ｐａｓｓ ｆｉｌｔｅｒ：ＬＰＦ）で構成することができ、具体的な回路構成は説明しないものとする。
【００７５】
図５は、図３の発振制御電圧Ｖ＿ＣＴＲと、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲを説明するための波形図である。
【００７６】
同図で分かるように、位相固定ループ３３０から出力される発振制御電圧Ｖ＿ＣＴＲではパターンジッタが発生することが分かる。しかし、図４のフィルタリング部４５０を経たフィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲではパターンジッタが消えたことが分かる。そのため、インジェクションロッキング電圧制御発振部４３０で生成される正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬでは、発振制御電圧Ｖ＿ＣＴＲのパターンジッタは反映されない。
【００７７】
図６は、図４のインジェクションロッキング電圧制御発振部４３０を説明するための図面である。
【００７８】
同図を参照すれば、インジェクションロッキング電圧制御発振部４３０はフィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲの入力を受けて正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮに同期化した正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬを生成するためのもので、インジェクションロッキング遅延セル６１０と、第１ノーマル遅延セル６３０と、第２ノーマル遅延セル６５０、および第３ノーマル遅延セル６７０を備えることができる。インジェクションロッキング電圧制御発振部４３０は、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲに応答して自由発振周波数が設定され、これに基づいてインジェクションロッキング動作を行うことができる。例えば、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲの電圧レベルが高まれば、低い自由発振周波数が設定され、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲの電圧レベルが低まれば、高い自由発振周波数が設定され得る。フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲと自由発振周波数との関係は、設計に応じて変わり得る。
【００７９】
一方、インジェクションロッキング遅延セル６１０はインジェクションロッキング動作によって正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮと同一の周波数の正・負出力クロック信号ＣＬＫ＿ＯＵＴ、／ＣＬＫ＿ＯＵＴを生成するためのものである。前記インジェクションロッキング遅延セル６１０はフィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲの入力を受けて正入力クロック信号ＣＬＫ＿ＩＮを自体の第１正入力端ＩＮ１に、負入力クロック信号ＣＬＫ＿ＩＮを自体の第１負入力端／ＩＮ１に入力を受けてフィードバックされる正ＰＬＬクロック信号ＣＬＫ＿ＰＬＬを自体の第２正入力端ＩＮ２に、負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬを自体の第２負入力端／ＩＮ２に入力を受ける。
【００８０】
第１ノーマル遅延セル６３０は、インジェクションロッキング遅延セル６１０の出力クロック信号をフィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲに対応する予定された遅延時間の分だけ遅延させるためのもので、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲの入力を受けてインジェクションロッキング遅延セル６１０の出力信号を各々自体の正・負入力端（＋、−）に入力を受ける。
【００８１】
第２ノーマル遅延セル６５０は、第１ノーマル遅延セル６３０の出力クロック信号をフィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲに対応する予定された遅延時間の分だけ遅延させるためのもので、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲの入力を受けて第１ノーマル遅延セル６３０の出力信号を各々自体の正・負入力端（＋、−）に入力を受ける。
【００８２】
第３ノーマル遅延セル６７０は、第２ノーマル遅延セル６５０の出力クロック信号をフィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲに対応する予定された遅延時間の分だけ遅延させ、正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬを生成するためのもので、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲの入力を受けて第２ノーマル遅延セル６５０の出力信号を各々自体の正・負入力端（＋、−）に入力を受け、正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬを生成する。
【００８３】
ここで、インジェクションロッキング遅延セル６１０および第１ないし第３ノーマル遅延セル６３０、６５０、６７０を制御するバイアス電圧Ｖ＿ＢＮは、一定の電圧レベルを有する基準電圧であって、バンドギャップ回路（ｂａｎｄｇａｐ ｃｉｒｃｕｉｔ）またはワイドラー発生器（ｗｉｄｌａｒ ｇｅｎｅｒａｔｏｒ）を利用して生成することができる。
【００８４】
次に、第１ないし第３ノーマル遅延セル６３０、６５０、６７０は、マルチ位相クロック信号（ｍｕｌｔｉ ｐｈａｓｅ ｃｌｏｃｋ）を生成するためのもので、本発明では１つのインジェクションロッキング遅延セル６１０と発振（ｏｓｃｉｌａｔｉｏｎ）動作によって正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬを生成するための１つのノーマル遅延セルを備えることもできる。参考として、マルチ位相クロック信号は、各々予定された位相の分だけ差を有する多数のクロック信号をいい、例えば、インジェクションロッキング電圧制御発振部４３０から出力される多数のクロック信号（各遅延セルから出力される信号）は各々４５°程度の位相差を有し得る。マルチ位相クロック信号は、種々の動作タイミングを提供するだけでなく消費する電力を減らす効果がある。
【００８５】
図７は、図６のインジェクションロッキング遅延セル６１０を説明するための回路図である。
【００８６】
図６と図７を参照すれば、インジェクションロッキング遅延セル６１０は、入・出力部７１０、ロード部７３０、およびバイアス部７５０を備えることができる。
【００８７】
入・出力部７１０は、正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮおよび正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬの入力を受けて正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮに同期化した正・負出力クロック信号ＣＬＫ＿ＯＵＴ、／ＣＬＫ＿ＯＵＴを出力するためのもので、負出力クロック信号／ＣＬＫ＿ＯＵＴの出力端と共通ノードＮとの間にソース−ドレーン経路が形成され第１正入力端（ＩＮ１，図６参照）を介して入力される正入力クロック信号ＣＬＫ＿ＩＮがゲートによって入力される第１ＮＭＯＳトランジスタＮＭ１と、正出力クロック信号／ＣＬＫ＿ＯＵＴの出力端と共通ノードＮとの間にソース−ドレーン経路が形成されて第１負入力端／ＩＮ１を介して入力される負入力クロック信号ＣＬＫ＿ＩＮがゲートによって入力される第２ＮＭＯＳトランジスタＮＭ２と、負出力クロック信号／ＣＬＫ＿ＯＵＴの出力端と共通ノードＮとの間にソース−ドレーン経路が形成されて第２正入力端ＩＮ２を介して入力される情ＰＬＬクロック信号ＣＬＫ＿ＰＬＬがゲートによって入力される第３ＮＭＯＳトランジスタＮＭ３、および正出力クロック信号／ＣＬＫ＿ＯＵＴの出力端と共通ノードＮとの間にソース−ドレーン経路が形成されて第２負入力端ＩＮ２を介して入力される負ＰＬＬクロック信号／ＣＬＫ＿ＰＬＬがゲートによって入力される第４ＮＭＯＳトランジスタ（ＮＭ４）を備えることができる。
【００８８】
ロード部７３０は、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲに対応するロード値を有するためのもので、電源電圧端ＶＤＤと負出力クロック信号／ＣＬＫ＿ＯＵＴの出力端との間にソース−ドレーン経路が形成され、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲがゲートによって入力される第１ＰＭＯＳトランジスタ（ＰＭ１）と、電源電圧端ＶＤＤと正出力クロック信号／ＣＬＫ＿ＯＵＴの出力端の間にソース−ドレーン経路が形成されフィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲがゲートによって入力される第２ＰＭＯＳトランジスタ（ＰＭ２）と、第１および第２ＰＭＯＳトランジスタＰＭ１、ＰＭ２と各々並列に接続され正・負出力クロック信号ＣＬＫ＿ＯＵＴ、／ＣＬＫ＿ＯＵＴの出力端がそれぞれのゲートに接続された第３および第４ＰＭＯＳトランジスタＰＭ３、ＰＭ４を備えることができる。
【００８９】
ここで、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲの電圧レベルが高まれば、ロード部７３０のロード値は大きくなり、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲの電圧レベルが低くなれば、ロード部７３０のロード値は小さくなる。フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲとロード値との関係は設計に応じて変わり得る。
【００９０】
一方、バイアス部７５０はバイアス電圧Ｖ＿ＢＮに応答してインジェクションロッキング遅延セル６１０に予定された動作電流を流すようにするためのもので、共通ノードＮを備える電流経路に予定された動作電流を流すようにすることができる。バイアス部７５０は、共通ノードＮと接地電圧端ＶＳＳとの間にソース−ドレーン経路が形成されバイアス電圧Ｖ＿ＢＮがゲートによって入力される第５ＮＭＯＳトランジスタＮＭ５を備えることができる。
【００９１】
このようなインジェクションロッキング遅延セル６１０は、インジェクションロッキング時に注入される正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮと同一の周波数の正・負出力クロック信号ＣＬＫ＿ＯＵＴ、／ＣＬＫ＿ＯＵＴを出力する。このようなインジェクションロッキング現象は一般的なインジェクションロッキング方式を採択した回路の一般的な動作特性であるため、これに関する詳しい回路動作は省略する。
【００９２】
参考として、第１ＮＭＯＳトランジスタＮＭ１および第３ＮＭＯＳトランジスタＮＭ３と、第２ＮＭＯＳトランジスタＮＭ２および第４ＮＭＯＳトランジスタＮＭ４のサイズ（ｓｉｚｅ）比率を調節すればインジェクションロッキング範囲を調節することも可能である。
【００９３】
図８Ａと、図８Ｂは、第１ないし第３ノーマル遅延セル６３０、６５０、６７０のうちいずれか１つを説明するための回路図である。
【００９４】
図８Ａの場合、一般的な遅延セルでフィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲに制御をされ以前の端の遅延セルから出力されるクロック信号が各入力端ＩＮ、／ＩＮに入力されて予定された遅延時間の分だけ遅延させ、該当する各出力端ＯＵＴ、／ＯＵＴに出力させることができる。つまり、図８Ａにおけるノーマル遅延セルは、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲによって制御される。そして、このノーマル遅延セルは、入力端ＩＮ、／ＩＮを介して前の段階（遅延セル）から入力されるクロック信号を受け、入力されたクロック信号を予め設定された時間遅延させて、出力信号（ＯＵＴ、／ＯＵＴ）を生成する。ここで、入力端ＩＮ、／ＩＮを介して入力される周波数と、出力端ＯＵＴ、／ＯＵＴを介して出力される周波数とは同一である。
【００９５】
図８Ｂの場合も、やはりフィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲに制御され以前の端の遅延セルから出力されるクロック信号が各入力端ＩＮ、／ＩＮに入力されて予定された遅延時間の分だけ遅延させ、該当する各出力端ＯＵＴ、／ＯＵＴに出力させることができる。つまり、図８Ｂにおけるノーマル遅延セルも、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲによって制御される。そして、このノーマル遅延セルも、入力端ＩＮ、／ＩＮを介して前の段階（遅延セル）から入力されるクロック信号を受け、入力されたクロック信号を予め設定された時間遅延させて、出力信号（ＯＵＴ、／ＯＵＴ）を生成する。
【００９６】
図８Ａと図８Ｂの遅延セルは、入力端ＩＮ、／ＩＮを構成するＮＭＯＳトランジスタの個数が異なり、かつその動作は同一である。しかしインジェクションロッキング遅延セル６１０とノーマル遅延セル６３０、６５０、６７０とが対称的（ｓｙｍｍｅｔｒｉｃａｌ）に動作するためには、物理的な（ｐｈｙｓｉｃａｌ）レイアウト（ｌａｙｏｕｔ）が同一の図８Ｂの構成が好ましいといえる。
【００９７】
図９は、本発明の他の実施形態によるクロック同期化回路を説明するためのブロック図である。図３の回路と比較すると、位相固定ループ９１０とインジェクションロッキング発振部９３０の全体的な構造だけが異なり、細部構造および動作は類似しているため、詳しい説明は省略した。
【００９８】
位相固定ループ９１０は、前記で説明した一般的な構成で、単に発振制御電圧Ｖ＿ＣＴＲと正・負ソース内部クロック信号Ｓ＿ＣＬＫ＿ＩＮＮ、／Ｓ＿ＣＬＫ＿ＩＮＮをインジェクションロッキング発振部９３０に提供する。一方、インジェクションロッキング発振部９３０は位相固定ループ９１０で生成される発振制御電圧Ｖ＿ＣＴＲに応答して自由発振周波数が設定され、正・負ソース内部クロック信号Ｓ＿ＣＬＫ＿ＩＮＮ、／Ｓ＿ＣＬＫ＿ＩＮＮの入力を受けてこれに同期化したＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬを生成する。ここで、正ソース内部クロック信号Ｓ＿ＣＬＫ＿ＩＮＮはフィードバッククロック信号に該当し、負ソース内部クロック信号／Ｓ＿ＣＬＫ＿ＩＮＮは、正ソース内部クロック信号Ｓ＿ＣＬＫ＿ＩＮＮと位相が反対であるクロック信号である。
【００９９】
一方、図９のインジェクションロッキング発振部９３０は、図４のように構成され、正・負基準クロック信号ＣＬＫ＿ＲＥＦ、／ＣＬＫ＿ＲＥＦによって正・負ソース内部クロック信号（Ｓ＿ＣＬＫ＿ＩＮＮ、／Ｓ＿ＣＬＫ＿ＩＮＮ）の入力を受けることができる。しかし正・負信号だけでなく複数の信号をソース内部クロック信号として入力され得る。それによって、インジェクションロッキング電圧制御発振部９３０のインジェクションロッキング電圧制御発振部もやはり他の実施形態を有し、これを説明するためにまず図１０によって、電圧制御発振部９１４の具体的な回路構成を説明する。
【０１００】
図１０を参照すれば、電圧制御発振部９１４は、４個のノーマル遅延セル１１１０、１１３０、１１５０、１１７０を備えることができる。一般的に電圧制御発振部９１４は、図８Ａのようなノーマル遅延セルを備えることができるが、ここでは図１１の他の実施形態のインジェクションロッキング電圧制御発振部と対称的に構成するために図８Ｂのような遅延セルで構成した。図１１で説明するが、電圧制御発振部９１４がこのような構成を有する場合、対称的な動作のためにインジェクションロッキング電圧制御発振部の各遅延セルは、図７のインジェクションロッキング遅延セルで構成されるのが好ましい。
【０１０１】
電圧制御発振部９１４は、インジェクションロッキング動作を介して、第１ないし第４正・負位相クロック信号Ｍ＿ＣＬＫ＜１＞、／Ｍ＿ＣＬＫ＜１＞、Ｍ＿ＣＬＫ＜２＞、／Ｍ＿ＣＬＫ＜２＞、Ｍ＿ＣＬＫ＜３＞、／Ｍ＿ＣＬＫ＜３＞、Ｍ＿ＣＬＫ＜４＞、／Ｍ＿ＣＬＫ＜４＞を生成する。ここで、第１ないし第４部位相クロック信号／Ｍ＿ＣＬＫ＜１＞、／Ｍ＿ＣＬＫ＜２＞、／Ｍ＿ＣＬＫ＜３＞、／Ｍ＿ＣＬＫ＜４＞は、各々第１ないし第４正位相クロック信号Ｍ＿ＣＬＫ＜１＞、Ｍ＿ＣＬＫ＜２＞、Ｍ＿ＣＬＫ＜３＞、Ｍ＿ＣＬＫ＜４＞の反転したクロック信号であり、第１ないし第４正位相クロック信号Ｍ＿ＣＬＫ＜１＞、Ｍ＿ＣＬＫ＜２＞、Ｍ＿ＣＬＫ＜３＞、Ｍ＿ＣＬＫ＜４＞は各々予定された位相の分だけ差（例えば、４５°）を有するマルチ位相クロック信号である。
【０１０２】
図１１は、電圧制御発振部９１４のインジェクションロッキング電圧制御発振部の他の実施態を説明するための図面である。
【０１０３】
同図のインジェクションロッキング電圧制御発振部は、図１０の第１ないし第４正・負位相クロック信号Ｍ＿ＣＬＫ＜１＞、／Ｍ＿ＣＬＫ＜１＞、Ｍ＿ＣＬＫ＜２＞、／Ｍ＿ＣＬＫ＜２＞、Ｍ＿ＣＬＫ＜３＞、／Ｍ＿ＣＬＫ＜３＞、Ｍ＿ＣＬＫ＜４＞、／Ｍ＿ＣＬＫ＜４＞に対応して４個のインジェクションロッキング遅延セル１２１０、１２３０、１２５０、１２７０を備えることができる。ここで、４個のインジェクションロッキング遅延セル１２１０、１２３０、１２５０、１２７０は、図７のインジェクションロッキング遅延セルで構成することができ、各々のインジェクションロッキング遅延セルは対応する各出力信号Ｍ＿ＣＬＫ＜１＞、／Ｍ＿ＣＬＫ＜１＞、Ｍ＿ＣＬＫ＜２＞、／Ｍ＿ＣＬＫ＜２＞、Ｍ＿ＣＬＫ＜３＞、／Ｍ＿ＣＬＫ＜３＞、Ｍ＿ＣＬＫ＜４＞、／Ｍ＿ＣＬＫ＜４＞の注入を受けてインジェクションロッキング動作を行うことができる。ここで、各インジェクションロッキング遅延セルのインジェクションロッキング動作は、すでに説明したため省略する。
【０１０４】
一方、図１１の実施形態では４個のインジェクションロッキング遅延セル１２１０、１２３０、１２５０、１２７０に対応する各クロック信号が注入する場合を一例としてあげて説明したが、本発明によればこのうち、少なくともいずれか１つにだけ信号が注入されることがあり、かつこの時注入されるクロック信号は、基準クロック信号ＣＬＫ＿ＲＥＦに対応する位相を有するクロック信号でさえすればよい。
【０１０５】
図１２は、本発明の図９のクロック同期化回路の伝達関数特性曲線を説明するためのグラフである。
【０１０６】
（ａ）は、位相固定ループ９１０の伝達関数特性曲線を表したもので、本発明でも従来と同様に帯域幅付近にジッタピーキング現象が発生し得る。
【０１０７】
（ｂ）は、インジェクションロッキング発振部３３０の伝達関数特性曲線を表したもので、安定した回路動作のためにインジェクションロッキング発振部の帯域幅は、位相固定ループの帯域幅より小さくするのが好ましい。
【０１０８】
（ｃ）は、本発明のクロック同期化回路の伝達関数特性曲線を表したもので、本発明によるクロック同期化回路の帯域幅は、位相固定ループ９１０の伝達関数特性曲線（ａ）とインジェクションロッキング発振部９３０の伝達関数特性曲線（ｂ）との積で表される。図面で見られるように、（ａ）で発生するジッタピーキング現象が顕著に減少したことを見ることができる。この時、位相固定ループは、位相マージンだけを考慮して設計することができ、ここで発生するパターンジッタ現象は、インジェクションロッキング発振部のフィルタリング部で除去することができる。また、一般的な位相固定ループを介して、位相固定ループ本来の動作特性を確保し、インジェクションロッキング発振部を介して、ジッタピーキング現象およびパターンジッタ現象を除くことができる。
【０１０９】
図１３Ａは、従来の位相固定ループのジッタ伝達関数特性曲線を説明するためのシミュレーションであり、図１３Ｂは、本発明の位相固定ループのジッタ伝達関数特性曲線を説明するためのシミュレーションである。
【０１１０】
図１３Ａでは、図２と同様にジッタピーキング現象が表れることが分かり、図１３Ｂでは、ジッタピーキングが全くない理想的な低帯域通過フィルタの特性が表れることが分かる。
【０１１１】
図１３Ｂに図示された曲線１、２、３は、図７の第１ないし第４ＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４のサイズ調節によるジッタ伝達関数特性曲線であり、１〜３すべてジッタピーキングが全くないジッタ伝達関数特性が表れることが分かる。
【０１１２】
前述したように、本発明によるクロック同期化回路は、一般的な位相固定ループ３３０と、インジェクションロッキング発振部３１０とを構成することによって、ジッタピーキング現象を除くことができる。また、インジェクションロッキング発振部３１０は、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲを使用することによって、ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬには発振制御電圧Ｖ＿ＣＴＲパターンジッタが反映されない。
【０１１３】
また、本発明によるクロック同期化回路は、安定した位相・周波数ロッキング動作だけでなく、消費する電力を減ずることができ、ジッタに対する動作特性を向上させることができる。
【０１１４】
本発明の技術思想は、前記望ましい実施形態により具体的に記述されたが、以上で説明した実施形態はその説明のためのものであり、その制限のためのものではないことを注意しなければならない。また、本発明の技術分野の通常の専門家ならば、本発明の技術思想の範囲内で種々の置換、変形および変更により多様な実施形態が可能であることが理解できるであろう。
【０１１５】
また、前述した実施形態において例示した論理ゲートおよびトランジスタは、入力される信号の極性によってその位置および種類が異なるように具現されるべきものである。
【図面の簡単な説明】
【０１１６】
【図１】従来のアナログ方式の位相固定ループを説明するためのブロック図である。
【図２】図１の位相固定ループのジッタ伝達関数特性曲線を説明するためのグラフである。
【図３】本発明によるクロック同期化回路を説明するためのブロック図である。
【図４】図３のインジェクションロッキング発振部を説明するためのブロック図である。
【図５】図３の発振制御電圧Ｖ＿ＣＴＲとフィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲを説明するための波形図である。
【図６】図４のインジェクションロッキング電圧制御発振部を説明するための図面である。
【図７】図６のインジェクションロッキング遅延セルを説明するための回路図である。
【図８Ａ】第１ないし第３ノーマル遅延セル６３０、６５０、６７０のうちいずれか１つを説明するための回路図である。
【図８Ｂ】第１ないし第３ノーマル遅延セル６３０、６５０、６７０のうちいずれか１つを説明するための回路図である。
【図９】本発明の他の実施形態によるクロック同期化回路を説明するためのブロック図である。
【図１０】図９の電圧制御発振部を説明するための回路図である。
【図１１】図９のインジェクションロッキング発振部に備わるインジェクションロッキング電圧制御発振部の他の実施形態を説明するための回路図である。
【図１２】図９のクロック同期化回路のジッタ伝達関数特性曲線を説明するためのグラフである。
【図１３Ａ】位相固定ループのジッタ伝達関数特性曲線を説明するためのシミュレーションである
【図１３Ｂ】位相固定ループのジッタ伝達関数特性曲線を説明するためのシミュレーションである。
【符号の説明】
【０１１７】
３１０ インジェクションロッキング発振部
３３０ 位相固定ループ
３３２ 位相・周波数検出部
３３４ チャージポンプ部
３３６ 制御電圧生成部
３３８ 電圧制御発振部
４１０ レベルシフト部
４３０ インジェクションロッキング電圧制御発振部
４５０ フィルタリング部
【技術分野】
【０００１】
本発明は、半導体素子および半導体設計技術に関し、特にインジェクションロッキング（ｉｎｊｅｃｔｉｏｎ ｌｏｃｋｉｎｇ）方式を使用したクロック同期化回路およびクロック同期化回路の駆動方法に関する。
【背景技術】
【０００２】
一般的にＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）をはじめとする半導体素子の場合、外部クロック信号の入力を受けて内部クロック信号を生成し、これを半導体素子内で種々の動作タイミングを合わせるための基準（ｒｅｆｅｒｅｎｃｅ）として使用している。それで、半導体素子内には外部クロック信号と内部クロック信号との動作タイミングを同期化させるためのクロック同期化回路が備えられていなければならない。このようなクロック同期化回路には代表的に位相固定ループ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：ＰＬＬ）がある。
【０００３】
位相固定ループ（ＰＬＬ）の場合、内部クロック信号を生成するにおいて、電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）を使用し、これを制御する方式によってアナログ方式とデジタル方式とに分けることができる。
【０００４】
図１は、従来のアナログ方式の位相固定ループを説明するブロック図である。
【０００５】
図１を参照すれば、アナログ方式の位相固定ループは位相・周波数検出部１１０、チャージポンプ部１３０、制御電圧生成部１５０、および電圧制御発振部１７０を備える。
【０００６】
位相・周波数検出部１１０は、基準クロック信号ＣＬＫ＿ＲＥＦと、フィードバック（ｆｅｅｄｂａｃｋ）されるフィードバッククロック信号ＣＬＫ＿ＦＥＤとの位相・周波数差に対応するアップ検出信号ＤＥＴ＿ＵＰおよびダウン検出信号ＤＥＴ＿ＤＮを生成する。ここで、基準クロック信号ＣＬＫ＿ＲＥＦは外部クロック信号に対応する信号であり、アップ検出信号ＤＥＴ＿ＵＰとダウン検出信号ＤＥＴ＿ＤＮは、基準クロック信号ＣＬＫ＿ＲＥＦとフィードバッククロック信号ＣＬＫ＿ＦＥＤの位相・周波数関係に応じて活性化するパルス信号であって、後述する動作説明で改めて説明する。
【０００７】
チャージポンプ部１３０は、アップ検出信号ＤＥＴ＿ＵＰに応答してポジティブ（ｐｏｓｉｔｉｖｅ）チャージポンプ動作を行い、ダウン検出信号ＤＥＴ＿ＤＮに応答してネイティブ（ｎｅｇａｔｉｖｅ）チャージポンプ動作を行う。すなわち、アップ検出信号ＤＥＴ＿ＵＰに応答して電荷を制御電圧生成部１５０に供給し、ダウン検出信号ＤＥＴ＿ＤＮに応答して制御電圧生成部１５０に充電された電荷を取り除く。
【０００８】
制御電圧生成部１５０は、チャージポンプ部１３０のポジティブチャージポンプ動作によって供給された電荷の分だけ充電し、それに対応する発振制御電圧Ｖ＿ＣＴＲを生成し、ネイティブチャージポンプ動作によって取り除かれた電荷の分だけ放電し、それに対応する発振制御電圧Ｖ＿ＣＴＲを生成する。言い換えれば、発振制御電圧Ｖ＿ＣＴＲは、チャージポンプ部１３０の充電動作によって電圧レベルが高まり、放電動作によって電圧レベルが低くなる。
【０００９】
電圧制御発振部１７０は、発振制御電圧Ｖ＿ＣＴＲの電圧レベルに対応する周波数のＰＬＬクロック信号ＣＬＫ＿ＰＬＬを生成する。参考として、電圧制御発振部１７０は、多数の遅延セル（図示せず）を備え、内部的に差動で入力される信号を発振制御電圧Ｖ＿ＣＴＲに対応する遅延時間の分だけ遅延させ、これをまたフィードバックさせるオシレータ（ｏｓｃｉｌｌａｔｏｒ）として設計される。
【００１０】
このように生成されたＰＬＬクロック信号ＣＬＫ＿ＰＬＬは、位相・周波数検出部１１０にフィードバックされるフィードバッククロック信号ＣＬＫ＿ＦＥＤとなり、位相・周波数検出部１１０は改めて基準クロック信号ＣＬＫ＿ＲＥＦとフィードバッククロック信号ＣＬＫ＿ＦＥＤとの位相・周波数差に対応するアップ検出信号ＤＥＴ＿ＵＰおよびダウン検出信号ＤＥＴ＿ＤＮを生成する。
【００１１】
ここで、位相固定ループを構成する位相・周波数検出部１１０、チャージポンプ部１３０、制御電圧生成部１５０、および電圧制御発振部１７０に対する具体的な回路構成はすでに広く公知となったものであるため、以下、具体的に説明しないものとする。
【００１２】
続いて、簡単な位相固定ループの動作を説明する。
【００１３】
位相・周波数検出部１１０は、基準クロック信号ＣＬＫ＿ＲＥＦとフィードバッククロック信号ＣＬＫ＿ＦＥＤとの位相・周波数差を検出して、アップ検出信号ＤＥＴ＿ＵＰとダウン検出信号ＤＥＴ＿ＤＮを生成する。アップ検出信号ＤＥＴ＿ＵＰは、フィードバッククロック信号ＣＬＫ＿ＦＥＤの位相が基準クロック信号ＣＬＫ＿ＲＥＦの位相より遅れる場合、その位相差の分に該当するパルス幅を有する信号であり、ダウン検出信号ＤＥＴ＿ＤＮはフィードバッククロック信号ＣＬＫ＿ＦＥＤの位相が基準クロック信号ＣＬＫ＿ＲＥＦの位相より先んじる場合、その位相差の分に該当するパルス幅を有する信号である。
【００１４】
チャージポンプ部１３０は、アップ検出信号ＤＥＴ＿ＵＰおよびダウン検出信号ＤＥＴ＿ＤＮに対応するチャージポンプ動作によって、制御電圧生成部１５０を充電または放電させ、これに応じて制御電圧生成部１５０から出力される発振制御電圧Ｖ＿ＣＴＲの電圧レベルが変化する。言い換えれば、アップ検出信号ＤＥＴ＿ＵＰに応答して発振制御電圧Ｖ＿ＣＴＲの電圧レベルは高まり、ダウン検出信号ＤＥＴ＿ＤＮに応答して発振制御電圧Ｖ＿ＣＴＲの電圧レベルは低くなる。
【００１５】
電圧制御発振部１７０は、高い電圧レベルの発振制御電圧Ｖ＿ＣＴＲに対応して低い周波数のＰＬＬクロック信号ＣＬＫ＿ＰＬＬを生成し、低い電圧レベルの発振制御電圧Ｖ＿ＣＴＲに対応して高い周波数のＰＬＬクロック信号ＣＬＫ＿ＰＬＬを生成する。発振制御電圧Ｖ＿ＣＴＲの電圧レベルとＰＬＬクロック信号ＣＬＫ＿ＰＬＬの周波数との関係は設計に応じて変わり得る。すなわち、低い電圧レベルの発振制御電圧Ｖ＿ＣＴＲに対応して低い周波数のＰＬＬクロック信号ＣＬＫ＿ＰＬＬを生成し、高い電圧レベルの発振制御電圧Ｖ＿ＣＴＲに対応して高い周波数のＰＬＬクロック信号ＣＬＫ＿ＰＬＬを生成することも可能である。
【００１６】
フィードバッククロック信号ＣＬＫ＿ＦＥＤは、位相・周波数検出部１１０にフィードバックされるＰＬＬクロック信号ＣＬＫ＿ＰＬＬであって、位相・周波数検出部１１０は、基準クロック信号ＣＬＫ＿ＲＥＦと周波数が変化したフィードバッククロック信号ＣＬＫ＿ＦＥＤとの位相・周波数差をまた検出する。
【００１７】
位相固定ループは前記のような動作を反復的に行いつつ、基準クロック信号ＣＬＫ＿ＲＥＦと同期化したＰＬＬクロック信号ＣＬＫ＿ＰＬＬを出力する。このように基準クロック信号ＣＬＫ＿ＲＥＦとＰＬＬクロック信号ＣＬＫ＿ＰＬＬが同期化することを「位相・周波数ロッキング」という。
【００１８】
一方、最近は、半導体素子の動作速度を速めるために、外部クロック信号の周波数をギガヘルツ（ＧＨｚ）帯域まで高めており、これに伴い外部クロック信号に混ざって入ってくるジッタ（ｊｉｔｔｅｒ）成分を無視できなくなった。そのため、位相固定ループは、位相・周波数ロッキング動作だけでなくジッタに対する動作性能すなわち、フィルタリング（ｆｉｌｔｅｒｉｎｇ）動作性能を向上させ、ロージッタ（ｌｏｗ ｊｉｔｔｅｒ）のＰＬＬクロック信号ＣＬＫ＿ＰＬＬを出力するように設計されている。
【００１９】
図２は、図１の位相固定ループのジッタ伝達関数（ｊｉｔｔｅｒ ｔｒａｎｓｆｅｒ ｆｕｎｃｔｉｏｎ）特性曲線を説明するグラフである。
【００２０】
同図を参照すれば、「Ａ」の場合は、理想的な低帯域通過フィルタのジッタ伝達関数特性曲線を図示したものであり、「Ｂ」の場合は、一般的な位相固定ループのジッタ伝達関数特性曲線を図示したものである。
【００２１】
位相固定ループのこのような低帯域フィルタリング動作特性によって、高周波数のジッタ成分がフィルタリングされるため、電圧制御発振部１７０の出力信号であるＰＬＬクロック信号ＣＬＫ＿ＰＬＬには高周波数のジッタ成分が表れない。しかし、グラフで見られるように、帯域幅（ｂａｎｄｗｉｄｔｈ）付近での入力ジッタはむしろ増幅する現象が発生する。このようなジッタピーキング（ｐｅａｋｉｎｇ）現象は入力される信号のジッタを増幅するだけでなく、パワーノイズ（ｐｏｗｅｒ ｎｏｉｓｅ）によるジッタもやはり大きく増幅し、ＰＬＬクロック信号ＣＬＫ＿ＰＬＬのジッタを大きく悪化させる。
【００２２】
ジッタピーキング現象が発生する理由は、位相固定ループが周波数領域（ｓ−ｄｏｍａｉｎ）上の原点に２つの極点（ｐｏｌｅ）を有する閉鎖型ループシステム（ｃｌｏｓｅｄ−ｌｏｏｐ ｓｙｓｔｅｍ）であって、位相・周波数ロッキング過程で所望の位相マージン（ｐｈａｓｅ ｍａｒｇｉｎ）を確保できないためである。
【００２３】
ここで、極点はあるシステムの伝達関数の分母を「０」にする値である。続いて、極点と反対概念の零点（ｚｅｒｏ）は伝達関数の分子を「０」にする値である。極点と零点は、そのシステムの位相マージンを決定する要素となり、これはまさに、そのシステムの安定の（ｓｔａｂｌｅ）程度または不安定の（ｕｎｓｔａｂｌｅ）程度を測定する尺度となる。
【００２４】
次に、位相マージンに対し説明する。
【００２５】
あるシステムの位相マージンが６０゜の場合、時間領域（ｔｉｍｅ−ｄｏｍａｉｎ）で発振する信号が正常状態（ｓｔｅａｄｙ ｓｔａｔｅ）に戻るのにかかる時間が最小化され得る。そのシステムの位相マージンが６０゜より小さい場合、応答速度（ｒｅｓｐｏｎｓｅ ｔｉｍｅ）は速くはあるが不安定の程度が高まり、発振する信号が正常状態になるのに長時間がかかり得る。これとは反対に、そのシステムの位相マージンが６０゜より大きい場合、安定度は高いが応答速度が遅く、同様に発振する信号が正常状態になるのに長時間がかかり得る。
【００２６】
一方、位相固定ループは制御電圧生成部１５０の抵抗（Ｒ）とキャパシタ（Ｃ）値を調節して、零点を生成することによって、所望の位相マージン値を有するようにするのが可能になり得る。しかし、所望の位相マージンを有する位相固定ループの設計は次のような理由で難しい。
【００２７】
まず、一般的な位相固定ループは、前記で説明したように、２つの極点を有する閉鎖型ループシステムで、位相マージンが少なく、これにともなうジッタピーキング現象が発生するため、入力される信号のジッタを増幅するだけでなく、パワーノイズによるジッタもやはり大きく増幅してＰＬＬクロック信号ＣＬＫ＿ＰＬＬのジッタを大きく悪化させることになる。
【００２８】
これを防止するために、抵抗（Ｒ）の抵抗値を大きく（零点を生成するように）設計すれば位相固定ループの位相マージンを大きくすることができるが、発振制御電圧Ｖ＿ＣＴＲにリップル（ｒｉｐｐｌｅ）が発生することになり、周期的に発生するパターンジッタ（ｐａｔｔｅｒｎ ｊｉｔｔｅｒ）が大きくなるという、また別の問題点が発生することになる。
【００２９】
改めて説明すれば、位相固定ループはジッタピーキング現象をなくすために抵抗（Ｒ）の抵抗値を大きくすれば、発振制御電圧Ｖ＿ＣＴＲのパターンジッタが大きくなる現象が発生することになる。そして、パターンジッタをなくすために抵抗（Ｒ）の抵抗値を小さくすれば、ジッタピーキング現象が発生することになる。すなわち、ジッタピーキング現象と発振制御電圧Ｖ＿ＣＴＲのパターンジッタが大きくなる現象とは、トレードオフ（ｔｒａｄｅ ｏｆｆ）の関係を有する。
【００３０】
前述したように、位相固定ループはジッタ成分をフィルタリングして、ロージッタのＰＬＬクロック信号ＣＬＫ＿ＰＬＬを出力するように設計されているが、位相固定ループのジッタ伝達関数にジッタピーキング現象が発生し、所望のフィルタリング動作を行うことができない。また、ジッタピーキング現象をなくすために抵抗（Ｒ）の抵抗値を調節する場合、発振制御電圧Ｖ＿ＣＴＲにパターンジッタが大きくなる現象が発生し、正確な位相・周波数ロッキング動作を行うことができないという問題点を有する。
【発明の開示】
【発明が解決しようとする課題】
【００３１】
本発明は、従来技術の問題点を解決するために提案されたもので、インジェクションロッキング（ｉｎｊｅｃｔｉｏｎ ｌｏｃｋｉｎｇ）方式を使用してジッタピーキング現象と制御電圧にパターンジッタが大きくなる現象とがなく、所望の位相・周波数ロッキング動作を行うことができるクロック同期化回路およびクロック同期化回路の駆動方法を提供することにその目的がある。
【課題を解決するための手段】
【００３２】
前記目的を達成するための本発明の一形態による半導体素子は、基準クロック信号とフィードバッククロック信号との位相・周波数差を検出してこれに対応する発振制御電圧を生成し、前記発振制御電圧に対応するフィードバッククロック信号を生成する位相固定ループと、前記発振制御電圧に応答して自由発振周波数（ｆｒｅｅ ｒｕｎｎｉｎｇ ｆｒｅｑｕｅｎｃｙ）（自走周波数）が設定され、前記基準クロック信号に同期化した内部クロック信号を生成するインジェクションロッキング発振手段を備えることができる。
【００３３】
前記目的を達成するための本発明の他の一形態によるクロック同期化回路は、基準クロック信号と、フィードバックされるフィードバッククロック信号の位相・周波数差を検出信号として出力する位相・周波数検出手段、前記検出信号に応答してチャージポンプ動作を行うチャージポンプ手段、前記チャージポンプ動作に応答して発振制御電圧を生成する制御電圧生成手段、前記発振制御電圧に対応して前記フィードバッククロック信号を生成する電圧制御発振手段、および前記発振制御電圧に応答して自由発振周波数が設定され、前記基準クロック信号に同期化した内部クロック信号を生成するインジェクションロッキング発振手段を備えることができる。
【００３４】
前記目的を達成するための本発明の他の一形態によるクロック同期化回路の駆動方法は、基準クロック信号とフィードバッククロック信号との位相・周波数ロッキング動作を行うステップと、前記位相・周波数ロッキング動作時に生成される発振制御電圧に応答して自由発振周波数を設定し、前記基準クロック信号に同期化した内部クロック信号を生成するためのインジェクションロッキング動作を行うステップを備えることができる。
【００３５】
前記目的を達成するための本発明の他の一形態によるクロック同期化回路は、基準クロック信号と、フィードバックされるフィードバッククロック信号の位相・周波数差を検出信号として出力する位相・周波数検出手段、前記検出信号に応答してチャージポンプ動作を行うチャージポンプ手段、前記チャージポンプ動作に応答して発振制御電圧を生成する制御電圧生成手段、前記発振制御電圧に対応する周波数のソース内部クロック信号を生成する電圧制御発振手段、前記ソース内部クロック信号を分周して、前記フィードバッククロック信号を生成する分周手段、および前記発振制御電圧に応答して自由発振周波数が設定され、前記ソース内部クロック信号の入力を受けて内部クロック信号を生成するためのインジェクションロッキング発振手段を備えることができる。
【００３６】
最近、外部クロック信号の周波数が高まりつつ、外部クロック信号に混ざって入ってくるジッタ成分を無視できなくなった。それで、位相固定ループも位相・周波数ロッキング動作だけでなく、ジッタ成分をフィルタリングしてロージッタのＰＬＬクロック信号を出力するように設計されているが、位相固定ループのジッタピーキング現象に対する問題点および制御電圧のパターンジッタに対する問題点をすべて解決することは難しい。本発明では一般的な位相固定ループと、インジェクションロッキング（ｉｎｊｅｃｔｉｏｎ ｌｏｃｋｉｎｇ）方式を適用したインジェクションロッキング発振部とを備えることによって、前記のような問題点をすべて解決することができる。ここで、位相固定ループは、内部クロック信号を生成するためのものではなく、インジェクションロッキング発振部の自由発振周波数を設定する発振制御電圧を生成するためのものである。インジェクションロッキング発振部は、この発振制御電圧によって設定された自由発振周波数を基盤としてインジェクションロッキング動作を行い、基準クロック信号と同期化した所望の内部クロック信号を生成することができる。すなわち、インジェクションロッキング動作を介した位相・周波数ロッキング動作を行うことができる。
【００３７】
本発明のクロック同期化回路は、開放型ループシステム（ｏｐｅｎ−ｌｏｏｐ ｓｙｓｔｅｍ）で構成されるため、ジッタピーキング現象が発生しなくなる。また、フィルタリングされた制御電圧を使用するため、内部クロック信号を生成するにあたって発振制御電圧のパターンジッタが反映されなくなる。一方、本発明によるクロック同期化回路は、安定した位相・周波数ロッキング動作だけでなく、インジェクションロッキング方式の固有な特性である、消費電力を減らすことができ、ジッタに対する動作特性を向上させることができる。
【発明の効果】
【００３８】
本発明は、インジェクションロッキング（ｉｎｊｅｃｔｉｏｎ ｌｏｃｋｉｎｇ）方式を使用した開放型ループシステム（ｏｐｅｎ−ｌｏｏｐ ｓｙｓｔｅｍ）でクロック同期化回路を構成することによって、ジッタピーキング現象を除去できる効果を有している。
【００３９】
また、本発明は、フィルタリングされた制御電圧を使用することによって、内部クロック信号を生成するにあたって制御電圧のパターンジッタが反映されず、安定した位相・周波数ロッキング動作を遂行できる効果を有している。
【００４０】
また、本発明は、インジェクションロッキング方式を使用することによって、電力消費を減らし、ジッタに対する動作性能を向上させることができる効果を有している。
【発明を実施するための最良の形態】
【００４１】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の最も好ましい実施形態を、添付図面を参照して説明する。
【００４２】
図３は、本発明によるクロック同期化回路を説明するためのブロック図である。
【００４３】
同図を参照すれば、クロック同期化回路は、インジェクションロッキング発振部３１０と位相固定ループ３３０を備えることができる。
【００４４】
インジェクションロッキング発振部３１０は、位相固定ループ３３０で生成される発振制御電圧Ｖ＿ＣＴＲに応答して自由発振周波数が設定され、基準クロック信号ＣＬＫ＿ＲＥＦ、／ＣＬＫ＿ＲＥＦに同期化したＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬを生成する。これに対する詳細な回路図および動作説明は後述する。参考として、基準クロック信号ＣＬＫ＿ＲＥＦ、／ＣＬＫ＿ＲＥＦは、外部クロック信号に対応する信号であって、外部クロック信号の立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）に同期された正基準クロック信号ＣＬＫ＿ＲＥＦと、外部クロック信号の立ち下がりエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）に同期した負基準クロック信号／ＣＬＫ＿ＲＥＦとを含むことができる。
【００４５】
位相固定ループ３３０は、一般的な構成として位相・周波数検出部３３２、チャージポンプ部３３４、制御電圧生成部３３６、および電圧制御発振部３３８を備えることができる。位相固定ループ３３０のこのような構成はすでに広く公知となったもので、具体的な回路構成は説明しないものとし、以下、各構成要素の簡単な役割および動作に対し説明する。
【００４６】
まず、位相・周波数検出部３３２は、正基準クロック信号ＣＬＫ＿ＲＥＦと、フィードバック（ｆｅｅｄｂａｃｋ）されるフィードバッククロック信号ＣＬＫ＿ＦＥＤとの位相・周波数差に対応するアップ検出信号ＤＥＴ＿ＵＰおよびダウン検出信号ＤＥＴ＿ＤＮを生成する。アップ検出信号ＤＥＴ＿ＵＰおよびダウン検出信号ＤＥＴ＿ＤＮは、正基準クロック信号ＣＬＫ＿ＲＥＦとフィードバッククロック信号ＣＬＫ＿ＦＥＤとの位相・周波数の関係により活性化するパルス信号である。
【００４７】
チャージポンプ部３３４は、アップ検出信号ＤＥＴ＿ＵＰに応答してポジティブチャージポンプ動作を行い、ダウン検出信号ＤＥＴ＿ＤＮに応答してネイティブチャージポンプ動作を行う。すなわち、アップ検出信号ＤＥＴ＿ＵＰに応答して電荷を制御電圧生成部３３６に供給し、ダウン検出信号ＤＥＴ＿ＤＮに応答して制御電圧生成部３３６に充電された電荷を取り除く。
【００４８】
制御電圧生成部３３６は、チャージポンプ部３３４のポジティブチャージポンプ動作によって供給された電荷の分だけ充電して、それに対応する発振制御電圧Ｖ＿ＣＴＲを生成し、ネイティブチャージポンプ動作によって取り除かれた電荷の分だけ放電して、それに対応する発振制御電圧Ｖ＿ＣＴＲを生成する。言い換えれば、発振制御電圧Ｖ＿ＣＴＲは、チャージポンプ部３３４の充電動作によって電圧レベルが高まり、放電動作によって電圧レベルが低くなることになる。
【００４９】
電圧制御発振部３３８は、発振制御電圧Ｖ＿ＣＴＲの電圧レベルに対応する周波数のフィードバッククロック信号ＣＬＫ＿ＦＥＤを生成する。位相・周波数検出部３３２は再びフィードバッククロック信号ＣＬＫ＿ＦＥＤと正基準クロック信号ＣＬＫ＿ＲＥＦの位相・周波数差に対応するアップ検出信号ＤＥＴ＿ＵＰおよびダウン検出信号ＤＥＴ＿ＤＮを生成する。
【００５０】
参考として、位相固定ループ３３０はフィードバッククロック信号ＣＬＫ＿ＦＥＤの伝達経路に分周器をさらに備えることができ、このような場合クロック分周器の分周率に応じてフィードバッククロック信号ＣＬＫ＿ＦＥＤは正基準クロック信号ＣＬＫ＿ＲＥＦに比べ２Ｎ（ここで、Ｎは整数）分周した周波数を有するようになる。
【００５１】
本発明による位相固定ループ３３０は前述したように一般的な構成であるが、使用しようとする目的が異なる。言い換えれば、従来の位相固定ループは、内部クロック信号を生成するためのものであるが、本発明による位相固定ループ３３０は、フィードバッククロック信号ＣＬＫ＿ＦＥＤに対応する発振制御電圧Ｖ＿ＣＴＲを生成するためのものである。
【００５２】
以下、簡単な位相固定ループ３３０の動作を説明する。
【００５３】
位相・周波数検出部３３２は、基準クロック信号ＣＬＫ＿ＲＥＦおよびフィードバッククロック信号ＣＬＫ＿ＦＥＤの位相・周波数差を検出して、アップ検出信号ＤＥＴ＿ＵＰとダウン検出信号ＤＥＴ＿ＤＮを生成する。アップ検出信号ＤＥＴ＿ＵＰは、フィードバッククロック信号ＣＬＫ＿ＦＥＤの位相が基準クロック信号ＣＬＫ＿ＲＥＦの位相より遅れる場合、その位相差の分に該当するパルス幅を有する信号であり、ダウン検出信号ＤＥＴ＿ＤＮはフィードバッククロック信号ＣＬＫ＿ＦＥＤの位相が基準クロック信号ＣＬＫ＿ＲＥＦの位相より先んじる場合、その位相差の分に該当するパルス幅を有する信号である。
【００５４】
チャージポンプ部３３４は、アップ検出信号ＤＥＴ＿ＵＰおよびダウン検出信号ＤＥＴ＿ＤＮに対応してチャージポンプ動作によって制御電圧生成部３３６を充電および放電させ、これに伴い制御電圧生成部３３６から出力される発振制御電圧Ｖ＿ＣＴＲの電圧レベルが変わることになる。言い換えれば、アップ検出信号ＤＥＴ＿ＵＰに応答して発振制御電圧Ｖ＿ＣＴＲの電圧レベルは高まり、ダウン検出信号ＤＥＴ＿ＤＮに応答して発振制御電圧Ｖ＿ＣＴＲの電圧レベルは低くなる。
【００５５】
電圧制御発振部３３８は、高い電圧レベルの発振制御電圧Ｖ＿ＣＴＲに対応して低い周波数のフィードバッククロック信号ＣＬＫ＿ＦＥＤを生成し、低い電圧レベルの発振制御電圧Ｖ＿ＣＴＲに対応して高い周波数のフィードバッククロック信号ＣＬＫ＿ＦＥＤを生成する。発振制御電圧Ｖ＿ＣＴＲの電圧レベルとフィードバッククロック信号ＣＬＫ＿ＦＥＤの周波数との関係は設計に応じて変わり得る。すなわち、低い電圧レベルの発振制御電圧Ｖ＿ＣＴＲに対応して低い周波数のフィードバッククロック信号ＣＬＫ＿ＦＥＤを生成し、高い電圧レベルの発振制御電圧Ｖ＿ＣＴＲに対応して高い周波数のフィードバッククロック信号ＣＬＫ＿ＦＥＤを生成することも可能である。
【００５６】
次に、位相・周波数検出部３３２は、周波数が変わったフィードバッククロック信号ＣＬＫ＿ＦＥＤと基準クロック信号ＣＬＫ＿ＲＥＦの位相・周波数差とを改めて検出し、該当するアップ／ダウン検出信号（ＤＥＴ＿ＵＰ、ＤＥＴ＿ＤＮ）を出力する。
【００５７】
位相固定ループ３３０は、このような動作を反復的に行いつつ、正基準クロック信号ＣＬＫ＿ＲＥＦと同期化したフィードバッククロック信号ＣＬＫ＿ＦＥＤを出力する。すなわち、正基準クロック信号ＣＬＫ＿ＲＥＦとフィードバッククロック信号ＣＬＫ＿ＦＥＤはこのような動作によって、位相・周波数ロッキングされる。
【００５８】
本発明での位相固定ループ３３０は、正基準クロック信号ＣＬＫ＿ＲＥＦおよびフィードバッククロック信号ＣＬＫ＿ＦＥＤの位相・周波数ロッキング動作に密接な関連がある発振制御電圧Ｖ＿ＣＴＲをインジェクションロッキング発振部３１０に提供する。
【００５９】
一方、本発明による位相固定ループ３３０もやはり一般的な位相固定ループと同様にジッタピーキング現象およびパターンジッタが大きくなる現象が発生し得る。しかし、後述するインジェクションロッキング発振部３１０が発振制御電圧Ｖ＿ＣＴＲのパターンジッタを防ぐことから位相固定ループ３３０は、ジッタピーキング現象だけを考慮して設計することが可能である。言い換えれば、制御電圧生成部３３６は、パターンジッタが大きくなる現象を考慮せずに、抵抗（Ｒ）とキャパシタ（Ｃ）値とを調節して零点を生成することによって所望の位相マージンを確保するための設計が可能になる。
【００６０】
また、図３で分かるように、本発明によるクロック同期化回路はインジェクションロッキング発振部３１０と位相固定ループ３３０とが合わさった開放型ループシステム（ｏｐｅｎ−ｌｏｏｐ ｓｙｓｔｅｍ）を有することが分かる。一般的に開放型ループシステムは、位相マージンの確保が容易である。
【００６１】
図４は、図３のインジェクションロッキング発振部３１０を説明するためのブロック図である。
【００６２】
同図を参照すれば、インジェクションロッキング発振部３１０は、レベルシフト部４１０、インジェクションロッキング電圧制御発振部４３０、およびフィルタリング部４５０を備えることができる。
【００６３】
レベルシフト部４１０は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）レベルでスイング（ｓｗｉｎｇ）し、入力される正・負基準クロック信号ＣＬＫ＿ＲＥＦ、／ＣＬＫ＿ＲＥＦをＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）レベルでシフティング（ｓｈｉｆｔｉｎｇ）して、正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮとして出力するためのもので回路動作をさらに速くして、消費電力をさらに減らすために備え得る。ここで、正入力クロック信号ＣＬＫ＿ＩＮは正基準クロック信号ＣＬＫ＿ＲＥＦに対応するクロック信号であり、負入力クロック信号ＣＬＫ＿ＩＮは負基準クロック信号／ＣＬＫ＿ＲＥＦに対応するクロック信号である。レベルシフト部４１０はすでに広く公知されたもので具体的な回路構成の説明は省略する。
【００６４】
インジェクションロッキング電圧制御発振部４３０は、レベルシフト部４１０から出力される正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮの入力を受けて内部クロック信号の正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬを生成する。この時、インジェクションロッキング電圧制御発振部４３０は、フィルタリング部４５０から出力されるフィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲによって自由発振周波数が設定され、以下で説明するインジェクションロッキング方式を使用して正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮに同期化した正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬを生成する。ここで、正ＰＬＬクロック信号ＣＬＫ＿ＰＬＬは、正入力クロック信号ＣＬＫ＿ＩＮに対応するクロック信号であり、負ＰＬＬクロック信号／ＣＬＫ＿ＰＬＬは、負入力クロック信号／ＣＬＫ＿ＰＬＬに対応するクロック信号である。
【００６５】
本発明によるインジェクションロッキング電圧制御発振部４３０はインジェクションロッキング（ｉｎｊｅｃｔｉｏｎ ｌｏｃｋｉｎｇ）方式を使用した。インジェクションロッキング方式は、例えばマスタ発振器から出力される発振信号をスレーブ発振器に注入（ｉｎｊｅｃｔｉｏｎ）する方法で、スレーブ発振器から出力される発振信号がマスタ発振器から出力される発振信号に同期化される。このようにインジェクションロッキング方式を採択して設計された回路は一般的に電力消費を減らすことができ、ジッタに対する動作性能が向上する。参考として、正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬを生成するインジェクションロッキング電圧制御発振部４３０がスレーブ発振器ならば、インジェクションロッキング電圧制御発振部４３０に注入される正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮを生成するレベルシフト部４１０がマスタ発振器であるということができる。
【００６６】
そして、インジェクションロッキング方式を採択したインジェクションロッキング電圧制御発振部４３０は、入力される正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮに同期化した正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬを生成する。この時、正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮと正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬが同期化される現象を「インジェクションロッキング」という。このような、インジェクションロッキング現象は、インジェクションロッキング方式を採択した回路の一般的な現象であるので以下具体的な説明は省略する。
【００６７】
一般的に、インジェクションロッキング方式を使用したインジェクションロッキング電圧制御発振部４３０は、電力消費を減らすことができ、ジッタに対する動作性能が向上するという側面で非常に効率的な回路である。しかし、インジェクションロッキングが起きるためには注入される発振信号すなわち、正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮの周波数とスレーブ発振器すなわち、インジェクションロッキング電圧制御発振部４３０の自由発振周波数が条件を満たさなければならない。
【００６８】
以下、この２つの周波数の関係を説明する。
【００６９】
まず、インジェクションロッキングが起きるためには、すなわち、正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮと正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬが同期化するためには、インジェクションロッキング電圧制御発振部４３０の自由発振周波数が正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮ周波数の近傍に位置しなければならない。そうでなければインジェクションロッキング電圧制御発振部４３０にはインジェクションロッキングが起こらず、正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮと正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬの同期化が成されなくなる。このようになる理由もインジェクションロッキング方式の一般的な現象であるから以下具体的な説明は省略する。
【００７０】
ここで、インジェクションロッキングが起こり得る正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮの周波数範囲を「インジェクションロッキング範囲（ｉｎｊｅｃｔｉｏｎ ｌｏｃｋｉｎｇ ｒａｎｇｅ）」といい、一般的にインジェクションロッキング範囲は正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮの周波数を基準として非常に小さい範囲を有する。説明の便宜のために、インジェクションロッキング範囲は、正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮ周波数の１／１０程度と仮定することにする。
【００７１】
例えば正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮの周波数が４ＧＨｚであれば、インジェクションロッキング電圧制御発振部４３０の自由発振周波数も４ＧＨｚの近傍に位置しなければならない。すなわち、インジェクションロッキング範囲が４ＧＨｚの１／１０程度を有するため、インジェクションロッキングが起こり得る条件は、インジェクションロッキング電圧制御発振部４３０の自由発振周波数が３．８ＧＨｚ〜４．２ＧＨｚ内に位置するのである。言い換えれば、インジェクションロッキングが起きるためには正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮの周波数とインジェクションロッキング電圧制御発振部４３０の自由発振周波数が常に互いに似たような周波数に位置しなければならない。
【００７２】
そのため、最近クロック同期化回路が動作しなければならない動作周波数範囲（ｏｐｅｒａｔｉｏｎ ｆｒｅｑｕｅｎｃｙ ｒａｎｇｅ）がだんだん広くなる状況において、回路設計者は、広い動作周波数範囲を有する正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮの周波数に応じて、インジェクションロッキング電圧制御発振部４３０の自由発振周波数も可変できるように設計しなければならない。
【００７３】
本発明では正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮの周波数とインジェクションロッキング電圧制御発振部４３０の自由発振周波数とを常に似たような周波数に位置させるために、図３の位相固定ループ３３０で生成される発振制御電圧Ｖ＿ＣＴＲを利用した。すなわち、発振制御電圧Ｖ＿ＣＴＲがインジェクションロッキング電圧制御発振部４３０の自由発振周波数を正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮの周波数に対応するように設定する。そのため、本発明によるクロック同期化回路は、インジェクションロッキングが起きるための条件を満たし、インジェクションロッキングによる結果として正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮに同期された正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬを生成することが可能である。
【００７４】
一方、フィルタリング部４５０は、発振制御電圧Ｖ＿ＣＴＲの入力を受けてこれをフィルタリング（ｆｉｌｔｅｒｉｎｇ）し、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲを生成する役割をする。改めて説明すれば、位相固定ループ３３０は、所望の位相マージンを確保するために設計されているため、発振制御電圧Ｖ＿ＣＴＲではパターンジッタが大きくなる。フィルタリング部４５０は、このように大きくなったパターンジッタをフィルタリングして、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲをインジェクションロッキング制御電圧発振部４３０に提供することによって、インジェクションロッキング制御電圧発振部４３０が正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬを生成するにあたって、発振制御電圧Ｖ＿ＣＴＲのパターンジッタに対する影響が反映されなくなる。ここで、フィルタリング部４５０は、発振制御電圧Ｖ＿ＣＴＲを直列で入力される抵抗と並列に接続されたキャパシタとで構成される低域通過フィルタ（ｌｏｗ ｐａｓｓ ｆｉｌｔｅｒ：ＬＰＦ）で構成することができ、具体的な回路構成は説明しないものとする。
【００７５】
図５は、図３の発振制御電圧Ｖ＿ＣＴＲと、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲを説明するための波形図である。
【００７６】
同図で分かるように、位相固定ループ３３０から出力される発振制御電圧Ｖ＿ＣＴＲではパターンジッタが発生することが分かる。しかし、図４のフィルタリング部４５０を経たフィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲではパターンジッタが消えたことが分かる。そのため、インジェクションロッキング電圧制御発振部４３０で生成される正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬでは、発振制御電圧Ｖ＿ＣＴＲのパターンジッタは反映されない。
【００７７】
図６は、図４のインジェクションロッキング電圧制御発振部４３０を説明するための図面である。
【００７８】
同図を参照すれば、インジェクションロッキング電圧制御発振部４３０はフィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲの入力を受けて正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮに同期化した正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬを生成するためのもので、インジェクションロッキング遅延セル６１０と、第１ノーマル遅延セル６３０と、第２ノーマル遅延セル６５０、および第３ノーマル遅延セル６７０を備えることができる。インジェクションロッキング電圧制御発振部４３０は、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲに応答して自由発振周波数が設定され、これに基づいてインジェクションロッキング動作を行うことができる。例えば、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲの電圧レベルが高まれば、低い自由発振周波数が設定され、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲの電圧レベルが低まれば、高い自由発振周波数が設定され得る。フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲと自由発振周波数との関係は、設計に応じて変わり得る。
【００７９】
一方、インジェクションロッキング遅延セル６１０はインジェクションロッキング動作によって正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮと同一の周波数の正・負出力クロック信号ＣＬＫ＿ＯＵＴ、／ＣＬＫ＿ＯＵＴを生成するためのものである。前記インジェクションロッキング遅延セル６１０はフィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲの入力を受けて正入力クロック信号ＣＬＫ＿ＩＮを自体の第１正入力端ＩＮ１に、負入力クロック信号ＣＬＫ＿ＩＮを自体の第１負入力端／ＩＮ１に入力を受けてフィードバックされる正ＰＬＬクロック信号ＣＬＫ＿ＰＬＬを自体の第２正入力端ＩＮ２に、負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬを自体の第２負入力端／ＩＮ２に入力を受ける。
【００８０】
第１ノーマル遅延セル６３０は、インジェクションロッキング遅延セル６１０の出力クロック信号をフィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲに対応する予定された遅延時間の分だけ遅延させるためのもので、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲの入力を受けてインジェクションロッキング遅延セル６１０の出力信号を各々自体の正・負入力端（＋、−）に入力を受ける。
【００８１】
第２ノーマル遅延セル６５０は、第１ノーマル遅延セル６３０の出力クロック信号をフィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲに対応する予定された遅延時間の分だけ遅延させるためのもので、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲの入力を受けて第１ノーマル遅延セル６３０の出力信号を各々自体の正・負入力端（＋、−）に入力を受ける。
【００８２】
第３ノーマル遅延セル６７０は、第２ノーマル遅延セル６５０の出力クロック信号をフィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲに対応する予定された遅延時間の分だけ遅延させ、正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬを生成するためのもので、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲの入力を受けて第２ノーマル遅延セル６５０の出力信号を各々自体の正・負入力端（＋、−）に入力を受け、正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬを生成する。
【００８３】
ここで、インジェクションロッキング遅延セル６１０および第１ないし第３ノーマル遅延セル６３０、６５０、６７０を制御するバイアス電圧Ｖ＿ＢＮは、一定の電圧レベルを有する基準電圧であって、バンドギャップ回路（ｂａｎｄｇａｐ ｃｉｒｃｕｉｔ）またはワイドラー発生器（ｗｉｄｌａｒ ｇｅｎｅｒａｔｏｒ）を利用して生成することができる。
【００８４】
次に、第１ないし第３ノーマル遅延セル６３０、６５０、６７０は、マルチ位相クロック信号（ｍｕｌｔｉ ｐｈａｓｅ ｃｌｏｃｋ）を生成するためのもので、本発明では１つのインジェクションロッキング遅延セル６１０と発振（ｏｓｃｉｌａｔｉｏｎ）動作によって正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬを生成するための１つのノーマル遅延セルを備えることもできる。参考として、マルチ位相クロック信号は、各々予定された位相の分だけ差を有する多数のクロック信号をいい、例えば、インジェクションロッキング電圧制御発振部４３０から出力される多数のクロック信号（各遅延セルから出力される信号）は各々４５°程度の位相差を有し得る。マルチ位相クロック信号は、種々の動作タイミングを提供するだけでなく消費する電力を減らす効果がある。
【００８５】
図７は、図６のインジェクションロッキング遅延セル６１０を説明するための回路図である。
【００８６】
図６と図７を参照すれば、インジェクションロッキング遅延セル６１０は、入・出力部７１０、ロード部７３０、およびバイアス部７５０を備えることができる。
【００８７】
入・出力部７１０は、正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮおよび正・負ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬの入力を受けて正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮに同期化した正・負出力クロック信号ＣＬＫ＿ＯＵＴ、／ＣＬＫ＿ＯＵＴを出力するためのもので、負出力クロック信号／ＣＬＫ＿ＯＵＴの出力端と共通ノードＮとの間にソース−ドレーン経路が形成され第１正入力端（ＩＮ１，図６参照）を介して入力される正入力クロック信号ＣＬＫ＿ＩＮがゲートによって入力される第１ＮＭＯＳトランジスタＮＭ１と、正出力クロック信号／ＣＬＫ＿ＯＵＴの出力端と共通ノードＮとの間にソース−ドレーン経路が形成されて第１負入力端／ＩＮ１を介して入力される負入力クロック信号ＣＬＫ＿ＩＮがゲートによって入力される第２ＮＭＯＳトランジスタＮＭ２と、負出力クロック信号／ＣＬＫ＿ＯＵＴの出力端と共通ノードＮとの間にソース−ドレーン経路が形成されて第２正入力端ＩＮ２を介して入力される情ＰＬＬクロック信号ＣＬＫ＿ＰＬＬがゲートによって入力される第３ＮＭＯＳトランジスタＮＭ３、および正出力クロック信号／ＣＬＫ＿ＯＵＴの出力端と共通ノードＮとの間にソース−ドレーン経路が形成されて第２負入力端ＩＮ２を介して入力される負ＰＬＬクロック信号／ＣＬＫ＿ＰＬＬがゲートによって入力される第４ＮＭＯＳトランジスタ（ＮＭ４）を備えることができる。
【００８８】
ロード部７３０は、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲに対応するロード値を有するためのもので、電源電圧端ＶＤＤと負出力クロック信号／ＣＬＫ＿ＯＵＴの出力端との間にソース−ドレーン経路が形成され、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲがゲートによって入力される第１ＰＭＯＳトランジスタ（ＰＭ１）と、電源電圧端ＶＤＤと正出力クロック信号／ＣＬＫ＿ＯＵＴの出力端の間にソース−ドレーン経路が形成されフィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲがゲートによって入力される第２ＰＭＯＳトランジスタ（ＰＭ２）と、第１および第２ＰＭＯＳトランジスタＰＭ１、ＰＭ２と各々並列に接続され正・負出力クロック信号ＣＬＫ＿ＯＵＴ、／ＣＬＫ＿ＯＵＴの出力端がそれぞれのゲートに接続された第３および第４ＰＭＯＳトランジスタＰＭ３、ＰＭ４を備えることができる。
【００８９】
ここで、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲの電圧レベルが高まれば、ロード部７３０のロード値は大きくなり、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲの電圧レベルが低くなれば、ロード部７３０のロード値は小さくなる。フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲとロード値との関係は設計に応じて変わり得る。
【００９０】
一方、バイアス部７５０はバイアス電圧Ｖ＿ＢＮに応答してインジェクションロッキング遅延セル６１０に予定された動作電流を流すようにするためのもので、共通ノードＮを備える電流経路に予定された動作電流を流すようにすることができる。バイアス部７５０は、共通ノードＮと接地電圧端ＶＳＳとの間にソース−ドレーン経路が形成されバイアス電圧Ｖ＿ＢＮがゲートによって入力される第５ＮＭＯＳトランジスタＮＭ５を備えることができる。
【００９１】
このようなインジェクションロッキング遅延セル６１０は、インジェクションロッキング時に注入される正・負入力クロック信号ＣＬＫ＿ＩＮ、／ＣＬＫ＿ＩＮと同一の周波数の正・負出力クロック信号ＣＬＫ＿ＯＵＴ、／ＣＬＫ＿ＯＵＴを出力する。このようなインジェクションロッキング現象は一般的なインジェクションロッキング方式を採択した回路の一般的な動作特性であるため、これに関する詳しい回路動作は省略する。
【００９２】
参考として、第１ＮＭＯＳトランジスタＮＭ１および第３ＮＭＯＳトランジスタＮＭ３と、第２ＮＭＯＳトランジスタＮＭ２および第４ＮＭＯＳトランジスタＮＭ４のサイズ（ｓｉｚｅ）比率を調節すればインジェクションロッキング範囲を調節することも可能である。
【００９３】
図８Ａと、図８Ｂは、第１ないし第３ノーマル遅延セル６３０、６５０、６７０のうちいずれか１つを説明するための回路図である。
【００９４】
図８Ａの場合、一般的な遅延セルでフィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲに制御をされ以前の端の遅延セルから出力されるクロック信号が各入力端ＩＮ、／ＩＮに入力されて予定された遅延時間の分だけ遅延させ、該当する各出力端ＯＵＴ、／ＯＵＴに出力させることができる。つまり、図８Ａにおけるノーマル遅延セルは、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲによって制御される。そして、このノーマル遅延セルは、入力端ＩＮ、／ＩＮを介して前の段階（遅延セル）から入力されるクロック信号を受け、入力されたクロック信号を予め設定された時間遅延させて、出力信号（ＯＵＴ、／ＯＵＴ）を生成する。ここで、入力端ＩＮ、／ＩＮを介して入力される周波数と、出力端ＯＵＴ、／ＯＵＴを介して出力される周波数とは同一である。
【００９５】
図８Ｂの場合も、やはりフィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲに制御され以前の端の遅延セルから出力されるクロック信号が各入力端ＩＮ、／ＩＮに入力されて予定された遅延時間の分だけ遅延させ、該当する各出力端ＯＵＴ、／ＯＵＴに出力させることができる。つまり、図８Ｂにおけるノーマル遅延セルも、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲによって制御される。そして、このノーマル遅延セルも、入力端ＩＮ、／ＩＮを介して前の段階（遅延セル）から入力されるクロック信号を受け、入力されたクロック信号を予め設定された時間遅延させて、出力信号（ＯＵＴ、／ＯＵＴ）を生成する。
【００９６】
図８Ａと図８Ｂの遅延セルは、入力端ＩＮ、／ＩＮを構成するＮＭＯＳトランジスタの個数が異なり、かつその動作は同一である。しかしインジェクションロッキング遅延セル６１０とノーマル遅延セル６３０、６５０、６７０とが対称的（ｓｙｍｍｅｔｒｉｃａｌ）に動作するためには、物理的な（ｐｈｙｓｉｃａｌ）レイアウト（ｌａｙｏｕｔ）が同一の図８Ｂの構成が好ましいといえる。
【００９７】
図９は、本発明の他の実施形態によるクロック同期化回路を説明するためのブロック図である。図３の回路と比較すると、位相固定ループ９１０とインジェクションロッキング発振部９３０の全体的な構造だけが異なり、細部構造および動作は類似しているため、詳しい説明は省略した。
【００９８】
位相固定ループ９１０は、前記で説明した一般的な構成で、単に発振制御電圧Ｖ＿ＣＴＲと正・負ソース内部クロック信号Ｓ＿ＣＬＫ＿ＩＮＮ、／Ｓ＿ＣＬＫ＿ＩＮＮをインジェクションロッキング発振部９３０に提供する。一方、インジェクションロッキング発振部９３０は位相固定ループ９１０で生成される発振制御電圧Ｖ＿ＣＴＲに応答して自由発振周波数が設定され、正・負ソース内部クロック信号Ｓ＿ＣＬＫ＿ＩＮＮ、／Ｓ＿ＣＬＫ＿ＩＮＮの入力を受けてこれに同期化したＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬを生成する。ここで、正ソース内部クロック信号Ｓ＿ＣＬＫ＿ＩＮＮはフィードバッククロック信号に該当し、負ソース内部クロック信号／Ｓ＿ＣＬＫ＿ＩＮＮは、正ソース内部クロック信号Ｓ＿ＣＬＫ＿ＩＮＮと位相が反対であるクロック信号である。
【００９９】
一方、図９のインジェクションロッキング発振部９３０は、図４のように構成され、正・負基準クロック信号ＣＬＫ＿ＲＥＦ、／ＣＬＫ＿ＲＥＦによって正・負ソース内部クロック信号（Ｓ＿ＣＬＫ＿ＩＮＮ、／Ｓ＿ＣＬＫ＿ＩＮＮ）の入力を受けることができる。しかし正・負信号だけでなく複数の信号をソース内部クロック信号として入力され得る。それによって、インジェクションロッキング電圧制御発振部９３０のインジェクションロッキング電圧制御発振部もやはり他の実施形態を有し、これを説明するためにまず図１０によって、電圧制御発振部９１４の具体的な回路構成を説明する。
【０１００】
図１０を参照すれば、電圧制御発振部９１４は、４個のノーマル遅延セル１１１０、１１３０、１１５０、１１７０を備えることができる。一般的に電圧制御発振部９１４は、図８Ａのようなノーマル遅延セルを備えることができるが、ここでは図１１の他の実施形態のインジェクションロッキング電圧制御発振部と対称的に構成するために図８Ｂのような遅延セルで構成した。図１１で説明するが、電圧制御発振部９１４がこのような構成を有する場合、対称的な動作のためにインジェクションロッキング電圧制御発振部の各遅延セルは、図７のインジェクションロッキング遅延セルで構成されるのが好ましい。
【０１０１】
電圧制御発振部９１４は、インジェクションロッキング動作を介して、第１ないし第４正・負位相クロック信号Ｍ＿ＣＬＫ＜１＞、／Ｍ＿ＣＬＫ＜１＞、Ｍ＿ＣＬＫ＜２＞、／Ｍ＿ＣＬＫ＜２＞、Ｍ＿ＣＬＫ＜３＞、／Ｍ＿ＣＬＫ＜３＞、Ｍ＿ＣＬＫ＜４＞、／Ｍ＿ＣＬＫ＜４＞を生成する。ここで、第１ないし第４部位相クロック信号／Ｍ＿ＣＬＫ＜１＞、／Ｍ＿ＣＬＫ＜２＞、／Ｍ＿ＣＬＫ＜３＞、／Ｍ＿ＣＬＫ＜４＞は、各々第１ないし第４正位相クロック信号Ｍ＿ＣＬＫ＜１＞、Ｍ＿ＣＬＫ＜２＞、Ｍ＿ＣＬＫ＜３＞、Ｍ＿ＣＬＫ＜４＞の反転したクロック信号であり、第１ないし第４正位相クロック信号Ｍ＿ＣＬＫ＜１＞、Ｍ＿ＣＬＫ＜２＞、Ｍ＿ＣＬＫ＜３＞、Ｍ＿ＣＬＫ＜４＞は各々予定された位相の分だけ差（例えば、４５°）を有するマルチ位相クロック信号である。
【０１０２】
図１１は、電圧制御発振部９１４のインジェクションロッキング電圧制御発振部の他の実施態を説明するための図面である。
【０１０３】
同図のインジェクションロッキング電圧制御発振部は、図１０の第１ないし第４正・負位相クロック信号Ｍ＿ＣＬＫ＜１＞、／Ｍ＿ＣＬＫ＜１＞、Ｍ＿ＣＬＫ＜２＞、／Ｍ＿ＣＬＫ＜２＞、Ｍ＿ＣＬＫ＜３＞、／Ｍ＿ＣＬＫ＜３＞、Ｍ＿ＣＬＫ＜４＞、／Ｍ＿ＣＬＫ＜４＞に対応して４個のインジェクションロッキング遅延セル１２１０、１２３０、１２５０、１２７０を備えることができる。ここで、４個のインジェクションロッキング遅延セル１２１０、１２３０、１２５０、１２７０は、図７のインジェクションロッキング遅延セルで構成することができ、各々のインジェクションロッキング遅延セルは対応する各出力信号Ｍ＿ＣＬＫ＜１＞、／Ｍ＿ＣＬＫ＜１＞、Ｍ＿ＣＬＫ＜２＞、／Ｍ＿ＣＬＫ＜２＞、Ｍ＿ＣＬＫ＜３＞、／Ｍ＿ＣＬＫ＜３＞、Ｍ＿ＣＬＫ＜４＞、／Ｍ＿ＣＬＫ＜４＞の注入を受けてインジェクションロッキング動作を行うことができる。ここで、各インジェクションロッキング遅延セルのインジェクションロッキング動作は、すでに説明したため省略する。
【０１０４】
一方、図１１の実施形態では４個のインジェクションロッキング遅延セル１２１０、１２３０、１２５０、１２７０に対応する各クロック信号が注入する場合を一例としてあげて説明したが、本発明によればこのうち、少なくともいずれか１つにだけ信号が注入されることがあり、かつこの時注入されるクロック信号は、基準クロック信号ＣＬＫ＿ＲＥＦに対応する位相を有するクロック信号でさえすればよい。
【０１０５】
図１２は、本発明の図９のクロック同期化回路の伝達関数特性曲線を説明するためのグラフである。
【０１０６】
（ａ）は、位相固定ループ９１０の伝達関数特性曲線を表したもので、本発明でも従来と同様に帯域幅付近にジッタピーキング現象が発生し得る。
【０１０７】
（ｂ）は、インジェクションロッキング発振部３３０の伝達関数特性曲線を表したもので、安定した回路動作のためにインジェクションロッキング発振部の帯域幅は、位相固定ループの帯域幅より小さくするのが好ましい。
【０１０８】
（ｃ）は、本発明のクロック同期化回路の伝達関数特性曲線を表したもので、本発明によるクロック同期化回路の帯域幅は、位相固定ループ９１０の伝達関数特性曲線（ａ）とインジェクションロッキング発振部９３０の伝達関数特性曲線（ｂ）との積で表される。図面で見られるように、（ａ）で発生するジッタピーキング現象が顕著に減少したことを見ることができる。この時、位相固定ループは、位相マージンだけを考慮して設計することができ、ここで発生するパターンジッタ現象は、インジェクションロッキング発振部のフィルタリング部で除去することができる。また、一般的な位相固定ループを介して、位相固定ループ本来の動作特性を確保し、インジェクションロッキング発振部を介して、ジッタピーキング現象およびパターンジッタ現象を除くことができる。
【０１０９】
図１３Ａは、従来の位相固定ループのジッタ伝達関数特性曲線を説明するためのシミュレーションであり、図１３Ｂは、本発明の位相固定ループのジッタ伝達関数特性曲線を説明するためのシミュレーションである。
【０１１０】
図１３Ａでは、図２と同様にジッタピーキング現象が表れることが分かり、図１３Ｂでは、ジッタピーキングが全くない理想的な低帯域通過フィルタの特性が表れることが分かる。
【０１１１】
図１３Ｂに図示された曲線１、２、３は、図７の第１ないし第４ＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４のサイズ調節によるジッタ伝達関数特性曲線であり、１〜３すべてジッタピーキングが全くないジッタ伝達関数特性が表れることが分かる。
【０１１２】
前述したように、本発明によるクロック同期化回路は、一般的な位相固定ループ３３０と、インジェクションロッキング発振部３１０とを構成することによって、ジッタピーキング現象を除くことができる。また、インジェクションロッキング発振部３１０は、フィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲを使用することによって、ＰＬＬクロック信号ＣＬＫ＿ＰＬＬ、／ＣＬＫ＿ＰＬＬには発振制御電圧Ｖ＿ＣＴＲパターンジッタが反映されない。
【０１１３】
また、本発明によるクロック同期化回路は、安定した位相・周波数ロッキング動作だけでなく、消費する電力を減ずることができ、ジッタに対する動作特性を向上させることができる。
【０１１４】
本発明の技術思想は、前記望ましい実施形態により具体的に記述されたが、以上で説明した実施形態はその説明のためのものであり、その制限のためのものではないことを注意しなければならない。また、本発明の技術分野の通常の専門家ならば、本発明の技術思想の範囲内で種々の置換、変形および変更により多様な実施形態が可能であることが理解できるであろう。
【０１１５】
また、前述した実施形態において例示した論理ゲートおよびトランジスタは、入力される信号の極性によってその位置および種類が異なるように具現されるべきものである。
【図面の簡単な説明】
【０１１６】
【図１】従来のアナログ方式の位相固定ループを説明するためのブロック図である。
【図２】図１の位相固定ループのジッタ伝達関数特性曲線を説明するためのグラフである。
【図３】本発明によるクロック同期化回路を説明するためのブロック図である。
【図４】図３のインジェクションロッキング発振部を説明するためのブロック図である。
【図５】図３の発振制御電圧Ｖ＿ＣＴＲとフィルタリングされた制御電圧ＦＬ＿Ｖ＿ＣＴＲを説明するための波形図である。
【図６】図４のインジェクションロッキング電圧制御発振部を説明するための図面である。
【図７】図６のインジェクションロッキング遅延セルを説明するための回路図である。
【図８Ａ】第１ないし第３ノーマル遅延セル６３０、６５０、６７０のうちいずれか１つを説明するための回路図である。
【図８Ｂ】第１ないし第３ノーマル遅延セル６３０、６５０、６７０のうちいずれか１つを説明するための回路図である。
【図９】本発明の他の実施形態によるクロック同期化回路を説明するためのブロック図である。
【図１０】図９の電圧制御発振部を説明するための回路図である。
【図１１】図９のインジェクションロッキング発振部に備わるインジェクションロッキング電圧制御発振部の他の実施形態を説明するための回路図である。
【図１２】図９のクロック同期化回路のジッタ伝達関数特性曲線を説明するためのグラフである。
【図１３Ａ】位相固定ループのジッタ伝達関数特性曲線を説明するためのシミュレーションである
【図１３Ｂ】位相固定ループのジッタ伝達関数特性曲線を説明するためのシミュレーションである。
【符号の説明】
【０１１７】
３１０ インジェクションロッキング発振部
３３０ 位相固定ループ
３３２ 位相・周波数検出部
３３４ チャージポンプ部
３３６ 制御電圧生成部
３３８ 電圧制御発振部
４１０ レベルシフト部
４３０ インジェクションロッキング電圧制御発振部
４５０ フィルタリング部
【特許請求の範囲】
【請求項１】
基準クロック信号とフィードバッククロック信号との位相・周波数差を検出して、これに対応する発振制御電圧を生成し、前記発振制御電圧に対応してフィードバッククロック信号を生成する位相固定ループと、
前記発振制御電圧に応答して自由発振周波数が設定され、前記基準クロック信号に同期化した内部クロック信号を生成するインジェクションロッキング発振手段と、
を備えることを特徴とする半導体素子。
【請求項２】
前記インジェクションロッキング発振手段が、
前記発振制御電圧をフィルタリングして、フィルタリングされた制御電圧を出力するフィルタリング部と、
前記フィルタリングされた制御電圧の入力を受けて前記基準クロック信号に対応する周波数の前記内部クロック信号を生成するインジェクションロッキング電圧制御発振部と、
を備えることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記フィルタリング部が、低域通過フィルタを備えることを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記インジェクションロッキング電圧制御発振部が、
前記フィルタリングされた制御電圧と前記基準クロック信号と前記内部クロック信号との入力を受けて前記基準クロック信号に対応する出力クロック信号を生成するインジェクションロッキング遅延セルと、
前記出力クロック信号を前記フィルタリングされた制御電圧に対応する予定された遅延時間の分だけ遅延させ、前記内部クロック信号を生成するノーマル遅延セルと、
を備えることを特徴とする請求項２に記載の半導体素子。
【請求項５】
前記基準クロック信号と前記出力クロック信号とが、同一の周波数を有することを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記インジェクションロッキング遅延セルが、
前記基準クロック信号および前記内部クロック信号の入力を受けて前記基準クロック信号に同期された出力クロック信号を出力する入・出力部と、
前記フィルタリングされた制御電圧に対応するロード値を有するロード部と、
バイアス電圧に応答して前記インジェクションロッキング遅延セルに予定された動作電流を流すようにするバイアス部と、
を備えることを特徴とする請求項４に記載の半導体素子。
【請求項７】
前記入・出力部が、
差動出力端と前記バイアス部との間に挿入されて、差動に入力される前記基準クロック信号の入力を受ける第１入力部と、
前記差動出力端と前記バイアス部との間に挿入されて、差動に入力される前記内部クロック信号の入力を受ける第２入力部と、
を備えることを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記基準クロック信号の電圧レベルを予定された電圧レベルにシフトするシフト手段をさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項９】
基準クロック信号と、フィードバックされるフィードバッククロック信号の位相・周波数差を検出信号として出力する位相・周波数検出手段と、
前記検出信号に応答してチャージポンプ動作を行うチャージポンプ手段と、
前記チャージポンプ動作に応答して発振制御電圧を生成する制御電圧生成手段と、
前記発振制御電圧に対応して前記フィードバッククロック信号を生成する電圧制御発振手段と、
前記発振制御電圧に応答して自由発振周波数が設定され、前記基準クロック信号に同期化した内部クロック信号を生成するインジェクションロッキング発振手段と、
を備えることを特徴とするクロック同期化回路。
【請求項１０】
前記フィードバッククロック信号を分周して前記位相・周波数検出手段に提供する第１分周手段と、
前記基準クロック信号を分周して前記位相・周波数検出手段に提供する第２分周手段と、
をさらに含むことを特徴とする請求項９に記載のクロック同期化回路。
【請求項１１】
前記内部クロック信号と前記基準クロック信号とが、同一の周波数を有することを特徴とする請求項９に記載のクロック同期化回路。
【請求項１２】
前記インジェクションロッキング発振手段が、
前記発振制御電圧をフィルタリングしてフィルタリングされた制御電圧を出力するフィルタリング部と、
前記フィルタリングされた制御電圧の入力を受けて前記基準クロック信号に対応する周波数の前記内部クロック信号を生成するインジェクションロッキング電圧制御発振部と、
を備えることを特徴とする請求項９に記載のクロック同期化回路。
【請求項１３】
前記フィルタリング部が、低域通過フィルタを備えることを特徴とする請求項１２に記載のクロック同期化回路。
【請求項１４】
前記インジェクションロッキング電圧制御発振部が、
前記フィルタリングされた制御電圧と、前記基準クロック信号と前記内部クロック信号との入力を受けて前記基準クロック信号に対応する出力クロック信号を生成するインジェクションロッキング遅延セルと、
前記出力クロック信号を前記フィルタリングされた制御電圧に対応する予定された遅延時間の分だけ遅延させ、前記内部クロック信号として出力するノーマル遅延セルと、
を備えることを特徴とする請求項１２に記載のクロック同期化回路。
【請求項１５】
前記基準クロック信号と前記出力クロック信号とが、同一の周波数を有することを特徴とする請求項１４に記載のクロック同期化回路。
【請求項１６】
前記インジェクションロッキング遅延セルが、
前記基準クロック信号と前記内部クロック信号との入力を受けて前記基準クロック信号に同期した出力クロック信号を出力する入・出力部と、
前記フィルタリングされた制御電圧に対応するロード値を有するロード部と、
バイアス電圧に応答して前記インジェクションロッキング遅延セルに予定された動作電流を流すようにするバイアス部と、
を備えることを特徴とする請求項１４に記載のクロック同期化回路。
【請求項１７】
前記入・出力部が、
差動出力端と前記バイアス部の間に挿入され差動に入力される前記基準クロック信号の入力を受ける第１入力部と、
前記差動出力端と前記バイアス部の間に挿入され差動に入力される前記内部クロック信号の入力を受ける第２入力部と、
を備えることを特徴とする請求項１６に記載のクロック同期化回路。
【請求項１８】
前記基準クロック信号の電圧レベルを予定された電圧レベルでシフトするシフト手段をさらに具備することを特徴とする請求項９に記載のクロック同期化回路。
【請求項１９】
基準クロック信号とフィードバッククロック信号との位相・周波数ロッキング動作を行うステップと、
前記位相・周波数ロッキング動作時に生成される発振制御電圧に応答して自由発振周波数を設定し、前記基準クロック信号に同期化した内部クロック信号を生成するためのインジェクションロッキング動作を行うステップと、
を含むクロック同期化回路の駆動方法。
【請求項２０】
前記位相・周波数ロッキング動作を行うステップが、
前記基準クロック信号と、フィードバックされる前記フィードバッククロック信号との位相・周波数差を検出信号として出力するステップと、
前記検出信号に応答してチャージポンプ動作を行うステップと、
前記チャージポンプ動作に応答して前記発振制御電圧を生成するステップと、
前記発振制御電圧に対応する周波数の前記フィードバッククロック信号を生成するステップと、
を含むことを特徴とする請求項１９に記載のクロック同期化回路の駆動方法。
【請求項２１】
前記基準クロック信号を予定された分周率で分周するステップと、
前記フィードバッククロック信号を前記予定された分周率で分周するステップと、
をさらに含むことを特徴とする請求項１９に記載のクロック同期化回路の駆動方法。
【請求項２２】
前記インジェクションロッキング動作を行うステップが、
前記発振制御電圧を低域通過フィルタリングするステップと、
フィルタリングされた発振制御電圧の入力を受け、前記基準クロック信号を注入してこれに対応する周波数の前記内部クロック信号を生成するステップと、
を含むことを特徴とする請求項１９に記載のクロック同期化回路の駆動方法。
【請求項２３】
前記内部クロック信号を生成するステップが、
前記基準クロック信号と、フィードバックされる前記内部クロック信号との入力を受けて前記基準クロック信号に対応する出力クロック信号を生成するステップと、
前記出力クロック信号を前記フィルタリングされた発振制御電圧に対応する予定された遅延時間の分だけ遅延させ前記内部クロック信号を生成するステップと、
を含むことを特徴とする請求項２２に記載のクロック同期化回路の駆動方法。
【請求項２４】
前記出力クロック信号が、前記基準クロック信号と同一の周波数を有することを特徴とする請求項２３に記載のクロック同期化回路の駆動方法。
【請求項２５】
前記内部クロック信号が、前記基準クロック信号と同一の周波数を有することを特徴とする請求項１９に記載のクロック同期化回路の駆動方法。
【請求項２６】
基準クロック信号と、フィードバックされるフィードバッククロック信号との位相・周波数差を検出信号として出力する位相・周波数検出手段と、
前記検出信号に応答してチャージポンプ動作を行うチャージポンプ手段と、
前記チャージポンプ動作に応答して発振制御電圧を生成する制御電圧生成手段と、
前記発振制御電圧に対応する周波数のソース内部クロック信号を生成する電圧制御発振手段と、
前記ソース内部クロック信号を分周して前記フィードバッククロック信号を生成する分周手段と、
前記発振制御電圧に応答して自由発振周波数が設定され前記ソース内部クロック信号の入力を受けて内部クロック信号を生成するためのインジェクションロッキング発振手段と、
を備えることを特徴とするクロック同期化回路。
【請求項２７】
前記電圧制御発振手段が、
互いに予定された位相差を有する多数のソース内部クロック信号を生成する多数の遅延セルを備えることを特徴とする請求項２６に記載のクロック同期化回路。
【請求項２８】
前記インジェクションロッキング発振手段が、
前記発振制御電圧をフィルタリングしてフィルタリングされた制御電圧を出力するためのフィルタリング部と、
前記フィルタリングされた制御電圧の入力を受けて前記多数のソース内部クロック信号に対応する前記内部クロック信号を生成するためのインジェクションロッキング電圧制御発振部と、
を備えることを特徴とする請求項２７に記載のクロック同期化回路。
【請求項２９】
前記インジェクションロッキング電圧制御発振部が、
前記多数のソース内部クロック信号に対応して内部クロック信号を生成する多数のインジェクションロッキング遅延セルを備えることを特徴とする請求項２８に記載のクロック同期化回路。
【請求項３０】
前記インジェクションロッキング電圧制御発振部が、
前記フィルタリングされた制御電圧と第１ソース内部クロック信号と前記内部クロック信号の入力を受けて前記第１ソース内部クロック信号に対応する第１内部クロック信号を生成する第１インジェクションロッキング遅延セルと、
前記フィルタリングされた制御電圧と第２ソース内部クロック信号と前記第１内部クロック信号との入力を受けて前記第２ソース内部クロック信号に対応する前記内部クロック信号を生成する第２インジェクションロッキング遅延セルと、
を備えることを特徴とする請求項２８に記載のクロック同期化回路。
【請求項１】
基準クロック信号とフィードバッククロック信号との位相・周波数差を検出して、これに対応する発振制御電圧を生成し、前記発振制御電圧に対応してフィードバッククロック信号を生成する位相固定ループと、
前記発振制御電圧に応答して自由発振周波数が設定され、前記基準クロック信号に同期化した内部クロック信号を生成するインジェクションロッキング発振手段と、
を備えることを特徴とする半導体素子。
【請求項２】
前記インジェクションロッキング発振手段が、
前記発振制御電圧をフィルタリングして、フィルタリングされた制御電圧を出力するフィルタリング部と、
前記フィルタリングされた制御電圧の入力を受けて前記基準クロック信号に対応する周波数の前記内部クロック信号を生成するインジェクションロッキング電圧制御発振部と、
を備えることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記フィルタリング部が、低域通過フィルタを備えることを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記インジェクションロッキング電圧制御発振部が、
前記フィルタリングされた制御電圧と前記基準クロック信号と前記内部クロック信号との入力を受けて前記基準クロック信号に対応する出力クロック信号を生成するインジェクションロッキング遅延セルと、
前記出力クロック信号を前記フィルタリングされた制御電圧に対応する予定された遅延時間の分だけ遅延させ、前記内部クロック信号を生成するノーマル遅延セルと、
を備えることを特徴とする請求項２に記載の半導体素子。
【請求項５】
前記基準クロック信号と前記出力クロック信号とが、同一の周波数を有することを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記インジェクションロッキング遅延セルが、
前記基準クロック信号および前記内部クロック信号の入力を受けて前記基準クロック信号に同期された出力クロック信号を出力する入・出力部と、
前記フィルタリングされた制御電圧に対応するロード値を有するロード部と、
バイアス電圧に応答して前記インジェクションロッキング遅延セルに予定された動作電流を流すようにするバイアス部と、
を備えることを特徴とする請求項４に記載の半導体素子。
【請求項７】
前記入・出力部が、
差動出力端と前記バイアス部との間に挿入されて、差動に入力される前記基準クロック信号の入力を受ける第１入力部と、
前記差動出力端と前記バイアス部との間に挿入されて、差動に入力される前記内部クロック信号の入力を受ける第２入力部と、
を備えることを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記基準クロック信号の電圧レベルを予定された電圧レベルにシフトするシフト手段をさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項９】
基準クロック信号と、フィードバックされるフィードバッククロック信号の位相・周波数差を検出信号として出力する位相・周波数検出手段と、
前記検出信号に応答してチャージポンプ動作を行うチャージポンプ手段と、
前記チャージポンプ動作に応答して発振制御電圧を生成する制御電圧生成手段と、
前記発振制御電圧に対応して前記フィードバッククロック信号を生成する電圧制御発振手段と、
前記発振制御電圧に応答して自由発振周波数が設定され、前記基準クロック信号に同期化した内部クロック信号を生成するインジェクションロッキング発振手段と、
を備えることを特徴とするクロック同期化回路。
【請求項１０】
前記フィードバッククロック信号を分周して前記位相・周波数検出手段に提供する第１分周手段と、
前記基準クロック信号を分周して前記位相・周波数検出手段に提供する第２分周手段と、
をさらに含むことを特徴とする請求項９に記載のクロック同期化回路。
【請求項１１】
前記内部クロック信号と前記基準クロック信号とが、同一の周波数を有することを特徴とする請求項９に記載のクロック同期化回路。
【請求項１２】
前記インジェクションロッキング発振手段が、
前記発振制御電圧をフィルタリングしてフィルタリングされた制御電圧を出力するフィルタリング部と、
前記フィルタリングされた制御電圧の入力を受けて前記基準クロック信号に対応する周波数の前記内部クロック信号を生成するインジェクションロッキング電圧制御発振部と、
を備えることを特徴とする請求項９に記載のクロック同期化回路。
【請求項１３】
前記フィルタリング部が、低域通過フィルタを備えることを特徴とする請求項１２に記載のクロック同期化回路。
【請求項１４】
前記インジェクションロッキング電圧制御発振部が、
前記フィルタリングされた制御電圧と、前記基準クロック信号と前記内部クロック信号との入力を受けて前記基準クロック信号に対応する出力クロック信号を生成するインジェクションロッキング遅延セルと、
前記出力クロック信号を前記フィルタリングされた制御電圧に対応する予定された遅延時間の分だけ遅延させ、前記内部クロック信号として出力するノーマル遅延セルと、
を備えることを特徴とする請求項１２に記載のクロック同期化回路。
【請求項１５】
前記基準クロック信号と前記出力クロック信号とが、同一の周波数を有することを特徴とする請求項１４に記載のクロック同期化回路。
【請求項１６】
前記インジェクションロッキング遅延セルが、
前記基準クロック信号と前記内部クロック信号との入力を受けて前記基準クロック信号に同期した出力クロック信号を出力する入・出力部と、
前記フィルタリングされた制御電圧に対応するロード値を有するロード部と、
バイアス電圧に応答して前記インジェクションロッキング遅延セルに予定された動作電流を流すようにするバイアス部と、
を備えることを特徴とする請求項１４に記載のクロック同期化回路。
【請求項１７】
前記入・出力部が、
差動出力端と前記バイアス部の間に挿入され差動に入力される前記基準クロック信号の入力を受ける第１入力部と、
前記差動出力端と前記バイアス部の間に挿入され差動に入力される前記内部クロック信号の入力を受ける第２入力部と、
を備えることを特徴とする請求項１６に記載のクロック同期化回路。
【請求項１８】
前記基準クロック信号の電圧レベルを予定された電圧レベルでシフトするシフト手段をさらに具備することを特徴とする請求項９に記載のクロック同期化回路。
【請求項１９】
基準クロック信号とフィードバッククロック信号との位相・周波数ロッキング動作を行うステップと、
前記位相・周波数ロッキング動作時に生成される発振制御電圧に応答して自由発振周波数を設定し、前記基準クロック信号に同期化した内部クロック信号を生成するためのインジェクションロッキング動作を行うステップと、
を含むクロック同期化回路の駆動方法。
【請求項２０】
前記位相・周波数ロッキング動作を行うステップが、
前記基準クロック信号と、フィードバックされる前記フィードバッククロック信号との位相・周波数差を検出信号として出力するステップと、
前記検出信号に応答してチャージポンプ動作を行うステップと、
前記チャージポンプ動作に応答して前記発振制御電圧を生成するステップと、
前記発振制御電圧に対応する周波数の前記フィードバッククロック信号を生成するステップと、
を含むことを特徴とする請求項１９に記載のクロック同期化回路の駆動方法。
【請求項２１】
前記基準クロック信号を予定された分周率で分周するステップと、
前記フィードバッククロック信号を前記予定された分周率で分周するステップと、
をさらに含むことを特徴とする請求項１９に記載のクロック同期化回路の駆動方法。
【請求項２２】
前記インジェクションロッキング動作を行うステップが、
前記発振制御電圧を低域通過フィルタリングするステップと、
フィルタリングされた発振制御電圧の入力を受け、前記基準クロック信号を注入してこれに対応する周波数の前記内部クロック信号を生成するステップと、
を含むことを特徴とする請求項１９に記載のクロック同期化回路の駆動方法。
【請求項２３】
前記内部クロック信号を生成するステップが、
前記基準クロック信号と、フィードバックされる前記内部クロック信号との入力を受けて前記基準クロック信号に対応する出力クロック信号を生成するステップと、
前記出力クロック信号を前記フィルタリングされた発振制御電圧に対応する予定された遅延時間の分だけ遅延させ前記内部クロック信号を生成するステップと、
を含むことを特徴とする請求項２２に記載のクロック同期化回路の駆動方法。
【請求項２４】
前記出力クロック信号が、前記基準クロック信号と同一の周波数を有することを特徴とする請求項２３に記載のクロック同期化回路の駆動方法。
【請求項２５】
前記内部クロック信号が、前記基準クロック信号と同一の周波数を有することを特徴とする請求項１９に記載のクロック同期化回路の駆動方法。
【請求項２６】
基準クロック信号と、フィードバックされるフィードバッククロック信号との位相・周波数差を検出信号として出力する位相・周波数検出手段と、
前記検出信号に応答してチャージポンプ動作を行うチャージポンプ手段と、
前記チャージポンプ動作に応答して発振制御電圧を生成する制御電圧生成手段と、
前記発振制御電圧に対応する周波数のソース内部クロック信号を生成する電圧制御発振手段と、
前記ソース内部クロック信号を分周して前記フィードバッククロック信号を生成する分周手段と、
前記発振制御電圧に応答して自由発振周波数が設定され前記ソース内部クロック信号の入力を受けて内部クロック信号を生成するためのインジェクションロッキング発振手段と、
を備えることを特徴とするクロック同期化回路。
【請求項２７】
前記電圧制御発振手段が、
互いに予定された位相差を有する多数のソース内部クロック信号を生成する多数の遅延セルを備えることを特徴とする請求項２６に記載のクロック同期化回路。
【請求項２８】
前記インジェクションロッキング発振手段が、
前記発振制御電圧をフィルタリングしてフィルタリングされた制御電圧を出力するためのフィルタリング部と、
前記フィルタリングされた制御電圧の入力を受けて前記多数のソース内部クロック信号に対応する前記内部クロック信号を生成するためのインジェクションロッキング電圧制御発振部と、
を備えることを特徴とする請求項２７に記載のクロック同期化回路。
【請求項２９】
前記インジェクションロッキング電圧制御発振部が、
前記多数のソース内部クロック信号に対応して内部クロック信号を生成する多数のインジェクションロッキング遅延セルを備えることを特徴とする請求項２８に記載のクロック同期化回路。
【請求項３０】
前記インジェクションロッキング電圧制御発振部が、
前記フィルタリングされた制御電圧と第１ソース内部クロック信号と前記内部クロック信号の入力を受けて前記第１ソース内部クロック信号に対応する第１内部クロック信号を生成する第１インジェクションロッキング遅延セルと、
前記フィルタリングされた制御電圧と第２ソース内部クロック信号と前記第１内部クロック信号との入力を受けて前記第２ソース内部クロック信号に対応する前記内部クロック信号を生成する第２インジェクションロッキング遅延セルと、
を備えることを特徴とする請求項２８に記載のクロック同期化回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３Ａ】
【図１３Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３Ａ】
【図１３Ｂ】
【公開番号】特開２００９−１６５１０９（Ｐ２００９−１６５１０９Ａ）
【公開日】平成２１年７月２３日（２００９．７．２３）
【国際特許分類】
【出願番号】特願２００８−３０１９９７（Ｐ２００８−３０１９９７）
【出願日】平成２０年１１月２７日（２００８．１１．２７）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２１年７月２３日（２００９．７．２３）
【国際特許分類】
【出願日】平成２０年１１月２７日（２００８．１１．２７）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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