周波数制御回路およびＣＤＲ回路
【課題】調整のための外部接続端子を必要とする部品や外部接続部品を必要とする部品を不要にする。
【解決手段】ＣＤＲ回路は、周波数制御回路と、制御電圧に応じて発振周波数が制御されかつ入力データにより発振位相が制御される再生クロックを生成する第１のＶＣＯ２と、再生クロックによって入力データのデータ識別を行うＦＦ１と、制御電圧に応じて発振周波数が制御される第２のＶＣＯ３とを備える。周波数制御回路は、第２のＶＣＯ３の出力信号の周波数を参照クロックの周波数と比較し、検出した周波数差に応じた信号を出力する周波数比較器４と、周波数比較器４の出力信号に応じて出力するデジタル値を上下させるアップダウンカウンタ５と、アップダウンカウンタ５の出力をアナログ信号に変換してＶＣＯ２，３の制御電圧として出力するＤ／Ａ変換器６とから構成される。
【解決手段】ＣＤＲ回路は、周波数制御回路と、制御電圧に応じて発振周波数が制御されかつ入力データにより発振位相が制御される再生クロックを生成する第１のＶＣＯ２と、再生クロックによって入力データのデータ識別を行うＦＦ１と、制御電圧に応じて発振周波数が制御される第２のＶＣＯ３とを備える。周波数制御回路は、第２のＶＣＯ３の出力信号の周波数を参照クロックの周波数と比較し、検出した周波数差に応じた信号を出力する周波数比較器４と、周波数比較器４の出力信号に応じて出力するデジタル値を上下させるアップダウンカウンタ５と、アップダウンカウンタ５の出力をアナログ信号に変換してＶＣＯ２，３の制御電圧として出力するＤ／Ａ変換器６とから構成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御発振器（ＶＣＯ）の発振周波数を制御する周波数制御回路、および周波数制御回路によって制御されるＶＣＯにより、入カデータと位相が同期したクロックを抽出するとともに、当該クロックを用いて入力データをリタイミングするＣＤＲ（Clock Data Recovery）回路に関するものである。
【背景技術】
【０００２】
ＦＴＴＨ（Fiber To The Home）を実現する手法として開発が進められているＰＯＮ（Passive Optica１ Network)方式等では、バーストデータを扱う必要がある。これらのシステムにおいては、非同期に受け取るバーストデータに対し瞬時に位相同期を確立してクロックを抽出し、そのバーストデータに対して位相同期を確立したクロックを抽出し、このクロックに同期してデータをリタイミングして送り出すＣＤＲ回路が必須である。この種の回路は、たとえば非特許文献１に開示されている。
【０００３】
図９はこのような用途に用いられるＣＤＲ回路の構成例を示している。１００はフリップフロップ（以下、ＦＦとする）、１０１はメインＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）、１０２はサブＶＣＯ、１０３は位相比較器、１０４はチャージポンプ、１０５はループフィルタである。メインＶＣＯ１０１には入力データが入力され、入力データの電圧値遷移点をトリガとしてメインＶＣＯ１０１の再生クロックの位相が入力データの位相と合うように調整される。位相を調整された再生クロックは、入力データとの位相が合ったクロックとしてメインＶＣＯ１０１から出力され、ＦＦ１００において入力データのリタイミングに使用される。
【０００４】
一方、メインＶＣＯ１０１と同じ回路構成のサブＶＣＯ１０２と、位相比較器１０３と、チャージポンプ１０４と、ループフィルタ１０５とを用いてＰＬＬ（Phase-Locked Loop）が形成されている。このＰＬＬは、入力データと周波数が等しい参照クロック、あるいは入力データ周波数の整数分の１の周波数の参照クロックに同期して発振している。そして、サブＶＣＯ１０２の周波数を制御する制御電圧は、同時にループフィルタ１０５からメインＶＣＯ１０１にも供給され、サブＶＣＯ１０２とメインＶＣＯ１０１の周波数が同じになるように制御される。このような構成により、メインＶＣＯ１０１はデータが入力されていないときにも、データと同じ周波数で発振を継続することができ、入力データが入力された場合には位相のみ合わせることで、非常に短い時間で入力データとの同期を確立することができる。
【０００５】
【非特許文献１】M.Nogawa,et al.，“A 10 Gb/s Burst-Mode CDR IC in 0.13μm CMOS”，Digest of Technical Papers，ISSCC2005
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図９に示したＣＤＲ回路では、トランジスタの製造ばらつきなどにより、ＰＬＬ内のチャージポンプのチャージ／ディスチャージ電流が設計値通りにならないため、チャージ電流とディスチャージ電流が設計値に近くなるように外部からの調整端子によって調整する必要があるという問題点があった。また、図９に示したＣＤＲ回路では、ループフィルタで用いるキャパシタとしてｎＦ以上の大きな容量値が必要であり、キャパシタをＩＣ内に実装することができず、キャパシタが外部部品になってしまうという問題点があった。
なお、以上のような問題点はＣＤＲ回路に限らず、発振周波数を所望の値に制御するＰＬＬのような周波数制御回路であれば、同様に発生する。
【０００７】
本発明は、上記課題を解決するためになされたもので、調整のための外部接続端子を必要とする部品や外部接続部品を必要とする部品が不要な周波数制御回路およびＣＤＲ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、電圧制御発振器（ＶＣＯ）の発振周波数を制御する周波数制御回路において、前記ＶＣＯの出力信号の周波数を参照クロックの周波数と比較し、この比較により検出した周波数差に応じた信号を出力する周波数比較器と、この周波数比較器の出力信号に応じて出力するデジタル値を上下させるアップダウンカウンタと、このアップダウンカウンタの出力をアナログ信号に変換して前記ＶＣＯの制御電圧として出力するＤ／Ａ変換器とを備えるものである。
【０００９】
また、本発明のＣＤＲ回路は、前記周波数制御回路と、前記制御電圧に応じて発振周波数が制御されかつ入力データの電圧値変移点により発振位相が制御される再生クロックを生成する第１のＶＣＯと、前記再生クロックによって前記入力データのデータ識別を行うデータ識別回路と、前記制御電圧に応じて発振周波数が制御される出力信号を前記周波数制御回路に出力する第２のＶＣＯとを備えるものである。
また、本発明のＣＤＲ回路は、前記周波数制御回路と、前記制御電圧に応じて発振周波数が制御されかつ入力データの電圧値変移点により発振位相が制御される出力信号を前記周波数制御回路に出力するＶＣＯと、このＶＣＯの出力信号を再生クロックとして前記入力データのデータ識別を行うデータ識別回路とを備えるものである。
また、本発明のＣＤＲ回路の１構成例において、前記Ｄ／Ａ変換器は、デルタシグマＤ／Ａ変換器である。
【発明の効果】
【００１０】
本発明によれば、従来のチャージポンプのように調整のための外部接続端子を必要とする部品や、ループフィルタのように外部接続部品を必要とする部品を用いる必要がなくなることから、小型かつ低コストな周波数制御回路およびＣＤＲ回路を提供することができる。また、本発明の周波数制御回路は、チャージポンプやループフィルタといったアナログ回路に比べて、デジタル回路を多用するものであるため、プロセス、電源電圧、温度などに起因する各パラメータの設計値からのずれが小さくなる、という効果がある。さらに、これらのデジタル回路のうち、周波数比較器とアップダウンカウンタは、カウンタ回路を主とするものなので、回路規模の小さい安価な周波数制御回路およびＣＤＲ回路を提供することができる。
【００１１】
また、本発明では、Ｄ／Ａ変換器としてデルタシグマＤ／Ａ変換器を用いることにより、プロセス、電源電圧、温度のばらつきに対する耐性をさらに向上させることができる。
【発明を実施するための最良の形態】
【００１２】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。図１において、１はＦＦ、２は第１のＶＣＯ、３は第１のＶＣＯと同じ回路構成の第２のＶＣＯ、４は周波数比較器、５はアップダウンカウンタ、６はＤ／Ａ変換器である。
【００１３】
第１のＶＣＯ２には入力データが入力され、入力データの電圧値遷移点をトリガとして第１のＶＣＯ２の再生クロックの位相が入力データの位相と合うように調整される。位相を調整された再生クロックは、入力データとの位相が合ったクロックとして第１のＶＣＯ２から出力される。データ識別回路となるＦＦ１は、この再生クロックにより入力データをリタイミングして、再生データを出力する。
【００１４】
一方、第２のＶＣＯ３と周波数比較器４とアップダウンカウンタ５とＤ／Ａ変換器６とは、周波数制御回路を構成している。周波数制御回路は、外部から参照クロックが入力され、周波数比較器４とアップダウンカウンタ５とＤ／Ａ変換器６と第２のＶＣＯ３とがループ状に接続されたループ回路であり、Ｄ／Ａ変換器６の出力を第１のＶＣＯ２および第２のＶＣＯ３の制御電圧として出力する回路である。この周波数制御回路は、入力データと周波数が等しい参照クロックに同期して発振する。
【００１５】
前記のとおり、第１のＶＣＯ２と第２のＶＣＯ３とは、同じ回路構成のものとする。これらのＶＣＯの構成は、例えば非特許文献１に開示された「ＧａｔｅｄＶＣＯ」と同じものであってもよい。なお、第１のＶＣＯ２の信号入力端子には入カデータが入力されるが、第２のＶＣＯ３の信号入力端子は終端されている。
また、ＦＦ１の代わりとしてＦＩＦＯ（Fast-In Fast-Out）を用い、書き込みタイミングと読み出しタイミングを別にする構成にしてもよい。
【００１６】
［周波数制御回路の動作］
以下、周波数制御回路の動作について説明する。周波数制御回路のうち、周波数比較器４とアップダウンカウンタ５とＤ／Ａ変換器６とは、第２のＶＣＯ３の出力信号の周波数（以下、発振周波数という）を参照クロックの周波数と比較し、第２のＶＣＯ３の発振周波数が参照クロックの周波数より高ければ、第２のＶＣＯ３の発振周波数を下げるように第２のＶＣＯ３を制御する制御電圧を出力し、該発振周波数が参照クロックの周波数より低ければ、第２のＶＣＯ３の発振周波数を上げるように制御する制御電圧を出力する。
【００１７】
そして、第２のＶＣＯ３は、当該制御電圧によって発振周波数が調整されるが、第２のＶＣＯ３の出力信号は周波数比較器４ヘフィードバックされているため、この出力信号の周波数は、参照クロックの周波数と一致するよう制御される。第２のＶＣＯ３に入力される制御電圧は、ＣＤＲ回路のメインＶＣＯである第１のＶＣＯ２にも入力される。先に述べたように、第１のＶＣＯ２と第２のＶＣＯ３とは同じ回路構成のものであるので、第１のＶＣＯ２から出力される再生クロックの周波数は、第２のＶＣＯ３の出力信号の周波数と一致する。
次に、周波数比較器４、アップダウンカウンタ５、Ｄ／Ａ変換器６の動作について説明する。
【００１８】
［周波数比較器の動作］
図２は周波数比較器４の構成を示すブロック図である。周波数比較器４は、参照クロックと第２のＶＣＯ３の出力信号とを入力とし、第２のＶＣＯ３の発振周波数が参照クロックの周波数より高ければ、第２のＶＣＯ３の発振周波数を低下させる信号（以下、ダウン信号という）を出力し、該発振周波数が参照クロックの周波数より低ければ、第２のＶＣＯ３の発振周波数を上昇させる信号（以下、アップ信号という）を出力する。
【００１９】
この周波数比較器４は、内部クロックに同期して参照クロックのパルス数をカウントするカウンタ４０と、カウンタ４０から出力されるカウントイネーブル信号がアクティブのときに、内部クロックに同期して第２のＶＣＯ３の出力信号のパルス数をカウントするカウンタ４１と、カウンタ４１のカウント値と予め設定された比較用所定値とを比較して、カウンタ４１のカウント値の方が大きければダウン信号を出力し、カウンタ４１のカウント値の方が小さければアップ信号を出力するデジタル比較器４２とを有する。なお、内部クロックは、参照クロックよりも高い周波数のクロックである。
【００２０】
周波数比較器４についてより詳細に説明すると、カウンタ４０は、あるタイミングを起点として参照クロックのパルス数をカウントし始めると共に、カウンタ４１に対してカウントイネーブル信号を出力する。そして、カウンタ４０は、カウント値があらかじめ設定された比較用所定値に到達すると、カウントイネーブル信号の出力を停止する。
【００２１】
一方、カウンタ４１は、カウンタ４０が出力するカウントイネーブル信号の受信を契機として、第２のＶＣＯ３の出力信号のパルス数をカウントし始め、カウントイネーブル信号の出力が停止されたときにカウントを停止する。カウント停止後のカウンタ４１のカウント値は、その後段に接続されたデジタル比較器４２に出力され、デジタル比較器４２により、カウンタ４１のカウント値とデジタル比較器４２にあらかじめ設定された比較用所定値との大小が比較される。ここで、デジタル比較器４２にあらかじめ設定された比較用所定値とカウンタ４０にあらかじめ設定された比較用所定値とは、同じ値である。
【００２２】
カウンタ４１のカウント値とデジタル比較器４２にあらかじめ設定された比較用所定値が等しい場合には、参照クロックの周波数と第２のＶＣＯ３の発振周波数が等しいことになるので、デジタル比較器４２は何も出力しない。カウンタ４１のカウント値がデジタル比較器４２にあらかじめ設定された比較用所定値より大きい場合には、第２のＶＣＯ３の発振周波数が参照クロックの周波数よりも高いことになるので、デジタル比較器４２は、第２のＶＣＯ３の発振周波数を低下させるダウン信号として、１つのパルスをダウン信号用の信号線に出力する。また、カウンタ４１のカウント値がデジタル比較器４２にあらかじめ設定された比較用所定値より小さい場合には、第２のＶＣＯ３の発振周波数が参照クロックの周波数よりも低いことになるので、デジタル比較器４２は、第２のＶＣＯ３の発振周波数を上昇させるアップ信号として、１つのパルスをアップ信号用の信号線に出力する。
【００２３】
以上の説明では、アップ信号、ダウン信号の例として、１つのパルスを用いる構成について説明してきたが、アップ信号、ダウン信号はそれに限るものではない。例えば、カウンタ４１のカウント値とデジタル比較器４２にあらかじめ設定された比較用所定値との差に相当する数のパルスを出力するようにしてもよい。
【００２４】
例えば、一例としてカウンタ４０およびデジタル比較器４２にあらかじめ設定された比較用所定値を１０００とすると、参照クロックの周波数と第２のＶＣＯ３の発振周波数が等しい場合には、カウンタ４１のカウント値は１０００となる。しかし、カウンタ４１のカウント値が１００３であったとすれば、第２のＶＣＯ３の発振周波数は参照クロックの周波数より高かったことになるので、デジタル比較器４２は、３（＝１００３−１０００）つのパルスをダウン信号として生成し、アップダウンカウンタ５に出力する。一方、カウンタ４１のカウント値が９９８であったとすれば、第２のＶＣＯ３の発振周波数は参照クロックの周波数より低かったことになるので、デジタル比較器４２は、２（＝１０００−９９８）つのパルスをアップ信号として生成し、アップダウンカウンタ５に出力する。
【００２５】
なお、図２の例では、周波数比較器４とアップダウンカウンタ５との接続としてアップ信号用の信号線とダウン信号用の接続線をそれぞれ個別に設ける構成を説明したが、アップ信号とダウン信号が識別できるような形態で出力されるのであれば、１つの信号線でアップ信号とダウン信号を送るようにしてもよい。
【００２６】
［アップダウンカウンタの動作］
アップダウンカウンタ５は、アップ信号またはダウン信号に応じてカウント値を上下させて、このカウント値をデジタル値でＤ／Ａ変換器６に出力する。アップダウンカウンタ５は、周波数比較器４からアップ信号が入力された場合には、直前に出力していたカウント値をアップ信号のパルス数だけ増やし、ダウン信号が入力された場合には、直前に出力していたカウント値をダウン信号のパルス数だけ減らす。
【００２７】
［Ｄ／Ａ変換器の動作］
Ｄ／Ａ変換器６は、アップダウンカウンタ５が出力したデジタル値をアナログ電圧に変換し、このアナログ電圧を第１のＶＣＯ２および第２のＶＣＯ３の制御電圧として出力する。
【００２８】
第２のＶＣＯ３の発振周波数が参照クロックの周波数より高い場合には、ダウン信号が出力されてアップダウンカウンタ５のカウント値が減少し、第２のＶＣＯ３に供給される制御電圧が低下するので、第２のＶＣＯ３は発振周波数を下げるように動作する。また、第２のＶＣＯ３の発振周波数が参照クロックの周波数より低い場合には、アップ信号が出力されてアップダウンカウンタ５のカウント値が増加し、第２のＶＣＯ３に供給される制御電圧が上昇するので、第２のＶＣＯ３は発振周波数を上げるように動作する。そして、第１のＶＣＯ２と第２のＶＣＯ３は同じ構成であるから、第１のＶＣＯ２も第２のＶＣＯ３と同じ周波数の再生クロックを出力する。こうして、再生クロックは、入力データと位相および周波数が合致したクロックとなる。
【００２９】
以上のように、本実施の形態では、従来のチャージポンプのように調整のための外部接続端子を必要とする部品や、ループフィルタのように外部接続部品を必要とする部品を用いる必要がなくなることから、小型かつ低コストな周波数制御回路およびＣＤＲ回路を提供することができる。また、本実施の形態の周波数制御回路は、チャージポンプやループフィルタといったアナログ回路に比べて、デジタル回路を多用するものであるため、プロセス、電源電圧、温度などに起因する各パラメータの設計値からのずれが小さくなる、という効果がある。さらに、これらのデジタル回路のうち、周波数比較器４とアップダウンカウンタ５は、カウンタ回路を主とするものなので、回路規模の小さい安価な周波数制御回路およびＣＤＲ回路を提供することができる。
【００３０】
第１のＶＣＯ２の発振周波数は入力データの周波数とほぼ同じ周波数で発振するよう設計される。例えば、入力データが１Ｇｂｐｓであれば、第１のＶＣＯ２も第２のＶＣＯ３も約１ＧＨｚで動作するよう設計される。
【００３１】
なお、第２のＶＣＯ３の出力信号を、１／ｎ倍（ｎは整数）に分周する分周器を介して周波数比較器４に入力するようにしてもよい。例えば、６４分周器を用いた場合、第２のＶＣＯ３で１ＧＨｚの発振周波数を得るには、１５．６２５ＭＨｚの参照クロックを用いればよい。これにより、低速の参照クロックを用いることができるので、周波数比較器４に要求される動作速度を緩和することができる。分周器は、周波数比較器４に実装するようにしてもよい。
また、再生クロックの側だけではなく、参照クロックを１／ｍ倍（ｍは整数）に分周する分周器を用いてもよく、この場合には、参照クロックの周波数を、入力データのデータレートのｍ／ｎの周波数に設定しておけばよい。
【００３２】
さらには、分周器を用いるのではなく、参照クロックを逓倍器により周波数を上げて、その逓倍後の参照クロックと第２のＶＣＯ３の出力信号の周波数を周波数比較器４で比較するようにしてもよい。
【００３３】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図３は本発明の第２の実施の形態に係る周波数比較器４の構成を示すブロック図である。本実施の形態の周波数比較器４は、カウンタ４０ａ，４１ａと、デジタル比較器４２とを有する。
【００３４】
カウンタ４０ａの動作は第１の実施の形態のカウンタ４０とほぼ同様であるが、異なる点は、参照クロックのパルス数のカウント値があらかじめ設定されたリセット用所定値に到達すると、カウント値を０にリセットすると共に、カウンタ４１ａのカウント値をリセットするリセット信号を出力することである。リセット用所定値は、前記比較用所定値よりも大きい値に設定される。
【００３５】
カウンタ４１ａの動作は第１の実施の形態のカウンタ４１とほぼ同様であるが、異なる点は、カウンタ４０ａからリセット信号が出力されたときに、カウント値を０にリセットすることである。
【００３６】
こうして、本実施の形態では、カウントイネーブル信号の出力停止後、デジタル比較器４２からアップ信号またはダウン信号が出力されるまで待った後に、次の周波数比較のために、カウンタ４０ａ，４１ａのカウント値をリセットすることができ、第１の実施の形態で説明した周波数比較を繰り返し行うことができる。
カウンタ４０ａは、リセット信号を出力した後に、参照クロックのカウントを再び開始すると共に、カウンタ４１ａに対してカウントイネーブル信号を出力すればよい。
【００３７】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図４は本発明の第３の実施の形態に係る周波数比較器４の構成を示すブロック図である。本実施の形態の周波数比較器４は、カウンタ４０，４１と、デジタル比較器４２ｂとを有する。
【００３８】
カウンタ４０，４１の動作は第１の実施の形態と同じである。デジタル比較器４２ｂの動作は第１の実施の形態のデジタル比較器４２とほぼ同様であるが、異なる点は、アップ信号またはダウン信号を出力する期間にアップダウンイネーブル信号を出力することである。このアップダウンイネーブル信号は、真のアップ信号またはダウン信号の出力期間であることを示している。
【００３９】
周波数比較器４の後段のアップダウンカウンタ５は、アップダウンイネーブル信号が出力されている期間のみ、アップ信号またはダウン信号に応じてカウント値を上下させ、アップダウンイネーブル信号が出力されていない期間では、周波数比較器４の出力を無視する。こうして、本実施の形態では、ノイズなどにより誤ってアップ信号やダウン信号が出力されたとしても、周波数制御回路による発振周波数の制御に影響を及ぼさないようにすることができる。
【００４０】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図５は本発明の第４の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１と同一の構成には同一の符号を付してある。本実施の形態は、第１の実施の形態で説明した第１のＶＣＯ２と第２のＶＣＯ３を１つのＶＣＯ７で実現したものである。
【００４１】
ＶＣＯ７の信号入力端子には入力データが入力され、入力データの電圧値遷移点をトリガとしてＶＣＯ７の再生クロックの位相が入力データの位相と合うように調整される。位相を調整された再生クロックは、入力データとの位相が合ったクロックとしてＶＣＯ７から出力され、ＦＦ１において入力データのリタイミングに使用される。
【００４２】
一方、周波数比較器４には、入力データと周波数が等しい参照クロックと、ＶＣＯ７から出力された再生クロックとが入力される。周波数比較器４、アップダウンカウンタ５、およびＤ／Ａ変換器６の動作は、第１の実施の形態で説明したとおりである。したがって、Ｄ／Ａ変換器６から制御電圧の供給を受けるＶＣＯ７は、参照クロックと同じ周波数で発振する。こうして、再生クロックは、入力データと位相および周波数が合致したクロックとなる。
【００４３】
本実施の形態によれば、第１の実施の形態と同様の効果を得ることができ、さらにＶＣＯの個数を２個から１個に低減することができる。
なお、周波数比較器４の構成は、第１〜第３の実施の形態で説明した構成のいずれであってもよい。
【００４４】
また、第１の実施の形態と同様に、ＶＣＯ７から出力される再生クロックを、１／ｎ倍（ｎは整数）に分周する分周器を介して周波数比較器４に入力するようにしてもよい。これにより、低速の参照クロックを用いることができるので、周波数比較器４に要求される動作速度を緩和することができる。
また、再生クロックの側だけではなく、参照クロックを１／ｍ倍（ｍは整数）に分周する分周器を用いてもよく、この場合には、参照クロックの周波数を、入力データのデータレートのｍ／ｎの周波数に設定しておけばよい。
【００４５】
さらには、分周器を用いるのではなく、参照クロックを逓倍器により周波数を上げて、その逓倍後の参照クロックとＶＣＯ７の出力信号の周波数を周波数比較器４で比較するようにしてもよい。
【００４６】
［第５の実施の形態］
次に、本発明の第５の実施の形態について説明する。図６は本発明の第５の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図５と同一の構成には同一の符号を付してある。本実施の形態は、第４の実施の形態で説明したＤ／Ａ変換器としてデルタシグマＤ／Ａ変換器６ａを用いた構成である。
【００４７】
図７はデルタシグマＤ／Ａ変換器６ａの構成を示すブロック図である。デルタシグマＤ／Ａ変換器６ａは、デジタル回路からなるデルタシグマ変調器６０と、受動素子からなる低域通過フィルタ６１とから構成される。
デルタシグマ変調器６０は、減算器６２と、積分器６３と、量子化器６４とを有する。
【００４８】
減算器６２は、入力信号（アップダウンカウンタ５から出力されるデジタルのカウント値）から量子化器６４の出力を減算する。積分器６３は、減算器６２の出力を積分する。量子化器６４は、積分器６３の出力を量子化した結果を出力する。
そして、低域通過フィルタ６１は、量子化器６４の出力から、入力信号（アップダウンカウンタ５のカウント値）の帯域外の信号を除去する。
【００４９】
デルタシグマ変調器６０では、アップダウンカウンタ５から出力されるデジタル値よりもサンプリング周波数を数倍以上高くしてフィードバックを行う。デルタシグマ変調器６０のフィードバックループにより、量子化器６４で発生する量子化雑音が高周波側にシェーピングされるため、量子化器６４のビット数が少なくても高い精度を実現することができる。このように、本実施の形態では、高い精度の制御電圧をＶＣＯ７に出力することができる。
【００５０】
また、本実施の形態では、Ｄ／Ａ変換器に、ほとんどがデジタル回路であるデルタシグマＤ／Ａ変換器６ａを用いることにより、第１〜第４の実施の形態に比べて、プロセス、電源電圧、温度のばらつきに対する耐性をさらに向上させることができる。
なお、本実施の形態では、デルタシグマ変調器６０として積分器が１つの１次デルタシグマ変調器を用いているが、２次以上の高次のデルタシグマ変調器を使用してもよい。
また、本実施の形態では、デルタシグマＤ／Ａ変換器６ａを第４の実施の形態に適用しているが、第１の実施の形態に適用してもよいことは言うまでもない。
【００５１】
［第６の実施の形態］
次に、本発明の第６の実施の形態について説明する。図８は本発明の第６の実施の形態に係るデルタシグマＤ／Ａ変換器６ａの構成を示すブロック図である。
本実施の形態のデルタシグマＤ／Ａ変換器６ａは、デルタシグマ変調器６５と、低域通過フィルタ６１とから構成される。デルタシグマ変調器６５は、第５の実施の形態のデルタシグマ変調器６０に対して、ディザ生成器６６と、加算器６７とを追加したものである。
【００５２】
ディザ生成器６６は、ディザと呼ばれる疑似雑音を発生する。加算器６７は、ディザ生成器６６で生成されたディザと積分器６３の出力とを加算して量子化器６４に入力する。
第５の実施の形態で説明したデルタシグマＤ／Ａ変換器では、ＤＣ信号または非常に低い周波数の信号が入力されると、フィードバックループ内でリミットサイクル発振と呼ばれる発振が起こり、入力信号とは無関係の周波数の強度が強くなり、精度が劣化することがある。本実施の形態では、フィードバックループ内にディザを注入することにより、リミットサイクル発振を防ぐことができる。ディザは、量子化雑音と同様にフィードバックループ内でシェーピングされるので、ディザの持つ周波数成分は抑圧される。
【００５３】
なお、図８では、量子化器６４の手前でディザを加算しているが、リミットサイクル発振が抑圧できればよいので，デルタシグマ変調器内の他の場所でディザを加算してもよいことはいうまでもない。
【産業上の利用可能性】
【００５４】
本発明は、電圧制御発振器の発振周波数を制御する周波数制御回路、および周波数制御回路を用いるＣＤＲ回路に適用することができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係るＣＤＲ回路の周波数比較器の構成を示すブロック図である。
【図３】本発明の第２の実施の形態に係る周波数比較器の構成を示すブロック図である。
【図４】本発明の第３の実施の形態に係る周波数比較器の構成を示すブロック図である。
【図５】本発明の第４の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。
【図６】本発明の第５の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。
【図７】本発明の第５の実施の形態に係るＣＤＲ回路のデルタシグマＤ／Ａ変換器の構成を示すブロック図である。
【図８】本発明の第６の実施の形態に係るデルタシグマＤ／Ａ変換器の構成を示すブロック図である。
【図９】従来のＣＤＲ回路の構成を示すブロック図である。
【符号の説明】
【００５６】
１…ＦＦ、２…第１のＶＣＯ２、３…第２のＶＣＯ３、４…周波数比較器、５…アップダウンカウンタ、６…Ｄ／Ａ変換器、６ａ…デルタシグマＤ／Ａ変換器、７…ＶＣＯ、４０，４１，４０ａ，４１ａ…カウンタ、４２，４２ｂ…比較器、６０，６５…デルタシグマ変調器、６１…低域通過フィルタ、６２…減算器、６３…積分器、６４…量子化器、６６…ディザ生成器、６７…加算器。
【技術分野】
【０００１】
本発明は、電圧制御発振器（ＶＣＯ）の発振周波数を制御する周波数制御回路、および周波数制御回路によって制御されるＶＣＯにより、入カデータと位相が同期したクロックを抽出するとともに、当該クロックを用いて入力データをリタイミングするＣＤＲ（Clock Data Recovery）回路に関するものである。
【背景技術】
【０００２】
ＦＴＴＨ（Fiber To The Home）を実現する手法として開発が進められているＰＯＮ（Passive Optica１ Network)方式等では、バーストデータを扱う必要がある。これらのシステムにおいては、非同期に受け取るバーストデータに対し瞬時に位相同期を確立してクロックを抽出し、そのバーストデータに対して位相同期を確立したクロックを抽出し、このクロックに同期してデータをリタイミングして送り出すＣＤＲ回路が必須である。この種の回路は、たとえば非特許文献１に開示されている。
【０００３】
図９はこのような用途に用いられるＣＤＲ回路の構成例を示している。１００はフリップフロップ（以下、ＦＦとする）、１０１はメインＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）、１０２はサブＶＣＯ、１０３は位相比較器、１０４はチャージポンプ、１０５はループフィルタである。メインＶＣＯ１０１には入力データが入力され、入力データの電圧値遷移点をトリガとしてメインＶＣＯ１０１の再生クロックの位相が入力データの位相と合うように調整される。位相を調整された再生クロックは、入力データとの位相が合ったクロックとしてメインＶＣＯ１０１から出力され、ＦＦ１００において入力データのリタイミングに使用される。
【０００４】
一方、メインＶＣＯ１０１と同じ回路構成のサブＶＣＯ１０２と、位相比較器１０３と、チャージポンプ１０４と、ループフィルタ１０５とを用いてＰＬＬ（Phase-Locked Loop）が形成されている。このＰＬＬは、入力データと周波数が等しい参照クロック、あるいは入力データ周波数の整数分の１の周波数の参照クロックに同期して発振している。そして、サブＶＣＯ１０２の周波数を制御する制御電圧は、同時にループフィルタ１０５からメインＶＣＯ１０１にも供給され、サブＶＣＯ１０２とメインＶＣＯ１０１の周波数が同じになるように制御される。このような構成により、メインＶＣＯ１０１はデータが入力されていないときにも、データと同じ周波数で発振を継続することができ、入力データが入力された場合には位相のみ合わせることで、非常に短い時間で入力データとの同期を確立することができる。
【０００５】
【非特許文献１】M.Nogawa,et al.，“A 10 Gb/s Burst-Mode CDR IC in 0.13μm CMOS”，Digest of Technical Papers，ISSCC2005
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図９に示したＣＤＲ回路では、トランジスタの製造ばらつきなどにより、ＰＬＬ内のチャージポンプのチャージ／ディスチャージ電流が設計値通りにならないため、チャージ電流とディスチャージ電流が設計値に近くなるように外部からの調整端子によって調整する必要があるという問題点があった。また、図９に示したＣＤＲ回路では、ループフィルタで用いるキャパシタとしてｎＦ以上の大きな容量値が必要であり、キャパシタをＩＣ内に実装することができず、キャパシタが外部部品になってしまうという問題点があった。
なお、以上のような問題点はＣＤＲ回路に限らず、発振周波数を所望の値に制御するＰＬＬのような周波数制御回路であれば、同様に発生する。
【０００７】
本発明は、上記課題を解決するためになされたもので、調整のための外部接続端子を必要とする部品や外部接続部品を必要とする部品が不要な周波数制御回路およびＣＤＲ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、電圧制御発振器（ＶＣＯ）の発振周波数を制御する周波数制御回路において、前記ＶＣＯの出力信号の周波数を参照クロックの周波数と比較し、この比較により検出した周波数差に応じた信号を出力する周波数比較器と、この周波数比較器の出力信号に応じて出力するデジタル値を上下させるアップダウンカウンタと、このアップダウンカウンタの出力をアナログ信号に変換して前記ＶＣＯの制御電圧として出力するＤ／Ａ変換器とを備えるものである。
【０００９】
また、本発明のＣＤＲ回路は、前記周波数制御回路と、前記制御電圧に応じて発振周波数が制御されかつ入力データの電圧値変移点により発振位相が制御される再生クロックを生成する第１のＶＣＯと、前記再生クロックによって前記入力データのデータ識別を行うデータ識別回路と、前記制御電圧に応じて発振周波数が制御される出力信号を前記周波数制御回路に出力する第２のＶＣＯとを備えるものである。
また、本発明のＣＤＲ回路は、前記周波数制御回路と、前記制御電圧に応じて発振周波数が制御されかつ入力データの電圧値変移点により発振位相が制御される出力信号を前記周波数制御回路に出力するＶＣＯと、このＶＣＯの出力信号を再生クロックとして前記入力データのデータ識別を行うデータ識別回路とを備えるものである。
また、本発明のＣＤＲ回路の１構成例において、前記Ｄ／Ａ変換器は、デルタシグマＤ／Ａ変換器である。
【発明の効果】
【００１０】
本発明によれば、従来のチャージポンプのように調整のための外部接続端子を必要とする部品や、ループフィルタのように外部接続部品を必要とする部品を用いる必要がなくなることから、小型かつ低コストな周波数制御回路およびＣＤＲ回路を提供することができる。また、本発明の周波数制御回路は、チャージポンプやループフィルタといったアナログ回路に比べて、デジタル回路を多用するものであるため、プロセス、電源電圧、温度などに起因する各パラメータの設計値からのずれが小さくなる、という効果がある。さらに、これらのデジタル回路のうち、周波数比較器とアップダウンカウンタは、カウンタ回路を主とするものなので、回路規模の小さい安価な周波数制御回路およびＣＤＲ回路を提供することができる。
【００１１】
また、本発明では、Ｄ／Ａ変換器としてデルタシグマＤ／Ａ変換器を用いることにより、プロセス、電源電圧、温度のばらつきに対する耐性をさらに向上させることができる。
【発明を実施するための最良の形態】
【００１２】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。図１において、１はＦＦ、２は第１のＶＣＯ、３は第１のＶＣＯと同じ回路構成の第２のＶＣＯ、４は周波数比較器、５はアップダウンカウンタ、６はＤ／Ａ変換器である。
【００１３】
第１のＶＣＯ２には入力データが入力され、入力データの電圧値遷移点をトリガとして第１のＶＣＯ２の再生クロックの位相が入力データの位相と合うように調整される。位相を調整された再生クロックは、入力データとの位相が合ったクロックとして第１のＶＣＯ２から出力される。データ識別回路となるＦＦ１は、この再生クロックにより入力データをリタイミングして、再生データを出力する。
【００１４】
一方、第２のＶＣＯ３と周波数比較器４とアップダウンカウンタ５とＤ／Ａ変換器６とは、周波数制御回路を構成している。周波数制御回路は、外部から参照クロックが入力され、周波数比較器４とアップダウンカウンタ５とＤ／Ａ変換器６と第２のＶＣＯ３とがループ状に接続されたループ回路であり、Ｄ／Ａ変換器６の出力を第１のＶＣＯ２および第２のＶＣＯ３の制御電圧として出力する回路である。この周波数制御回路は、入力データと周波数が等しい参照クロックに同期して発振する。
【００１５】
前記のとおり、第１のＶＣＯ２と第２のＶＣＯ３とは、同じ回路構成のものとする。これらのＶＣＯの構成は、例えば非特許文献１に開示された「ＧａｔｅｄＶＣＯ」と同じものであってもよい。なお、第１のＶＣＯ２の信号入力端子には入カデータが入力されるが、第２のＶＣＯ３の信号入力端子は終端されている。
また、ＦＦ１の代わりとしてＦＩＦＯ（Fast-In Fast-Out）を用い、書き込みタイミングと読み出しタイミングを別にする構成にしてもよい。
【００１６】
［周波数制御回路の動作］
以下、周波数制御回路の動作について説明する。周波数制御回路のうち、周波数比較器４とアップダウンカウンタ５とＤ／Ａ変換器６とは、第２のＶＣＯ３の出力信号の周波数（以下、発振周波数という）を参照クロックの周波数と比較し、第２のＶＣＯ３の発振周波数が参照クロックの周波数より高ければ、第２のＶＣＯ３の発振周波数を下げるように第２のＶＣＯ３を制御する制御電圧を出力し、該発振周波数が参照クロックの周波数より低ければ、第２のＶＣＯ３の発振周波数を上げるように制御する制御電圧を出力する。
【００１７】
そして、第２のＶＣＯ３は、当該制御電圧によって発振周波数が調整されるが、第２のＶＣＯ３の出力信号は周波数比較器４ヘフィードバックされているため、この出力信号の周波数は、参照クロックの周波数と一致するよう制御される。第２のＶＣＯ３に入力される制御電圧は、ＣＤＲ回路のメインＶＣＯである第１のＶＣＯ２にも入力される。先に述べたように、第１のＶＣＯ２と第２のＶＣＯ３とは同じ回路構成のものであるので、第１のＶＣＯ２から出力される再生クロックの周波数は、第２のＶＣＯ３の出力信号の周波数と一致する。
次に、周波数比較器４、アップダウンカウンタ５、Ｄ／Ａ変換器６の動作について説明する。
【００１８】
［周波数比較器の動作］
図２は周波数比較器４の構成を示すブロック図である。周波数比較器４は、参照クロックと第２のＶＣＯ３の出力信号とを入力とし、第２のＶＣＯ３の発振周波数が参照クロックの周波数より高ければ、第２のＶＣＯ３の発振周波数を低下させる信号（以下、ダウン信号という）を出力し、該発振周波数が参照クロックの周波数より低ければ、第２のＶＣＯ３の発振周波数を上昇させる信号（以下、アップ信号という）を出力する。
【００１９】
この周波数比較器４は、内部クロックに同期して参照クロックのパルス数をカウントするカウンタ４０と、カウンタ４０から出力されるカウントイネーブル信号がアクティブのときに、内部クロックに同期して第２のＶＣＯ３の出力信号のパルス数をカウントするカウンタ４１と、カウンタ４１のカウント値と予め設定された比較用所定値とを比較して、カウンタ４１のカウント値の方が大きければダウン信号を出力し、カウンタ４１のカウント値の方が小さければアップ信号を出力するデジタル比較器４２とを有する。なお、内部クロックは、参照クロックよりも高い周波数のクロックである。
【００２０】
周波数比較器４についてより詳細に説明すると、カウンタ４０は、あるタイミングを起点として参照クロックのパルス数をカウントし始めると共に、カウンタ４１に対してカウントイネーブル信号を出力する。そして、カウンタ４０は、カウント値があらかじめ設定された比較用所定値に到達すると、カウントイネーブル信号の出力を停止する。
【００２１】
一方、カウンタ４１は、カウンタ４０が出力するカウントイネーブル信号の受信を契機として、第２のＶＣＯ３の出力信号のパルス数をカウントし始め、カウントイネーブル信号の出力が停止されたときにカウントを停止する。カウント停止後のカウンタ４１のカウント値は、その後段に接続されたデジタル比較器４２に出力され、デジタル比較器４２により、カウンタ４１のカウント値とデジタル比較器４２にあらかじめ設定された比較用所定値との大小が比較される。ここで、デジタル比較器４２にあらかじめ設定された比較用所定値とカウンタ４０にあらかじめ設定された比較用所定値とは、同じ値である。
【００２２】
カウンタ４１のカウント値とデジタル比較器４２にあらかじめ設定された比較用所定値が等しい場合には、参照クロックの周波数と第２のＶＣＯ３の発振周波数が等しいことになるので、デジタル比較器４２は何も出力しない。カウンタ４１のカウント値がデジタル比較器４２にあらかじめ設定された比較用所定値より大きい場合には、第２のＶＣＯ３の発振周波数が参照クロックの周波数よりも高いことになるので、デジタル比較器４２は、第２のＶＣＯ３の発振周波数を低下させるダウン信号として、１つのパルスをダウン信号用の信号線に出力する。また、カウンタ４１のカウント値がデジタル比較器４２にあらかじめ設定された比較用所定値より小さい場合には、第２のＶＣＯ３の発振周波数が参照クロックの周波数よりも低いことになるので、デジタル比較器４２は、第２のＶＣＯ３の発振周波数を上昇させるアップ信号として、１つのパルスをアップ信号用の信号線に出力する。
【００２３】
以上の説明では、アップ信号、ダウン信号の例として、１つのパルスを用いる構成について説明してきたが、アップ信号、ダウン信号はそれに限るものではない。例えば、カウンタ４１のカウント値とデジタル比較器４２にあらかじめ設定された比較用所定値との差に相当する数のパルスを出力するようにしてもよい。
【００２４】
例えば、一例としてカウンタ４０およびデジタル比較器４２にあらかじめ設定された比較用所定値を１０００とすると、参照クロックの周波数と第２のＶＣＯ３の発振周波数が等しい場合には、カウンタ４１のカウント値は１０００となる。しかし、カウンタ４１のカウント値が１００３であったとすれば、第２のＶＣＯ３の発振周波数は参照クロックの周波数より高かったことになるので、デジタル比較器４２は、３（＝１００３−１０００）つのパルスをダウン信号として生成し、アップダウンカウンタ５に出力する。一方、カウンタ４１のカウント値が９９８であったとすれば、第２のＶＣＯ３の発振周波数は参照クロックの周波数より低かったことになるので、デジタル比較器４２は、２（＝１０００−９９８）つのパルスをアップ信号として生成し、アップダウンカウンタ５に出力する。
【００２５】
なお、図２の例では、周波数比較器４とアップダウンカウンタ５との接続としてアップ信号用の信号線とダウン信号用の接続線をそれぞれ個別に設ける構成を説明したが、アップ信号とダウン信号が識別できるような形態で出力されるのであれば、１つの信号線でアップ信号とダウン信号を送るようにしてもよい。
【００２６】
［アップダウンカウンタの動作］
アップダウンカウンタ５は、アップ信号またはダウン信号に応じてカウント値を上下させて、このカウント値をデジタル値でＤ／Ａ変換器６に出力する。アップダウンカウンタ５は、周波数比較器４からアップ信号が入力された場合には、直前に出力していたカウント値をアップ信号のパルス数だけ増やし、ダウン信号が入力された場合には、直前に出力していたカウント値をダウン信号のパルス数だけ減らす。
【００２７】
［Ｄ／Ａ変換器の動作］
Ｄ／Ａ変換器６は、アップダウンカウンタ５が出力したデジタル値をアナログ電圧に変換し、このアナログ電圧を第１のＶＣＯ２および第２のＶＣＯ３の制御電圧として出力する。
【００２８】
第２のＶＣＯ３の発振周波数が参照クロックの周波数より高い場合には、ダウン信号が出力されてアップダウンカウンタ５のカウント値が減少し、第２のＶＣＯ３に供給される制御電圧が低下するので、第２のＶＣＯ３は発振周波数を下げるように動作する。また、第２のＶＣＯ３の発振周波数が参照クロックの周波数より低い場合には、アップ信号が出力されてアップダウンカウンタ５のカウント値が増加し、第２のＶＣＯ３に供給される制御電圧が上昇するので、第２のＶＣＯ３は発振周波数を上げるように動作する。そして、第１のＶＣＯ２と第２のＶＣＯ３は同じ構成であるから、第１のＶＣＯ２も第２のＶＣＯ３と同じ周波数の再生クロックを出力する。こうして、再生クロックは、入力データと位相および周波数が合致したクロックとなる。
【００２９】
以上のように、本実施の形態では、従来のチャージポンプのように調整のための外部接続端子を必要とする部品や、ループフィルタのように外部接続部品を必要とする部品を用いる必要がなくなることから、小型かつ低コストな周波数制御回路およびＣＤＲ回路を提供することができる。また、本実施の形態の周波数制御回路は、チャージポンプやループフィルタといったアナログ回路に比べて、デジタル回路を多用するものであるため、プロセス、電源電圧、温度などに起因する各パラメータの設計値からのずれが小さくなる、という効果がある。さらに、これらのデジタル回路のうち、周波数比較器４とアップダウンカウンタ５は、カウンタ回路を主とするものなので、回路規模の小さい安価な周波数制御回路およびＣＤＲ回路を提供することができる。
【００３０】
第１のＶＣＯ２の発振周波数は入力データの周波数とほぼ同じ周波数で発振するよう設計される。例えば、入力データが１Ｇｂｐｓであれば、第１のＶＣＯ２も第２のＶＣＯ３も約１ＧＨｚで動作するよう設計される。
【００３１】
なお、第２のＶＣＯ３の出力信号を、１／ｎ倍（ｎは整数）に分周する分周器を介して周波数比較器４に入力するようにしてもよい。例えば、６４分周器を用いた場合、第２のＶＣＯ３で１ＧＨｚの発振周波数を得るには、１５．６２５ＭＨｚの参照クロックを用いればよい。これにより、低速の参照クロックを用いることができるので、周波数比較器４に要求される動作速度を緩和することができる。分周器は、周波数比較器４に実装するようにしてもよい。
また、再生クロックの側だけではなく、参照クロックを１／ｍ倍（ｍは整数）に分周する分周器を用いてもよく、この場合には、参照クロックの周波数を、入力データのデータレートのｍ／ｎの周波数に設定しておけばよい。
【００３２】
さらには、分周器を用いるのではなく、参照クロックを逓倍器により周波数を上げて、その逓倍後の参照クロックと第２のＶＣＯ３の出力信号の周波数を周波数比較器４で比較するようにしてもよい。
【００３３】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図３は本発明の第２の実施の形態に係る周波数比較器４の構成を示すブロック図である。本実施の形態の周波数比較器４は、カウンタ４０ａ，４１ａと、デジタル比較器４２とを有する。
【００３４】
カウンタ４０ａの動作は第１の実施の形態のカウンタ４０とほぼ同様であるが、異なる点は、参照クロックのパルス数のカウント値があらかじめ設定されたリセット用所定値に到達すると、カウント値を０にリセットすると共に、カウンタ４１ａのカウント値をリセットするリセット信号を出力することである。リセット用所定値は、前記比較用所定値よりも大きい値に設定される。
【００３５】
カウンタ４１ａの動作は第１の実施の形態のカウンタ４１とほぼ同様であるが、異なる点は、カウンタ４０ａからリセット信号が出力されたときに、カウント値を０にリセットすることである。
【００３６】
こうして、本実施の形態では、カウントイネーブル信号の出力停止後、デジタル比較器４２からアップ信号またはダウン信号が出力されるまで待った後に、次の周波数比較のために、カウンタ４０ａ，４１ａのカウント値をリセットすることができ、第１の実施の形態で説明した周波数比較を繰り返し行うことができる。
カウンタ４０ａは、リセット信号を出力した後に、参照クロックのカウントを再び開始すると共に、カウンタ４１ａに対してカウントイネーブル信号を出力すればよい。
【００３７】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図４は本発明の第３の実施の形態に係る周波数比較器４の構成を示すブロック図である。本実施の形態の周波数比較器４は、カウンタ４０，４１と、デジタル比較器４２ｂとを有する。
【００３８】
カウンタ４０，４１の動作は第１の実施の形態と同じである。デジタル比較器４２ｂの動作は第１の実施の形態のデジタル比較器４２とほぼ同様であるが、異なる点は、アップ信号またはダウン信号を出力する期間にアップダウンイネーブル信号を出力することである。このアップダウンイネーブル信号は、真のアップ信号またはダウン信号の出力期間であることを示している。
【００３９】
周波数比較器４の後段のアップダウンカウンタ５は、アップダウンイネーブル信号が出力されている期間のみ、アップ信号またはダウン信号に応じてカウント値を上下させ、アップダウンイネーブル信号が出力されていない期間では、周波数比較器４の出力を無視する。こうして、本実施の形態では、ノイズなどにより誤ってアップ信号やダウン信号が出力されたとしても、周波数制御回路による発振周波数の制御に影響を及ぼさないようにすることができる。
【００４０】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図５は本発明の第４の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１と同一の構成には同一の符号を付してある。本実施の形態は、第１の実施の形態で説明した第１のＶＣＯ２と第２のＶＣＯ３を１つのＶＣＯ７で実現したものである。
【００４１】
ＶＣＯ７の信号入力端子には入力データが入力され、入力データの電圧値遷移点をトリガとしてＶＣＯ７の再生クロックの位相が入力データの位相と合うように調整される。位相を調整された再生クロックは、入力データとの位相が合ったクロックとしてＶＣＯ７から出力され、ＦＦ１において入力データのリタイミングに使用される。
【００４２】
一方、周波数比較器４には、入力データと周波数が等しい参照クロックと、ＶＣＯ７から出力された再生クロックとが入力される。周波数比較器４、アップダウンカウンタ５、およびＤ／Ａ変換器６の動作は、第１の実施の形態で説明したとおりである。したがって、Ｄ／Ａ変換器６から制御電圧の供給を受けるＶＣＯ７は、参照クロックと同じ周波数で発振する。こうして、再生クロックは、入力データと位相および周波数が合致したクロックとなる。
【００４３】
本実施の形態によれば、第１の実施の形態と同様の効果を得ることができ、さらにＶＣＯの個数を２個から１個に低減することができる。
なお、周波数比較器４の構成は、第１〜第３の実施の形態で説明した構成のいずれであってもよい。
【００４４】
また、第１の実施の形態と同様に、ＶＣＯ７から出力される再生クロックを、１／ｎ倍（ｎは整数）に分周する分周器を介して周波数比較器４に入力するようにしてもよい。これにより、低速の参照クロックを用いることができるので、周波数比較器４に要求される動作速度を緩和することができる。
また、再生クロックの側だけではなく、参照クロックを１／ｍ倍（ｍは整数）に分周する分周器を用いてもよく、この場合には、参照クロックの周波数を、入力データのデータレートのｍ／ｎの周波数に設定しておけばよい。
【００４５】
さらには、分周器を用いるのではなく、参照クロックを逓倍器により周波数を上げて、その逓倍後の参照クロックとＶＣＯ７の出力信号の周波数を周波数比較器４で比較するようにしてもよい。
【００４６】
［第５の実施の形態］
次に、本発明の第５の実施の形態について説明する。図６は本発明の第５の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図５と同一の構成には同一の符号を付してある。本実施の形態は、第４の実施の形態で説明したＤ／Ａ変換器としてデルタシグマＤ／Ａ変換器６ａを用いた構成である。
【００４７】
図７はデルタシグマＤ／Ａ変換器６ａの構成を示すブロック図である。デルタシグマＤ／Ａ変換器６ａは、デジタル回路からなるデルタシグマ変調器６０と、受動素子からなる低域通過フィルタ６１とから構成される。
デルタシグマ変調器６０は、減算器６２と、積分器６３と、量子化器６４とを有する。
【００４８】
減算器６２は、入力信号（アップダウンカウンタ５から出力されるデジタルのカウント値）から量子化器６４の出力を減算する。積分器６３は、減算器６２の出力を積分する。量子化器６４は、積分器６３の出力を量子化した結果を出力する。
そして、低域通過フィルタ６１は、量子化器６４の出力から、入力信号（アップダウンカウンタ５のカウント値）の帯域外の信号を除去する。
【００４９】
デルタシグマ変調器６０では、アップダウンカウンタ５から出力されるデジタル値よりもサンプリング周波数を数倍以上高くしてフィードバックを行う。デルタシグマ変調器６０のフィードバックループにより、量子化器６４で発生する量子化雑音が高周波側にシェーピングされるため、量子化器６４のビット数が少なくても高い精度を実現することができる。このように、本実施の形態では、高い精度の制御電圧をＶＣＯ７に出力することができる。
【００５０】
また、本実施の形態では、Ｄ／Ａ変換器に、ほとんどがデジタル回路であるデルタシグマＤ／Ａ変換器６ａを用いることにより、第１〜第４の実施の形態に比べて、プロセス、電源電圧、温度のばらつきに対する耐性をさらに向上させることができる。
なお、本実施の形態では、デルタシグマ変調器６０として積分器が１つの１次デルタシグマ変調器を用いているが、２次以上の高次のデルタシグマ変調器を使用してもよい。
また、本実施の形態では、デルタシグマＤ／Ａ変換器６ａを第４の実施の形態に適用しているが、第１の実施の形態に適用してもよいことは言うまでもない。
【００５１】
［第６の実施の形態］
次に、本発明の第６の実施の形態について説明する。図８は本発明の第６の実施の形態に係るデルタシグマＤ／Ａ変換器６ａの構成を示すブロック図である。
本実施の形態のデルタシグマＤ／Ａ変換器６ａは、デルタシグマ変調器６５と、低域通過フィルタ６１とから構成される。デルタシグマ変調器６５は、第５の実施の形態のデルタシグマ変調器６０に対して、ディザ生成器６６と、加算器６７とを追加したものである。
【００５２】
ディザ生成器６６は、ディザと呼ばれる疑似雑音を発生する。加算器６７は、ディザ生成器６６で生成されたディザと積分器６３の出力とを加算して量子化器６４に入力する。
第５の実施の形態で説明したデルタシグマＤ／Ａ変換器では、ＤＣ信号または非常に低い周波数の信号が入力されると、フィードバックループ内でリミットサイクル発振と呼ばれる発振が起こり、入力信号とは無関係の周波数の強度が強くなり、精度が劣化することがある。本実施の形態では、フィードバックループ内にディザを注入することにより、リミットサイクル発振を防ぐことができる。ディザは、量子化雑音と同様にフィードバックループ内でシェーピングされるので、ディザの持つ周波数成分は抑圧される。
【００５３】
なお、図８では、量子化器６４の手前でディザを加算しているが、リミットサイクル発振が抑圧できればよいので，デルタシグマ変調器内の他の場所でディザを加算してもよいことはいうまでもない。
【産業上の利用可能性】
【００５４】
本発明は、電圧制御発振器の発振周波数を制御する周波数制御回路、および周波数制御回路を用いるＣＤＲ回路に適用することができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係るＣＤＲ回路の周波数比較器の構成を示すブロック図である。
【図３】本発明の第２の実施の形態に係る周波数比較器の構成を示すブロック図である。
【図４】本発明の第３の実施の形態に係る周波数比較器の構成を示すブロック図である。
【図５】本発明の第４の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。
【図６】本発明の第５の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。
【図７】本発明の第５の実施の形態に係るＣＤＲ回路のデルタシグマＤ／Ａ変換器の構成を示すブロック図である。
【図８】本発明の第６の実施の形態に係るデルタシグマＤ／Ａ変換器の構成を示すブロック図である。
【図９】従来のＣＤＲ回路の構成を示すブロック図である。
【符号の説明】
【００５６】
１…ＦＦ、２…第１のＶＣＯ２、３…第２のＶＣＯ３、４…周波数比較器、５…アップダウンカウンタ、６…Ｄ／Ａ変換器、６ａ…デルタシグマＤ／Ａ変換器、７…ＶＣＯ、４０，４１，４０ａ，４１ａ…カウンタ、４２，４２ｂ…比較器、６０，６５…デルタシグマ変調器、６１…低域通過フィルタ、６２…減算器、６３…積分器、６４…量子化器、６６…ディザ生成器、６７…加算器。
【特許請求の範囲】
【請求項１】
電圧制御発振器（ＶＣＯ）の発振周波数を制御する周波数制御回路において、
前記ＶＣＯの出力信号の周波数を参照クロックの周波数と比較し、この比較により検出した周波数差に応じた信号を出力する周波数比較器と、
この周波数比較器の出力信号に応じて出力するデジタル値を上下させるアップダウンカウンタと、
このアップダウンカウンタの出力をアナログ信号に変換して前記ＶＣＯの制御電圧として出力するＤ／Ａ変換器とを備えることを特徴とする周波数制御回路。
【請求項２】
請求項１に記載の周波数制御回路と、
前記制御電圧に応じて発振周波数が制御されかつ入力データの電圧値変移点により発振位相が制御される再生クロックを生成する第１のＶＣＯと、
前記再生クロックによって前記入力データのデータ識別を行うデータ識別回路と、
前記制御電圧に応じて発振周波数が制御される出力信号を前記周波数制御回路に出力する第２のＶＣＯとを備えることを特徴とするＣＤＲ回路。
【請求項３】
請求項１に記載の周波数制御回路と、
前記制御電圧に応じて発振周波数が制御されかつ入力データの電圧値変移点により発振位相が制御される出力信号を前記周波数制御回路に出力するＶＣＯと、
このＶＣＯの出力信号を再生クロックとして前記入力データのデータ識別を行うデータ識別回路とを備えることを特徴とするＣＤＲ回路。
【請求項４】
請求項２または３記載のＣＤＲ回路において、
前記Ｄ／Ａ変換器は、デルタシグマＤ／Ａ変換器であることを特徴とするＣＤＲ回路。
【請求項１】
電圧制御発振器（ＶＣＯ）の発振周波数を制御する周波数制御回路において、
前記ＶＣＯの出力信号の周波数を参照クロックの周波数と比較し、この比較により検出した周波数差に応じた信号を出力する周波数比較器と、
この周波数比較器の出力信号に応じて出力するデジタル値を上下させるアップダウンカウンタと、
このアップダウンカウンタの出力をアナログ信号に変換して前記ＶＣＯの制御電圧として出力するＤ／Ａ変換器とを備えることを特徴とする周波数制御回路。
【請求項２】
請求項１に記載の周波数制御回路と、
前記制御電圧に応じて発振周波数が制御されかつ入力データの電圧値変移点により発振位相が制御される再生クロックを生成する第１のＶＣＯと、
前記再生クロックによって前記入力データのデータ識別を行うデータ識別回路と、
前記制御電圧に応じて発振周波数が制御される出力信号を前記周波数制御回路に出力する第２のＶＣＯとを備えることを特徴とするＣＤＲ回路。
【請求項３】
請求項１に記載の周波数制御回路と、
前記制御電圧に応じて発振周波数が制御されかつ入力データの電圧値変移点により発振位相が制御される出力信号を前記周波数制御回路に出力するＶＣＯと、
このＶＣＯの出力信号を再生クロックとして前記入力データのデータ識別を行うデータ識別回路とを備えることを特徴とするＣＤＲ回路。
【請求項４】
請求項２または３記載のＣＤＲ回路において、
前記Ｄ／Ａ変換器は、デルタシグマＤ／Ａ変換器であることを特徴とするＣＤＲ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００９−１８２８９８（Ｐ２００９−１８２８９８Ａ）
【公開日】平成２１年８月１３日（２００９．８．１３）
【国際特許分類】
【出願番号】特願２００８−２２０５４（Ｐ２００８−２２０５４）
【出願日】平成２０年１月３１日（２００８．１．３１）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
【公開日】平成２１年８月１３日（２００９．８．１３）
【国際特許分類】
【出願日】平成２０年１月３１日（２００８．１．３１）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
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