【課題】ＦＭステレオ送信機において、水晶発振子を１つにし、コストダウンを図るとともに、ＰＬＬの基準発振器の高調波によりＦＭ放送帯に妨害を与えないようにする。
【解決手段】 Ｌチャネル信号、Ｒチャネル信号及びパイロット信号からステレオコンポジット信号に変換する手段１２、１５を備える。周波数変調手段１６、Ｃ４〜Ｃ６、Ｒ１〜Ｒ３、Ｌ１、Ｄ１、Ｄ２で搬送波が前記ステレオコンポジット信号により周波数変調された変調波を送信する。分周することにより３８ｋＨｚが得られるような発振周波数の発振器２を設け、周波数変調手段１６、Ｃ４〜Ｃ６、Ｒ１〜Ｒ３、Ｌ１、Ｄ１、Ｄ２はＰＬＬ回路３〜８を用いて前記発振周波数によって前記搬送波の周波数が制御されるようにする。一方、前記発振周波数を分周することにより前記パイロット信号とする。 （もっと読む）

【課題】 ＰＬＬ回路のＶＣＯ（Ｍ段リングオシレータ）を用いて周波数Ｆｏｕｔ、２Ｍ本の多相クロックを生成しようとした場合、ＶＣＯを周波数Ｆｏｕｔにて発振させる必要があり、リングオシレータ１段の遅延時間はＴｄ＝１／（２Ｍ・Ｆｏｕｔ）となる。所望する多相クロックの周波数が高くなればなるほど、また出力本数も多くなればなるほど、Ｔｄが小さい値となる。そのため安定した性能を得るのは設計が非常に困難な周波数領域となり、デバイス能力の限界により位相分解能を落とす必要が生じることもある。
【解決手段】 ＰＬＬ回路１１０のロック時の制御電圧Ｖｃｔｒｌにて遅延制御される遅延信号生成回路１１１，１１２を複数列並べて多重にすることで、遅延素子１０２，１０７の能力を高めることなく、かつ位相分解能を落とさずに高周波数の多相クロックを生成する。 （もっと読む）

本発明は周波数源（２２）の周波数の制御のための方法及び装置に関する。制御ユニット（２４）は、基準周波数発生器との接続がある場合に、周波数源の周波数と基準周波数によって決定される、新たな制御値を周波数源に供給し、新たな制御値及びその前の制御値に少なくとも基づいて、変化率の値を算出し、これらの値を対応する格納部（２６，２８）に格納する。別の制御ユニット（３０）は、基準周波数発生器との接続が無い場合に、変化率格納部（２８）に格納された変化率及び制御値格納部（２６）に格納された最後に使用された制御値に基づいて、新たな制御値を算出し、周波数源（２２）を制御するために新たな制御値を周波数源に供給する。
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【課題】同期回路を含む電子機器の電池電圧が低下してきた場合に、その電子機器の動作維持に対応できる上に、その構成が簡易であるクロック発生回路の提供。
【解決手段】カウンタ回路１４は、基準クロック発生回路１１からの基準クロックＳＣＬＫの１周期内において、リングオシレータ１３からのパルスＲＣＬＫをカウントする。ここで、このパルスＲＣＬＫの周波数は、電源３の電圧値を反映させたものとなり、そのカウント値もそれを反映させたものとなる。分周制御回路１５は、カウンタ回路１４のカウント値に従って、クロック分周回路１２の分周比を設定する。クロック分周回路１２は、その設定された分周比に応じて、基準クロック発生回路１１からの基準クロックＳＣＬＫを分周させて、その周波数を低下させる。 （もっと読む）

【課題】 回路規模の増大を抑制しつつ、ＰＬＬ回路の電磁輻射ノイズを低減させる。
【解決手段】 ＰＬＬ回路２を半導体チップ１に形成するとともに、ＰＬＬ回路２にリファレンスクロックＳａを入力するリファレンスクロック入力端子３ａ、ＰＬＬ回路２の周波数制御に用いられる制御電圧Ｓｂが入力される制御電圧入力端子３ｂおよびＰＬＬ回路２にて生成されたクロック信号Ｓｃを出力するクロック出力端子３ｃを配置し、制御電圧入力端子３ｂとリファレンスクロック入力端子３ａとの間隔Ａは、リファレンスクロックＳａによって制御電圧Ｓｂのレベル変動Ｂが発生するように設定し、制御電圧Ｓｂのレベル変動Ｂに対応してクロック信号Ｓｃのクロック発振周波数を所定の周期で変調させる。 （もっと読む）

ＶＣＯの周波数と基準周波数との間の位相差を決定し、ＶＣＯの周波数と基準周波数との位相差が２πラジアン以上の場合に誤差信号を出力する位相周波数検出器（ＰＦＤ）を有する位相同期ループ（ＰＬＬ）シンセサイザ（２００）において、少なくとも１つの電圧制御発振器（ＶＣＯ）（２１１）を粗調整するためのシステムに関する。続いて、ＰＦＤに生成された誤差信号の数を追従するために、監視装置（２１５）が用いられる。監視装置の回路が所定のレベルに到達する場合、ＶＣＯの自走周波数が粗調整され得る。本発明によって、回路の動作に影響を与える動作因子にかかわらずＰＬＬのＶＣＯが動作レンジに留まることが可能なようにＰＬＬを粗調整することを可能とする、大きな利点が示される。
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【課題】 ＰＬＬ回路の引き込みレンジの拡大と引き込み速度の高速化を簡単な構成にて実現する。
【解決手段】 ｎＴの単マークが連続するＶＦＯ区間をピックアップが走査中であるときの信号パターン（ｎ−１）Ｔ、ｎＴ、（ｎ＋１）Ｔの出現頻度の分布傾向から、ＰＬＬクロックの適正周波数に対するずれ量を検出し、このずれ量に応じた補正量ｆａを決定する。出現頻度の分布傾向が信号パターン（ｎ−１）Ｔの方に偏重している場合にはＰＬＬクロックの周波数を速める補正量＋Δｆに設定し、出現頻度の分布傾向が信号パターン（ｎ＋１）Ｔの方に偏重している場合にはＰＬＬクロックの周波数を遅らせる補正量−Δｆに設定する。設定した補正量ｆａを、デジタル位相比較器６０１にて検出された位相差に加算してＶＦＯ６０５に供給する。これにより、補正量ｆａが加味され、ＰＬＬレンジの拡大と引き込み動作の高速化が図られる。 （もっと読む）

【課題】複数回の周波数変換を行う通信装置において、周波数変換に用いる局部発振器の数を削減する。
【解決手段】送信系において、第1の周波数シンセサイザ51では、基準信号と帰還ループにより帰還された第1の出力信号(F4)との位相差に応じて該基準信号と同期した該第1の出力信号(F4)を出力し、第2の周波数シンセサイザ52では、該第1の出力信号(F4)と帰還ループにより帰還された第2の出力信号(F5)との位相差に応じて該第1の出力信号(F4)と同期した該第2の出力信号(F5)を出力する。そして、第1の周波数変換器1では、入力される第1の周波数信号(F1)を該第1の出力信号(F4)の周波数に従って第2の周波数信号(F2)に変換し、第2の周波数変換器2では、該第2の周波数信号(F2)を該第2の出力信号(F5)の周波数に従って第3の周波数信号(F3)に変換して送信する。 （もっと読む）

【課題】 基準信号に同期した信号を高速かつ安定的に発生する。
【解決手段】 位相差カウント部１５ａは、基準信号ｆ１と分周信号ｆ２との位相差をカウントし、位相差カウント値Ｃを生成する。しきい値判定部１５ｂは、位相差カウント値Ｃとしきい値を比較して、位相差カウント値Ｃがしきい値を超えたか否かを示す位相差判定信号Ｄ２を生成する。位相シフト処理部１６は、位相差判定信号Ｄ２により、位相差カウント値Ｃがしきい値を超えた状態であるしきい値範囲外を認識した場合は、位相差カウント値Ｃにもとづいて、位相差がゼロになるように分周信号ｆ２の位相を強制シフトする位相シフト処理を行って、位相差がゼロの状態からＰＬＬフィードバック制御を開始させる。 （もっと読む）

【課題】位相同期回路のループバンド幅を最適制御する。
【解決手段】位相同期回路は、電圧制御発振器４０のゲインを設定するゲイン設定回路６０と、チャージポンプ回路２０の電流の大きさ及びループフィルタ３０の容量値から決定される時定数を設定する時定数設定回路７０とを備えている。位相同期回路のループバンド幅は、ゲイン設定回路６０がゲインを所定値に設定し、時定数設定回路７０が時定数を所定値に設定することによって、所望値に設定される。 （もっと読む）

【課題】 ＶＣＯのＦ−Ｖ特性が温度や製造プロセスのばらつきにより変動した場合にも所望の周波数で発振できるようにＶＣＯの制御電圧を適切な値に制御する。
【解決手段】 参照周波数Ｆrefを有する参照信号と第１の周波数を有する第１の信号とを与えられて位相を比較し、この位相比較結果に基づいた制御電圧をＶＣＯ２１の入力端子に与えて発振周波数を有する第２の信号を生成して出力端子から出力し、この第２の信号をデバイダ１５に与えて分周して第１の信号を出力する位相同期ループ回路ＰＬＬ１１と、制御信号を生成してＶＣＯ２１に与える制御部ＣＴ２１とを備え、ＶＣＯ２１は、入力端子と出力端子との間にコイル及び可変容量が並列に接続され、さらに入力端子と出力端子との間に可変容量に並列に、複数の容量をスイッチにより選択的に接続する構成を有し、このスイッチは制御信号によりオン／オフが制御される。 （もっと読む）

【課題】Ｄ／Ａ変換器の２次、３次歪み誤差による影響を低減して、周波数特性を良好にする。
【解決手段】クロック数出力部２１４は、ゼロクロス検出器２１１がゼロクロスタイミングを予測すると、クロック数ｘ＝ｍをデータ修正部２３６とタイミング設定部１０５とに出力する。データ修正部２３６は、位相データを小さくなるように修正し、タイミング設定部１０５は、パルス信号Ｐnを、クロックVCO_CLKの（ｑ−ｍ）クロックだけ遅延させ、信号Ｓvとして位相比較器１０１に出力する。ゼロクロスタイミングは、クロック数ｘ＝０のときよりも、ｍクロックだけ早まり、データ修正も行われるため、Ｄ／Ａ変換器２０４の入力データは小さくなり、２次、３次歪み誤差による影響が低減される。 （もっと読む）

【課題】デッドロックを防止するデッドロック防止回路を備える位相同期ループ回路及びそのデッドロック防止方法を提供する。
【解決手段】位相周波数検出器、電荷ポンプ、ループフィルター、電圧制御発振器、及び主分周器を備え、電圧制御発振器の出力端と主分周器の入力端との間に連結され、電圧制御発振器の出力信号の周波数が所定の周波数より高い時、電圧制御発振器の出力信号を周波数分周して、主分周器に提供するデッドロック防止回路を備えることを特徴とする位相同期ループ回路である。 （もっと読む）

【課題】 電源投入時の周波数制御信号の電圧レベルに関わらず、ＰＬＬ回路のロック動作を補償するＰＬＬ回路を提供する。
【解決手段】 基準クロック信号を基に所定の信号を出力する位相比較器（１）と、位相比較器（１）から出力される出力信号のパルス幅に応じたアナログ信号を出力するチャージポンプ（２）と、アナログ信号を平滑化し、周波数制御信号を出力するループフィルタ（３）と、周波数制御信号に応じた発振周波数特性のクロック信号を出力する電圧制御発振器（４）と、出力クロック信号を分周する分周器（５）と、を有し、ゲイン制御回路（６）から入力される切替信号を基に、電圧制御発振器（４）内の遅延回路の遅延値を制御し、発振周波数特性を小さな値から大きな値に段階的に切り替える。 （もっと読む）

【課題】 無線ＬＡＮシステムのような頻繁にＯＮ／ＯＦＦを繰り返すシステムの高速化、低消費電力化を実現する。
【解決手段】 本発明のＰＬＬ回路は、電圧制御発振器１０１と、ループフィルタ１１０と、電圧制御発振器１０１が発振していない状態において、ループフィルタ１１０の電圧を制御するチャージポンプ１０９を備えているから、電圧制御発振器１０１が発振していない状態においても、チャージポンプ１０９の電圧を電圧制御発振器１０１が所定の周波数で発振している状態における電圧に制御することができる。これにより、ＰＬＬ回路をＯＮするときにループフィルタ１１０から電圧制御発振器１０１に電圧信号を出力することにより、プルイン時間を短くすることができる。 （もっと読む）

【課題】外部からの制御無しに、自己で自動的に復帰動作を行うことを可能としたＰＬＬ回路を提供する。
【解決手段】デッドロック検出回路は、クロック信号をカウントするカウンター回路を有し、デッドロック状態で前記カウンター回路が所定数の前記クロック信号をカウントした時に出力する出力信号に応じて、デッドロック検出信号を出力し、前記デッドロック検出信号によりデッドロックが解除される。また、通常動作時にカウンター回路がＰＬＬ回路にノイズを与えることがないことを特徴とする。 （もっと読む）

【課題】キャリア周波数誤差が大きい場合や、基地局のシンボルクロック信号の位相と移動端末のシンボルクロック信号の位相が大きく異なっている場合においても、高速に位相引き込み動作を行うと共に、安定した再生シンボルクロック信号を生成することができる、簡単な構成のシンボルクロック再生回路を得る。
【解決手段】デジタル移動通信端末での再生シンボルクロック信号の位相が、基地局のシンボルクロック信号の位相に対して逆位相であることを検出する逆位相検出器５を備え、該逆位相検出器５が再生シンボルクロック信号の位相が逆位相状態であることを検出すると、直ちにカウンタ６の自走カウンタ値を初期化するリセット信号をカウンタ６に出力するようにした。 （もっと読む）

【課題】基準入力信号の周期に不連続が生じても電圧制御発振器の安定状態への収束を短時間に行い、安定度の高いクロック信号を生成するＰＬＬ回路を提供する。
【解決手段】本発明のＰＬＬ回路は、クロックを出力する電圧制御発振器と、クロックをカウントして第１の信号を出力し基準入力信号によりリセットされる第１のカウンタと、クロックをカウントして第２の信号を出力しカウンタ値が所定値になるとリセットされる第２のカウンタと、第１の信号と第２の信号の位相を比較する位相比較器と、制御電圧を出力するループフィルタと、基準入力信号の周期が基準周期より長くなると不連続入力検出信号を出力するスキュー検出デコーダと、不連続入力検出信号を入力した後に到来した基準入力信号により第２のカウンタをリセットするスキューリセットパルス作成回路と、不連続入力検出信号を入力してから所定期間ループフィルタに電圧を印加する充電回路と、を有する。 （もっと読む）

【課題】 ＰＬＬシンセサイザを搭載し、基地局との間で間欠的に通信を行う度に前記ＰＬＬシンセサイザを能動化するようにした無線通信装置において、通信品質を確保しつつ、低消費電力化を実現する。
【解決手段】 ＣＰＵ６は、ＲＳＳＩ計測部１２に基地局からの受信電波レベルを計測させ、メモリ５への設定値以下の低受信レベル環境では、通信品質を確保するために、次の通信スロット以降、ＰＬＬシンセサイザ部１０を通常ロックモードとする。一方、設定値よりも高い高受信レベル環境では、次の通信スロットで、一旦高速ロックモードに切換える。さらにＢＥＲ計測部１３で受信ＢＥＲを計測し、メモリ５への設定値よりも大きい高ＢＥＲ環境では、通信品質を確保するために通常ロックモードに戻し、以下の低ＢＥＲ環境では、電源ＯＮ時間を短くして省電力化を図るために、高速ロックモードを保持する。 （もっと読む）

【課題】 互いに異なる位相を有した複数個のクロック信号を発生することができる遅延同期ループを提供する。
【解決手段】 クロック信号とフィードバッククロック信号との位相差を検出し、前記位相差によって変化する複数ビットの遅延制御信号を発生する位相検出器１２と、前記複数ビットの遅延制御信号に応答して前記クロック信号を遅延させて複数個の出力クロック信号及び前記フィードバッククロック信号を発生する所定個数の縦続接続された第１の遅延セルを具備する第１の遅延器１８と、前記複数個の遅延制御信号に応答して反転クロック信号を遅延させて複数個の反転出力クロック信号を発生する所定個数の縦続接続された第２の遅延セルを具備する第２の遅延器２２と、前記複数個の出力クロック信号及び前記複数個の反転出力クロック信号の中で関連があるクロック信号を位相混合して補正された複数個の出力クロック信号を発生する位相混合器２４とを含む。 （もっと読む）