【課題】クロック分配回路のクロック遅延を補正するクロック遅延補正回路で固定遅延手段を除き、設計時における設計検証を容易にする。
【解決手段】クロック遅延補正回路１０は、分配クロックＣＬＫの周期を示す周期データを生成する周期データ生成手段１１と、可変遅延時間を持ち分配クロックＣＬＫを遅延して出力クロックＣＯＵＴ１を生成する可変遅延回路１２１と、出力クロックＣＯＵＴ１の位相と基準クロックＣＲＥＦ１の位相とを比較する位相比較回路１２２と、位相比較回路１２２の比較結果に従ってカウントＵＰするカウンタ１２３とを有し、カウンタ１２３のカウント値で可変遅延回路１２１の遅延時間を制御する。 （もっと読む）

【課題】クロック信号のデューティサイクル補正を行うために、確実かつ簡便に実現される技術を提供する。
【解決手段】クロック信号（ＣＬＫ）から第１グループおよび第２グループのｎ個の遅延された各バージョンをそれぞれ生成するために各遅延デバイス（ＤＡ、ＤＢ）を設ける。第１グループの各バージョンでは前側エッジが後側エッジに対して時間増分τだけずつ段階的に遅延し、第２グループの各バージョンでは後側エッジが前側エッジに対して時間増分τだけずつ段階的に遅延する。第１グループの信号が消失する点での遅延増分値の順序数ｘを確定する。第２グループの各信号が発振が消失する点での遅延増分値の順序数ｙを確定する。遅延補正デバイス（ＤＣ）を、ｘ＞ｙまたはｘ＜ｙである場合にクロック信号のパルスの前側エッジまたは後側エッジを（Ｖ＝τ×｜ｘ−ｙ｜／２）だけ遅延して補正クロック信号ＣＬＫ’を得るために制御可能に設ける。 （もっと読む）

【課題】高速なシリアルインターフェースに対しても、周波数比較動作と位相比較動作の制御をより簡単に行うクロックデータリカバリ制御回路であって、周波数検知を正確に行う周波数検知回路を備えるクロックデータリカバリ制御回路を、提供する。
【解決手段】クロックデータリカバリ制御回路は、周波数制御系と位相制御系とを一定周期で切り替える切り替え制御手段と、位相制御系が動作しているときに、受信シリアルデータがクロックデータリカバリ回路の動作範囲内であることを検知する周波数検知回路とを備え、周波数検知回路が、位相制御系が動作しているときに、受信データから抽出したクロックを基に動作する第１のカウンタと、ＰＬＬクロックを基に動作する第２のカウンタを含み、位相制御系が動作しているときに、第１のカウンタのカウンタ値が、第２のカウンタのカウンタ値の所定のウィンドウ幅の内にあるか否かを判断して、周波数検知を行う。 （もっと読む）

【課題】スプリアスの影響がなく追加される回路規模の小さい、ロックアップタイムの短縮されたＰＬＬ回路を提供する。
【解決手段】位相比較回路によって検出された位相差信号は外部トリガにより切断されるスイッチ１を備えたチャージポンプに接続し、チャージポンプの出力は、ローパスフィルタを経由して外部トリガにより切断されるスイッチ２を経由して電圧制御発振回路を駆動し、さらにチャージポンプの出力は電圧ホロワに入力され、電圧ホロワは外部トリガにより接続されるスイッチ３を経由して電圧制御発振回路を駆動し、分周期は初期化端子を備え帰還信号を出力し、フリップフロップ回路の出力が分周器の初期化端子に接続され、フリップフロップ回路は、外部トリガが入力されないときは基準信号によって分周器の初期化が解除されその状態を保ち、外部トリガが入力されたときは基準信号によって初期化されその状態を保つ信号を出力することを特徴とする。 （もっと読む）

【課題】遅延同期回路において、定常位相誤差を発生させることなく遅延同期ループの誤動作を回避することができる技術を提供する。
【解決手段】遅延同期回路において、遅延同期ループ（ＤＬ）１の外に制御回路（ＣＮＴ）２を設け、遅延同期ループ１の位相比較において、基準信号（Ｆｒ）と出力信号（Ｆｏ）の位相比較の対応関係が設定周期分ずれるように、制御回路２から遅延同期ループ１に制御信号（Ｓ）を出力する。 （もっと読む）

【課題】電圧制御水晶発振器の経年変化による異常が発生しても、この異常を確実に検出できるようにした位相同期ループ回路を提供する。
【解決手段】カウンタ１１１にて外部クロック信号から内部クロック信号に同期した矩形波信号を生成するとともに、カウンタ１１２−２にて内部クロック信号から外部クロック信号の異常を検出するために必要なウインドウ信号Ｗ１を生成し、カウンタ１１５にて内部クロック信号から電圧制御水晶発振器１２の異常を検出するために必要なウインドウ信号Ｗ２を生成し、異常判定制御部１１４−２にて矩形波信号の立ち上がりがウインドウ信号Ｗ１，Ｗ２のハイレベル期間内に入っているか否かを判定し、ウインドウ信号Ｗ１のハイレベル期間に入っていて、ウインドウ信号Ｗ２のハイレベル期間内に入っていない場合に、電圧制御水晶発振器１２の異常と判定するようにしている。 （もっと読む）

【課題】出力周波数範囲の広い、かつロックアップタイムの短い電圧制御発振器を低コストで集積化した周波数シンセサイザを提供することを目的とするものである。
【解決手段】周波数シンセサイザは複数の発振バンドを有する電圧制御発振器を備え、利用周波数に応じて発振バンドを選択する際に、発振バンドを制御する信号および電圧制御発振器の発振周波数を元に、発振バンドを選択する方法を変える事で、精度良くかつ短時間で発振バンドの選択を行なうことができる。 （もっと読む）

【課題】所定の周波数変化範囲を確保しながら位相雑音特性を改善する。
【解決手段】インバータ２１〜２３がリング状に直列接続されたリング発振部２０ａと、リング発振部２０ａに対応する複数のインバータ２４〜２６がリング状に直列接続されたリング発振部２０ｂ、対応するインバータ２１と２４、２２と２５、２３と２６の出力間にインバータ２１、２２、２３側を入力として接続されたインバータ２７、２９、３１と、インバータ２４、２５、２６側を入力として接続されたインバータ２８、３０、３２と、インバータ２１〜２３、２４〜２６に制御電圧を供給する第１の制御端子４７とを備えたリング発振回路で、インバータ２７〜３２の入力にゲート電圧で抵抗値が変化するＭＯＳＦＥＴ４１〜４６を設け、ＭＯＳＦＥＴ４１〜４６のゲートに制御電圧を供給する第２の制御端子４８を設け、第１、第２の制御端子４７、４８に供給する電圧により発振周波数を制御する。 （もっと読む）

【課題】基準クロックに異常が発生しても、この異常に対処し得る位相同期ループ回路を提供する。
【解決手段】カウンタ１１１にて外部クロック信号から内部クロック信号に同期した矩形波信号を生成するとともに、カウンタ１１２−２にて内部クロック信号から外部クロック信号の異常を検出するために必要なウインドウ信号を生成し、異常判定制御部１１４−２にて矩形波信号の立ち上がりがウインドウ信号のハイレベル期間内に入っているか否かを判定し、入っていない場合に、矩形波信号の立ち上がりがウインドウ信号のハイレベル期間内に入るようにカウンタ１１１を制御すると共に、スイッチ１３のオン／オフを制御して、電圧制御水晶発振器１２への制御電圧の供給を制御するようにしている。 （もっと読む）

【課題】位相比較回路等を用いることなく、簡単な構成で遅延フィードバック値を容易に得ることができ、複雑な制御を容易に行うことができるデジタルＤＬＬ回路を提供する。
【解決手段】遅延目標値を保持するレジスタ１１、リングオシレータ１２、測定周期を決めるために、外部の基準クロックＲＣＬＫをカウントする第１カウンタ１３、第１カウンタ１３で決まる測定周期ごとにリングオシレータ１２の発振出力クロックＣＬＫをカウントする第２カウンタ１４、デジタル制御の可変遅延回路１５、および第１カウンタ１３のカウント値Ｃ１を基に、第１カウンタ１３および第２カウンタ１４のリセット、起動、さらに必要に応じて停止の制御を制御信号ＣＴＬ１、ＣＴＬ２に基づいて行い、第２カウンタ１４のカウント値Ｃ２とレジスタの遅延目標値ＤＶをデジタル演算して、この演算結果を可変遅延回路１５に遅延制御値ＤＣＶとして与える制御回路１６を有する。 （もっと読む）

【課題】信号の立ち上がり側と下がり側の遅延は個別に制御でき、クロックのデューティーずれやデータ信号の立ち上がり/立ち下がりの遅延差を補償することができるデジタルＤＬＬ回路を提供する。
【解決手段】信号の立ち上がりエッジ側遅延指定のための第１遅延指定値を保持する第１レジスタ１１、信号の立ち下がりエッジ側遅延指定のための第２遅延指定値を保持する第２レジスタ１２、信号の立ち上がり側と下がり側の遅延を個別に制御可能なデジタル制御可変遅延回路１３、および可変遅延回路１３の立ち上がり側遅延と立ち下がり側遅延をそれぞれ第１レジスタ１１の第１遅延指定値および第２レジスタ１２の第２遅延指定値に維持するよう制御を行う制御回路１４を有する。 （もっと読む）

【課題】 量子化誤差の蓄積を回避しつつ、ローカルクロックの過剰なドリフトを回避するローカルクロックの正確な補正方法等を提供する。
【解決手段】上述した課題は、複数のレート係数の中からレート係数のシーケンスを選択する段階と、徐々に長くなっている置換周期内において前記レート係数のシーケンスをそれぞれ蓄積する段階とを有するローカル時間を補正する方法等により解決することができる。 （もっと読む）

【課題】温度が変化する環境下において、ＣＲ発振回路を利用して生成されるクロック信号の発振周波数自体が一定となるように補正できるマイクロコンピュータを提供する。
【解決手段】マイクロコンピュータのＥＥＰＲＯＭに、温度により変動するＣＲ発振回路の発振周期データを記憶しておき、ＣＰＵは、温度検出回路によって検出される温度に応じてＥＥＰＲＯＭに記憶されているデータを読み出し（ステップＳ２，Ｓ３）、決定した逓倍値をＤＰＬＬ回路に設定することで（ステップＳ４，Ｓ５）逓倍クロック信号の発振周波数を補正する。 （もっと読む）

【課題】高速に周波数切り換えが可能であり、且つ小型でスプリアスを低減することが可能な位相比較回路を提供する。
【解決手段】本発明の一実施形態に係る位相比較回路は、制御回路からの制御信号に基づいて、クロックを分数分周した分数分周信号を生成する分数分周器と、分数分周信号を整数分周した第１の整数分周信号を生成する第１の整数分周器と、基準クロックを整数分周した第２の整数分周信号を生成する第２の整数分周器と、切換信号に基づいて、分数分周信号と第１の整数分周信号とのいずれか一方を選択的に出力する第１の選択回路と、制御回路からの切換信号に基づいて、基準クロックと第２の整数分周信号とのいずれか一方を選択的に出力する第２の選択回路と、第１の選択回路からの出力信号と第２の選択回路からの出力信号との周波数差および位相差を表す比較信号を生成する位相比較器とを備えている。 （もっと読む）

【課題】本発明はクロック再生装置に関し、バーストモードに対応でき、また１０Ｇｂｐｓ以上の高速通信の場合にも安定に発振することができるクロック再生装置を提供することを目的としている。
【解決手段】入力データを受けて該入力データからパルスを作成するパルス作成回路２０と、ゲート付きオッシレータ３１と、該ゲート付きオッシレータ３１の出力と基準クロックとを比較し、その比較結果により前記ゲート付きオッシレータ３１に遅延時間を設定するための位相制御信号を与える周波数コントロール回路３２から構成されるクロック再生回路３０と、によりなり、前記パルス作成回路２０の出力で前記ゲート付きオッシレータ３１をリセットすると共に、当該ゲート付きオッシレータ３１の出力をクロック再生出力とするように構成される。 （もっと読む）

【課題】本発明はクロック再生装置に関し、バーストモードに対応でき、また２０Ｇｂｐｓ以上の高速通信の場合にも安定に発振することができるクロック再生装置を提供することを目的としている。
【解決手段】ゲート付きオッシレータ２５と、該ゲート付きオッシレータ２５の出力と基準クロックの位相とを比較し、その比較結果により前記ゲート付きオッシレータ２５に遅延時間を設定するための位相制御信号を与える周波数コントロール回路２６から構成されるクロック再生回路１０と、によりなり、前記ゲート付きオッシレータ２５は内部に２系統の発振回路を有しており、該ゲート付きオッシレータ２５のリセット入力端子に入力データを入力し、該入力データが“Ｈ”の時と“Ｌ”の時とで異なるルートの発信回路を動作させるように構成される。 （もっと読む）

【課題】半導体集積回路装置において、オーバーヘッドを低減することができるクロック生成技術を提供する。
【解決手段】外部から入力されたクロックを逓倍するＰＬＬ回路１０９ａと、ＰＬＬ回路１０９ａで逓倍されたクロックを分周してシステムクロックを生成する分周回路１１０ａ及び選択回路１１１ｃと、外部から入力されたクロックを逓倍するＰＬＬ回路１０９ｂと、ＰＬＬ回路１０９ｂで逓倍されたクロックを分周して通信回路用クロックを生成する分周回路１１０ｂ及び選択回路１１１ｄとを有し、ＰＬＬ回路１０９ａは、リセット後、次のリセットまでに再設定可能であり、ＰＬＬ回路１０９ｂは、リセット後、次のリセットまでは再設定できない半導体集積回路装置。 （もっと読む）

【課題】カウント値を維持した後で出力するカウンタ及び該カウンタを備える位相固定ループを提供する。
【解決手段】選択部及びカウント部を備えるカウンタ。選択部は、所定の選択信号に応答して、クロック信号またはホールド信号を選択して出力する。カウント部は、クロック信号をカウントし、ホールド信号に応答してクロック信号をカウントしたクロック数を維持した後に、維持したクロック数を出力する。これにより、伝搬遅延時間に関係なく安定的にカウント値を出力しうる。 （もっと読む）

速い始動時間及び定常状態での低い雑音を有する周波数源が提供される。周波数源は、発振器（１０２）と、発振器始動でのアナログＡＧＣループと定常状態の動作でのデジタルＡＧＣループとの間を切り替えるハイブリッド自動利得制御（ＡＧＣ）ループとを含む。アナログＡＧＣループは、発振器（１０２）に接続されたピーク検出器（１０４）と、ピーク検出器（１０４）出力と基準電圧との差を積分する誤差積分器（１０６）とを含む。デジタルＡＧＣループは、ピーク検出器出力と高／低基準電圧とを比較する比較器（１１０）と、タイマ信号を与える発振器（１０２）カウンタと、デジタル・ワードを供給されるデジタル／アナログ変換器（ＤＡＣ）（１１４）と、ＤＡＣ（１１４）と発振器（１０２）との間のロー・パス・フィルタ（１１６）とを含む。タイマ信号は、マルチプレクサ（１０８）にアナログＡＧＣループ又はデジタルＡＧＣループのいずれかを選択させる。
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【課題】 原クロックの周波数に対して再生クロックの周波数が定常的に大きいあるいは小さいという状況が継続しないようにしたクロック再生装置を提供する。
【解決手段】 クロック再生装置は、送信装置から受信中のデータから原クロック情報を取得する信号検出器１０１と、再生クロックを出力するＶＣＸＯ１１１と、信号検出器１０１にて取得した原クロック情報の中から、同期合わせに用いる同期合わせ用クロック情報として原クロック情報を選択する信号選択器１０２とを備える。ＶＣＸＯ１１１は、原クロック情報から求められる同期合わせ用クロック情報の間隔と、再生クロックにより計測される同期合わせ用クロック情報の取得時間の間隔との差を、同期合わせ用クロック情報の間隔で除した値に基づいて制御される。信号選択器１０２は、再生クロックが原クロックに近づくに従って、同期合わせ用クロック情報を選択する頻度を低くする。 （もっと読む）