【課題】入力信号の欠落により発生する出力クロック信号のずれを適切に補正しつつ、入力信号に同期した出力クロック信号を生成することができるクロック生成回路を提供する。
【解決手段】所定の周波数を有する入力信号を所定の逓倍比で逓倍して出力クロック信号を生成するクロック生成回路１０を提供する。このクロック生成回路１０は、入力信号を逓倍して出力クロック信号を生成するＰＬＬ回路１００と、ＰＬＬ回路１００の逓倍比を変更する補正回路２００と、を備え、補正回路２００は、入力信号に同期した入力同期信号と出力クロック信号に同期した出力同期信号との時間差が減少するにように、入力信号の１周期より長い補正周期毎の補正区間においてのみＰＬＬ回路１００の逓倍比を所定の逓倍比から当該所定の逓倍比を増加又は減少した逓倍比に変更し、ＰＬＬ回路１００は、補正区間において、変更された逓倍比で入力信号を逓倍する。 （もっと読む）

【課題】従属同期クロック信号生成装置に関し、従属同期用クロック信号の系切替え時に瞬断なくクロック信号を供給し、擾乱の無い装置供給用クロック信号を供給する。
【解決手段】外部から２系統の従属同期クロック信号を入力し、該従属同期クロック信号の１周期分の信号の開始部分を検出してハイレベル信号を出力し、該従属同期クロック信号の１周期未満のタイミングでローレベル信号を出力する２系統のクロック信号生成部（＃０）１−１，（＃１）１−２と、該クロック信号生成部から出力される信号の論理和信号をクロック信号としてＰＬＯ部６−７出力する論理和信号出力部１−３を備える。クロック信号生成部は、内部自走クロック源１−４のクロックをカウントして従属同期クロック信号の１周期未満のタイミングでローレベル信号をフリップフロップ回路１−１２，１−２２のリセット端子に入力して強制的にローレベル信号を出力させる。 （もっと読む）

【課題】 ＣＰＵの負荷を軽減するとともに、回路規模またはシステムの規模の増大の抑制が可能なクロック生成回路を提供する。
【解決手段】 制御信号に基づいてクロック信号の周波数を制御して出力する発振回路と、所定期間、発振回路が出力するクロック信号のパルス数をカウントしてカウント値を生成するカウンタと、カウント値と、予め設定された周波数に基づいた設定値と、を減算して差分データを生成する減算回路と、差分データに基づいて、制御信号値を補正する制御信号生成補正回路と、制御値信号をアナログ信号に変換して制御信号を生成し、発振回路に出力するデジタル−アナログ変換回路と、を備えることで、上記課題を解決することができる。 （もっと読む）

【課題】逓倍クロック信号の基準クロック信号に対する同期ずれを補正することができるクロック信号出力回路を提供する。
【解決手段】位相誤差補正回路１２は、基準クロック信号ＰＲＥＦと逓倍クロック信号ＰＯＵＴとの位相差を検出し、その位相差に応じて、逓倍クロック信号ＰＯＵＲの出力位相を基準クロック信号ＰＲＥＦに同期させる補正を、１制御周期の間に複数回実行する。 （もっと読む）

【課題】位相ロック回路において、電圧制御発振回路や分周回路の性能が設計時よりばらついた場合であっても、電圧制御発振回路が出力する高速クロックを分周回路で良好に分周できるようにして、不良品を低減する。
【解決手段】第１の分周回路４に加えて、この分周回路４よりも動作速度の遅い第２の分周回路５を備える。前記２つの分周回路４、５で分周されたクロックの周波数同士を周波数比較回路６で比較し、第２の分周回路５の分周クロックの周波数よりも第１の分周回路４の分周クロックの周波数の方が速い場合には、ＶＣＯ発振抑制回路７が電圧制御発振回路３出力クロックＦｏｕｔの発振周波数を抑制する。 （もっと読む）

【課題】半導体集積回路の電磁干渉を減少させる周波数調整装置及びそれを含むＤＬＬ回路を提供する。
【解決手段】本発明の周波数調整装置は、基準クロックに応答して１ビットずつレベル遷移する複数のビットの周波数制御信号を生成する周波数制御信号生成部と、及び前記複数のビットの周波数制御信号に応答して、入力される基準クロックの周波数を調整する周波数調整部とを含むことを特徴とする。また、他の発明の周波数調整装置は、基準クロックの周波数を複数の分周比に分周して複数のビットの周波数制御信号を生成する周波数制御信号生成部、及び複数のビットの周波数制御信号に応答して、入力される基準クロックの周波数を調整する周波数調整部とを含むことを特徴とする。 （もっと読む）

局部発振器からの局部信号と遠隔発振器からの基準クロック信号の間で周波数を同期させるデジタル周波数ロックループに関連するシステムおよび方法。基準カウンタは、基準クロック信号内のパルスごとにその計数を増分する。基準カウンタ内の値は、設定可能な基準値と比較される。基準カウンタ値と基準値の一致が発生するたびに、ヒット信号が生成され、基準カウンタ値が再初期化される。上記と同時に、局部信号からのパルスごとにフィードバックカウンタが増分される。ヒット信号が生成されると、フィードバックカウンタ内の値が設定可能なフィードバック値と比較（減算による）されて、差の値を生成する。次いで差の値が、局部発振器の周波数を増大または減少させるのに使用するための周波数調整信号に変換される。ヒット信号はまた、フィードバックカウンタを再初期化する。 （もっと読む）

本発明は、注入ロック発振器（１９）と、デジタル位相検出器（２６）を有する位相制御ループ（２５）とを備えた、ベースバンドシリアル信号からクロックを抽出する装置に関する。発振器（１９）はその周波数の値を制御するデジタル制御入力部（２４）を備え、位相制御ループ（２５）は、デジタル位相検出器（２６）から供給されるデジタル信号の相対値を累算し、発振器（１９）用のデジタル形態の制御信号を渡す、カウント回路（３０、３５）を備える。
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【課題】 電源ノイズの影響を抑制し、ジッタを低減できる電圧制御発振器を提供する。
【解決手段】 入力電圧を該入力電圧に応じた制御電流に変換する電圧電流変換回路１と、該制御電流に基づいて発振信号を出力する電流制御発振回路２とを備えた電圧制御発振器６０において、電圧電流変換回路１は、電圧制御発振器６０の発振を開始させる動作電流を供給する定電流生成部と、該動作電流により入力電圧に応じた制御電流を生成する制御電流生成部と、起動信号に基づいて該動作電流の供給および遮断を行う電流供給スイッチ１７とを有し、電流供給スイッチ１７を制御することにより、発振周波数が安定するまでの時間を短縮し、電源ノイズの影響を抑制する。 （もっと読む）

【課題】エクステンダ部の動作遅延時間を短縮して、分周比切り替え動作の誤動作に対するマージン時間を十分に確保し得るプリスケーラを提供する。
【解決手段】プリスケーラ２１ｂは、分周比切り替え信号に基づいて、分周比を切り替えながら入力信号ｆvcoを分周する分周切り替え部Ｃと、分周切り替え部の出力信号を所定の分周比で分周するエクステンダ部Ｅとを備える。分周切り替え部Ｃは複数段のフリップフロップＦＦ１〜ＦＦ３を有し、エクステンダ部Ｅの少なくとも一部を同期型カウンタで構成するとともに、少なくとも一部を非同期型カウンタで構成する。 （もっと読む）

【課題】ＤＬＬ回路を備えたＬＳＩの電磁放射強度を低減し、電磁放射ノイズの電子機器への影響を低減する。
【解決手段】ＤＬＬ回路は、入力信号に基づいて同期基準信号を生成する入力回路１０１と、同期基準信号を遅延する第１遅延部１０２と、前記第１遅延部１０２によって遅延された同期基準信号の同期位置を調整し、同期対象信号を生成するタイミングオフセット回路１０３と、 前記同期基準信号と前記同期対象信号との位相差を比較する位相比較回路１０５と、前記位相比較回路１０５の比較結果に基づいて前記第１遅延部１０２の出力信号を選択する第１制御回路１０６と、前記同期基準信号又は前記同期対象信号を遅延する第２遅延部１０４と、前記位相比較回路１０５の比較結果が所定の範囲内である場合に、前記第２遅延部１０４の出力信号を選択する第２制御回路１０７と、を備え、前記位相比較回路１０５は、前記同期基準信号と前記同期対象信号のうち前記第２遅延部１０４によって遅延された信号と他方の信号との位相差を比較する。 （もっと読む）

【課題】従来のジッタを測定する回路では、簡単な回路構成で、正確にジッタの変動率を測定することが困難であった。
【解決手段】ジッタ判定回路は、発振回路と、ＰＬＬ回路の出力クロックが与えられ、測定期間指定信号に基づいて、測定期間信号を出力する測定期間設定回路と、測定期間信号が出力されている間に発振回路の出力するクロック数をカウントするカウンタと、測定期間信号が出力されている間に発振回路の出力するクロック数の基準カウント値を設定する基準カウント値決定回路と、カウンタのカウントした最大カウント値、最小カウント値及び基準カウント値に基づいてＰＬＬ回路のジッタの誤差を判定する誤差判定回路とを有する。 （もっと読む）

【課題】同期元基準信号のジッタ、ワンダの影響を除去可能とする回路の提供。
【解決手段】到着クロックに同期した同期基準信号を出力する同期元クロック受信部と、同期元クロック監視用の複数のウィンドウを生成するウィンドウ生成部と、ウインドウがアクティブのとき同期基準信号がアクティブの場合、アクティブの出力信号を出力する複数の判定部と、複数の判定部からの出力信号をカウントし同期基準信号が各ウィンドウのタイミングで何回検出されたかをカウントする複数のカウンタとを備えている入力クロック監視部と、予め設定された閾値と複数のカウンタよりそれぞれ出力されたカウント値の比較を行い、比較結果とカウント値を出力する複数の比較部と、複数の比較部から出力された閾値との比較結果を元に入力クロック監視部の判定部の制御を行う閾値判定部を備えたクロック補正判定部と、判定結果収集部と、ＰＬＬを備える。 （もっと読む）

【課題】 ＶＣＯの出力に生じている周波数変動を動的に補正し、これによりロングタームジッタを削減することが可能な位相調整回路の提供。
【解決手段】 周波数比較部１２において、基準クロックＲＩＮ１の分周クロックＲＥＦ１の周波数とフィードバッククロックＦＩＮ１の分周クロックＦＢ１の周波数を測定および比較し、位相調整部１３において、周波数比較部１２の比較結果により、ＦＢ１の周波数がＲＥＦ１より高ければカウンタ１３−１をカウントアップして可変遅延回路１３−２の遅延量を増やし、ＦＢ１の周波数がＲＥＦ１より低ければカウンタ１３−１をカウントダウンして可変遅延回路１３−２の遅延量を減らす。 （もっと読む）

【課題】製造プロセスにおけるばらつきが原因による同期期間や同期期間終了後の自走期間において、周波数が変動することがなく、安定した動作を実現し、また安価な半導体装置を提供する。
【解決手段】第１の基準クロック信号を生成する基準クロック信号生成回路と、第１基準クロックの信号及び同期信号を用いて第１の基準クロック信号の立ち上がりのエッジ数を計数する第１のカウンタ回路と、第１のカウンタ回路の計数値を用いて第１の基準クロック信号の立ち上がりのエッジ数を計数する第２のカウンタ回路と、第１のカウンタ回路の計数値を用いて第１の基準クロック信号を分周し、第２の基準クロック信号を生成する第１の分周回路と、第２の基準クロック信号を分周し、クロック信号を生成する第２の分周回路と、を有するクロック生成回路を半導体装置に搭載する。 （もっと読む）

【課題】設定すべきパラメータ数が減ぜられて使い勝手の向上が図られると共に、回路の簡略化を図ることが可能な分数分周ＰＬＬ装置、およびその制御方法を提供すること
【解決手段】第１分周信号ｆｐｒの初期のＡサイクルの期間は、第２分周信号ｆＡがハイレベル、第３分周信号ｆＢがローレベルに維持される。３モジュラスプリスケーラ１３は（Ｍ＋１）分周値となる。引き続くＢサイクルでは、第２分周信号ｆＡがローレベル、第３分周信号ｆＢがハイレベルである。３モジュラスプリスケーラ１３は、ΣΔ変調器８から出力される擬似乱数の符号に合わせて、負値の場合に（Ｍ−１）分周値、正値の場合に（Ｍ＋１）分周値となる。その後は、Ｍ分周となる。比較分周器４では、擬似乱数値Ｂｘを含む（ＭＮ＋Ａ＋Ｂｘ）の分周値が得られる。負値を含む擬似乱数をそのまま使用してΣΔ変調による分数分周を実現できる。 （もっと読む）

【課題】本発明は携帯装置等のタイマ回路及びプログラムに関し，低周波数（３２ＫＨｚ ）の水晶発振子を使用しても長時間の計時を行っても誤差の累積を防ぐことを目的とする。
【解決手段】低周波数の水晶発振子の出力をカウントしてほぼ１ミリ秒毎の出力を発生する第１のカウンタと，該カウンタの出力をカウントしてｍミリ秒毎の出力を発生する第２のカウンタと，第２のカウンタの出力を処理装置に供給するタイマ回路であって，第１のカウンタを「３２」または「３３」のカウント容量の一方でカウントするよう切替える切替回路を設け，第２のカウンタのカウント値が予め設定した分散した多数の値の一つと一致するか判別して切替指示を発生する調整判別回路を備え，切替指示により第１のカウンタのカウント値を切替えることにより，時計回路との誤差が補正された信号が第２のカウンタから出力するよう構成する。 （もっと読む）

【課題】ディスクの回転に安定して同期した記録クロックを生成できるようにする。
【解決手段】ディスク状記録媒体に形成されているウォブルを読み取ってウォブル信号を検出し、前記ウォブル信号に基いて記録用のクロック信号を生成する記録装置であって、前記ディスク状記録媒体のウォブル周期に関連した周波数を有するクロックを生成する第１のクロック生成手段と、前記ディスク状記録媒体にデータを記録するためのチャネル周期に関連した周波数を有するクロックを生成する第２のクロック生成手段とを備え、前記第１のクロック生成手段に組み込まれているＤＶＣＯ部と同一のＤＶＣＯ部を組み込んで前記第２のクロック生成手段を構成する。 （もっと読む）

【課題】回路規模や消費電力を増大させることなく、記録クロック及び再生クロックを安定して生成できるようにする。
【解決手段】ディスク状記録媒体に形成されたウォブル信号を検出するウォブル信号検出手段と、前記ウォブル信号検出手段によって検出されたウォブル信号に基いて、ウォブル周期に関連した周波数を有する第１のクロックを生成する第１のクロック生成手段と、前記第１のクロック生成手段が前記第１のクロックを生成する際の制御信号に予め設定された処理が施された周波数成分を制御信号とし、チャネル周期に関連した周波数を有するチャネルクロックを生成する第２のクロック生成手段とを有し、前記第１のクロック生成手段に組み込む電圧制御発振器と、前記第２のクロック生成手段に組み込む電圧制御発振器とを同一の構成にする。 （もっと読む）

【課題】 自動周波数制御回路における検出部の起動および停止を簡単に制御し、消費電力を低減する。
【解決手段】 受信パケットから送信装置と受信装置との間のクロック周波数の誤差を検出し、その周波数誤差に対する補正値を出力する検出部と、検出部から出力された補正値に基づいて受信パケットの周波数誤差を補正する補正部とを備えた自動周波数制御回路において、検出部とは別のアルゴリズムで、受信パケットの周波数誤差の有無を簡易に判定し、周波数誤差があれば検出部を動作させ、周波数誤差がなければ検出部の動作を停止させ、検出部の動作時に出力した補正値を受信パケットの周波数誤差の補正に用いる制御を行う簡易判定部を備える。 （もっと読む）