【課題】 引込み時間の短縮化が図られたＰＬＬ回路を提供する。
【解決手段】 第１のクロックＣＬＫ１のＮ・Ｙ倍の周波数の第２のクロックＣＬＫ２が入力されるリセット付分周器１８が、断検出回路１７で検出された入力クロックＣＬＫＩＮの停止を受けて分周をリセットし、再び入力クロックＣＬＫＩＮが入力されたことが断検出器１７で検出されたことを受けて分周を開始して第３のクロックＣＬＫ３を生成して位相比較器１２に入力する。 （もっと読む）

【課題】
サイドバンドを低減する。
【解決手段】
カウンタ２２は、基準クロックＣＬＫ_ｒｅｆをカウントし、カウント値ＣＮＴを比較回路２４に印加する。加算器２６は、入力端子１４からの周波数設定値にＮ＋ＭビットのＤＦＦ２８のＱ出力を加算し、加算結果をＤＦＦ２８のＤ入力に印加する。ＤＦＦ２８は、比較回路２４からのイネーブル信号ＥＮと基準クロックＣＬＫ_ｒｅｆの立ち上がりと立ち下がりに従い、加算器２６の出力をラッチする。加算器３２は、ランダム値発生回路３０からのランダム値をＤＦＦ２８のＱ出力の上位Ｎビットに加算し、加算結果を比較回路２４に印加する。比較回路２４は、両入力が等しいときにイネーブル信号を出力する。インバータ２０によりＱ出力がＤ入力に帰還接続されるＤＦＦ１８は、イネーブル信号と基準クロックＣＬＫ_ｒｅｆに従いＱ出力をハイからロー又はその逆に遷移する。 （もっと読む）

【課題】複数の回路間で異なるクロックを使用した場合であっても、安定した通信が可能であるクロック同期回路及びそれを備えた半導体装置の提供を課題とする。
【解決手段】受信したデータの変化点を検出し、リセット信号を出力する手段と、クロック信号を出力する基準クロック発生回路と、クロック信号をカウントする基準クロックカウンター回路と、基準クロックカウンター回路から出力された信号を分周する分周回路と、分周回路から出力された信号により回路動作用基準クロック信号を出力する手段とを設ける。 （もっと読む）

【課題】製造条件によるデバイス特性のバラツキや使用温度、電源電圧などの使用環境によるデバイス特性のバラツキがある場合でも、未然にＶＣＯ６の発振停止を防止すると共に、安定的に起動を行うことができるＰＬＬ回路を備えた半導体集積回路を提供する。
【解決手段】ＰＬＬ回路２の過渡応答時間とデバイス及び使用環境に応じたチャージポンプ４の電流値を、事前にメモリ１０に保存しておき、マイコン９からの制御信号ＩＣＰｃｔｌに基き、チャージポンプ４は、ＰＬＬ回路２起動時から発振安定時までの過渡応答期間中は、電流値をメモリ１０の設定情報に従って低減させる。 （もっと読む）

【課題】クロック逓倍してクロック信号を発生するクロック発生回路のロックインタイムを短縮する。
【解決手段】ロックイン状態において、２つの数値データＣｉ，Ｃ（ｉ＋１）を積和演算器が出力し、各数値データに従って発振器１１の発振周期を設定して、その出力クロック信号のパルス数をカウントして第１および第２のカウント値を生成する。これらの２つの数値データと２つのカウント値と周期目標データとに従って、発振器の発振周期を設定する第３の数値データを生成して、発振器の発振周期を設定する。 （もっと読む）

【課題】複数のＶＣＯを有するＰＬＬ回路のチップ上の占有面積を削減でき、且つ、ＰＬＬ回路に対するマイコンの負担を軽減できる。
【解決手段】本発明の例に関わるＰＬＬ回路は、位相差信号を出力する位相比較回路１と、位相差信号に基づくチューニング電圧を出力するチャージポンプ回路２と、チューニング電圧に基づく発振周波数を出力する複数のＶＣＯ５１〜５ｎと、複数のＶＣＯの中から１つのＶＣＯを自動的に選択するオートセレクト回路を具備し、オートセレクト回路は、チャージポンプ回路２と接続される比較回路３と、比較回路３とＶＣＯ５１〜５ｎと接続されるカウンタ４とを具備し、比較回路３は、チューニング電圧に基づき、カウンタ４をアップカウント、又は、ダウンカウントさせるアップ／ダウン信号を出力し、カウンタ４は、アップ／ダウン信号に基づき、複数のＶＣＯ５１〜５ｎの中から１つのＶＣＯを選択するセレクト信号を出力することを備える。 （もっと読む）

システムは、第１の半導体デバイス、第２の半導体デバイス、及び外部水晶発振器を含む。第１の半導体デバイスは、電源電圧出力及び外部ピン入力を含む。第１の半導体デバイスは、電源電圧出力を提供する直流−直流(DC-DC)変換回路を含む。第２の半導体デバイスは、第１の半導体デバイスの電源電圧出力に接続された電源電圧入力とクロック信号出力とを含む。外部水晶発振器は、第２の半導体デバイスを介して第１の発振クロック発生回路に接続されている。
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【課題】スイッチオーバーから発生する出力信号における不所望の位相変化を信頼性を持って回避することが可能なフェーズロックループ。
【解決手段】制御可能オシレータＤＣＯが出力信号ＣＫｏｕｔを発生し、ＰＬＬ１２入力クロックとして使用するために第一クロック／第二クロックＣＫｉｎ２、ＣＫｉｎ１を切り換えることが可能である。使用中のＣＫｉｎ１又はＣＫｉｎ２と、ＣＫｏｕｔのプリセットされ、位相シフトされたＣＫ＜１：８＞間の位相差を決定し、ＤＣＯを制御するために使用され、使用されていないＣＫｉｎ２又はＣＫｉｎ１がＣＫｏｕｔを発生するために、位相が調節される。入力クロックの幾つかのＣＫｉｎ１，ＣＫｉｎ２，ＣＫｉｎ３間の位相差がスイッチオーバーの前に調節されることで、スイッチオーバーから発生するＰＬＬ出力信号における不所望の位相変化を高い精度で回避し且つヒットレススイッチングを達成する。 （もっと読む）

【課題】入力クロック信号と同期した複数個の出力クロック信号を調節可能な相対的位相差でもって供給する。
【解決手段】制御可能なオシレータＤＣＯがフェーズロックループの出力信号ＣＫｏｕｔを発生し、且つ位相検知器ＰＤがＰＬＬ１２の入力クロック信号ＣＫｉｎとＰＬＬ出力信号ＣＫｏｕｔとの間の位相差を決定し、且つオシレータＤＣＯを使用されているクロック信号ＣＫｉｎと同期させる位相検知器出力信号を供給する。ここで、クロック信号ＣＫｉｎと同期されている調節可能な相対的な位相差を有する複数個のＰＬＬ出力信号を供給可能にするために、位相差の決定のためにＰＬＬの出力信号ＣＫｏｕｔの位相シフトをしたバージョンＣＫ＜１：８＞を発生し且つ使用されているクロック信号ＣＫｉｎの位相と比較し、且つＰＬＬ出力信号ＣＫｏｕｔの調節し位相シフトしたバージョンＣＫ＜１：８＞を更なるＰＬＬ出力信号ＣＫ＜１：８＞として供給する。 （もっと読む）

【課題】ＤＬＬ回路のリセット時に、より安定して動作させる。
【解決手段】電圧比較回路２１は、電源電圧ＶＡＡが参照電圧ＲＥＦ以下であれば第１のレベルとなり、電源電圧ＶＡＡが参照電圧ＲＥＦを超えれば第２のレベルとなる比較結果信号を保持回路２２に出力する。保持回路２２は、比較結果信号が第１のレベルを示す場合には、入力されたリセット信号ＲＳＴをそのままＤＬＬ回路２３に出力し、比較結果信号が第２のレベルを示す場合には、比較結果信号が第１のレベルを示すまでリセット信号ＲＳＴを保持してＤＬＬ回路２３に出力する。 （もっと読む）

【課題】ＰＬＬ及びＰＬＬの動作方法に関し、制御可能なオシレータが出力信号を発生し且つＰＬＬの入力クロック信号として使用するために第一クロック信号及び第二クロック信号の間でスイッチオーバーさせる。
【解決手段】現在使用されているクロック信号（ＣＫｉｎ１又はＣＫｉｎ２）が出力信号を発生するために、このクロック信号と出力信号との間の位相差が決定され且つオシレータの制御のために使用され、一方現在使用されていないクロック信号（ＣＫｉｎ２又はＣＫｉｎ１）が出力信号を発生するために、出力信号に関してのその周波数差が決定され且つ格納され且つ継続的にアップデートされ且つ、前に使用されていないこのクロック信号へのスイッチオーバーの後にオシレータの制御のために提供される。ＰＬＬ出力信号はどのようなスイッチオーバーに関連する周波数変化よりも迅速に追従することが可能である。 （もっと読む）

【課題】 バーンインテスト時のように低周波数の基準クロック信号３を入力した場合にも、電圧制御発振器などのアナログ回路の特性を低周波数用に切り替えることなく、通常時使用する周波数範囲で各構成回路を動作させストレスをかけることで、ＰＬＬ回路の評価を可能にする半導体集積回路を提供する。
【解決手段】 基準クロック信号３が低周波数のため、電圧制御発振器１２の発振周波数が入力電圧対発振周波数特性の下限に達した場合は、周波数検出回路９により、セレクタ回路８がフリップフロップ回路４からの信号を選択するようにセレクト信号７を出力する。発振周波数が入力電圧対発振周波数特性の上限に達した場合は、周波数検出回路９により、セレクタ回路８が内部クロック信号６を選択するようにセレクト信号７を切り替え、発振周波数が、入力電圧対発振周波数特性の下限と上限の間となるようにする。 （もっと読む）

【課題】デューティ・サイクル測定（ＤＣＭ）回路に供給する基準クロックのデューティ・サイクルの測定、補正方法および装置の提供。
【解決手段】クロック回路は、既知のデューティ・サイクル値で基準クロックのデューティ・サイクルを変動させる。ＤＣＭ回路は、変動されたデューティ・サイクル対応のチャージポンプ→コンデンサに蓄積される電圧値を得て、データ・ストアに格納する。ＤＣＭ回路は、未知のデューティ・サイクル値のテスト・クロックから上記と同様の方法で電圧値を得る。制御ソフトウェアはデータ・ストアにアクセスして、テスト・クロック対応のデューティ・サイクルを決定する。装置は、テスト・クロック対応のデューティ・サイクルが所定のデューティ・サイクルとは異なる場合に、誤差を低減するためにテスト・クロック信号のデューティ・サイクルを変更する。 （もっと読む）

【課題】 ＰＬＬを用いることなく、低コスト且つ低消費電力で、複数のクロックを生成するクロック生成回路、情報再生装置、電子機器等を提供する。
【解決手段】 クロック生成回路２００は、周波数ｆ_Ｈを有する入力クロックiclkに基づいて、第１の出力クロック及び周波数ｆ_０を有する第２の出力クロックを生成する。クロック生成回路２００は、前記入力クロック又は該入力クロックを間引いたクロックを第１の分周比ｄ１（ｄ１は正の整数）で分周した前記第１の出力クロックを生成する第１の分周カウンタと、前記第１の出力クロックを第２の分周比ｄ２（ｄ２は正の整数）で分周し前記第２の出力クロックを生成する第２の分周カウンタと、前記第２の出力クロックに基づいて、前記第１の分周カウンタで分周される前記入力クロックの間引き制御を行う間引き制御部とを含む。 （もっと読む）

【課題】小型化および低消費電力化が可能な信号受信装置を提供する。
【解決手段】本発明の信号受信装置は、Ｎ個の信号受信ブロック（Ｎは２以上の整数）を備え、Ｎ組のシリアル信号とサイクル数がそれぞれ等しいＮ個のクロックとを受信する。第１の信号受信ブロックは、第１のクロックと第１の内部クロックとの位相差を表す位相差信号を生成する位相差検出回路と、位相差信号の値に応じて第１のクロックの位相を遅延させた第１の内部クロックを生成する第１の位相遅延回路と、第１の内部クロックに基づいて第１組のシリアル信号を変換するシリアル−パラレル変換回路とを有する。他の第ｎの信号受信ブロックは、第１の信号受信ブロックからの位相差信号の値に応じて第ｎのクロックの位相を遅延させた第ｎの内部クロックを生成する第ｎの位相遅延回路と、第ｎの内部クロックに基づいて第ｎ組のシリアル信号を変換するシリアル−パラレル変換回路とを有する。 （もっと読む）

【課題】本発明は、可変周波数の水晶発器（ＶＣＸＯ）を用いること無く、基地局と受信装置間の時間情報および基準クロックの同期を実現することができる、デジタル放送受信装置等を提供する。
【解決手段】水晶発振子２２は、所定の固定周波数のクロックを発振する。可変デジタル分周回路２４は、固定周波数を分周比によりデジタル分周し、分周比を変更することができる。システムでコーダ５は、基地局からの基準時間情報を検出する。基準カウンタ１８は、受信装置２０の時間情報を生成する。位相比較器１３は、基準時間情報と時間情報との差分を検出する。分周比制御回路２５は、前記差分に基づいて前記分周比の変更を制御する。また、基準カウンタ１８は、可変デジタル分周回路２４により分周された周波数を有するクロックに基づいて時間情報の生成を行い、時間情報を位相比較器１３にフィードバックさせている。 （もっと読む）

【課題】逓倍回路から正確な逓倍クロックが出力されず、温度等の変動に対する補正能力が低下し、ロックが困難になるという課題があった。
【解決手段】入力された入力クロックの所定逓倍数の出力クロックを供給する逓倍回路４０内で、外部からリセット信号が入力されるか、あるいは入力クロックの１周期内にクロック生成回路２０の出力クロックのパルス数が所定逓倍数未満の時、カウンタ５２を初期化してデジタルディレイライン５６の遅延動作を初期化し、初期化直後の遅延時間を最小値に設定し、徐々に遅延時間を増加して所望の逓倍数の出力クロックを生成するものである。 （もっと読む）

【課題】ループフィルタの出力を上限値、下限値と比較して、ＰＬＬ回路がロックしているかどうかを判定するロック判定回路の上限値、下限値が固定されているので、入力信号の周波数のずれや部品特性のばらつきによっては、キャプチャーレンジがこの上下限値から外れてロックしなくなるという課題を解決する。
【解決手段】ロックしたときのループフィルタの出力の上限値と下限値を上限値／下限値検出回路で検出して保持し、この保持した上下限値をリミット回路に入力し、このリミット回路でループフィルタの出力を前記上下限値の間の値に規制するようにした。ループフィルタの出力電圧が常にキャプチャーレンジ内に規制されるので、入力信号の周波数のずれや部品特性のばらつきに関わらず、確実にロックさせることができる。 （もっと読む）

【課題】高精度に電圧制御発振器を制御するとともに、回路面積、消費電流を削減することが可能な発振器制御装置を提供する。
【解決手段】本発明に係る発振器制御装置１００は、基準信号Ｓｒｅｆと分周信号Ｓｄとを比較し位相差信号を出力する位相周波数検出器１と、この位相周波数検出器が出力した位相差信号に応じて位相誤差信号を出力するチャージポンプ２と、このチャージポンプ２が出力した位相誤差信号をフィルタリングし発振周波数制御電圧Ｖｃｔｒｌを出力するループフィルタ３と、電圧制御発振器４と、この電圧制御発振器４の出力を分周する分周器５と、Ｒカウンタ６と、Ｎカウンタ７と、Ｒカウンタ６、Ｎカウンタ７の出力に基づいて周波数比較信号を出力する第１のコンパレータ８と、電圧制御発振器４、Ｒ、Ｎカウンタ６、７、分周器５、第２のコンパレータ９に信号を出力して制御する制御回路１０と、を備える。 （もっと読む）

【課題】クロック変換時の収束時間を短縮し安定性を向上する。
【解決手段】位相比較部１０は基準クロックをカウントした基準クロックカウンタ値と、供給された再生クロックステップ値を加算して再生クロックのタイミングでラッチした再生クロックステップ値加算結果との位相比較を行い、位相誤差を検出する。ループフィルタ１１は検出された位相誤差を平滑化し位相誤差に対応した電圧値を出力する。電圧制御発振部１２はループフィルタ１１により出力された電圧値により再生クロックを生成する。 （もっと読む）