半導体集積回路装置
【課題】ＤＬＬ回路のリセット時に、より安定して動作させる。
【解決手段】電圧比較回路２１は、電源電圧ＶＡＡが参照電圧ＲＥＦ以下であれば第１のレベルとなり、電源電圧ＶＡＡが参照電圧ＲＥＦを超えれば第２のレベルとなる比較結果信号を保持回路２２に出力する。保持回路２２は、比較結果信号が第１のレベルを示す場合には、入力されたリセット信号ＲＳＴをそのままＤＬＬ回路２３に出力し、比較結果信号が第２のレベルを示す場合には、比較結果信号が第１のレベルを示すまでリセット信号ＲＳＴを保持してＤＬＬ回路２３に出力する。
【解決手段】電圧比較回路２１は、電源電圧ＶＡＡが参照電圧ＲＥＦ以下であれば第１のレベルとなり、電源電圧ＶＡＡが参照電圧ＲＥＦを超えれば第２のレベルとなる比較結果信号を保持回路２２に出力する。保持回路２２は、比較結果信号が第１のレベルを示す場合には、入力されたリセット信号ＲＳＴをそのままＤＬＬ回路２３に出力し、比較結果信号が第２のレベルを示す場合には、比較結果信号が第１のレベルを示すまでリセット信号ＲＳＴを保持してＤＬＬ回路２３に出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に係り、特に、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路あるいはＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を備える半導体集積回路装置に係る。
【背景技術】
【０００２】
近年、半導体デバイスの動作が高速化するに伴い、データの入出力タイミングをシステムクロック信号に同期させる手段としてＤＬＬ回路あるいはＰＬＬ回路をデバイス内に搭載することが一般化してきた。ＤＤＲ２−ＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ２−Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を例にとると、ＤＬＬ回路は電源投入時にＤＬＬリセット信号で内部を初期化し、２００サイクル以内にシステムクロック信号と内部クロック信号とのエッジを一致させ、出力タイミングをシステムクロック信号に一致させている。
【０００３】
図６は、従来のＤＬＬ回路の例を示すブロック図である。図６において、ＤＬＬ回路１００は、システムクロック信号ＣＫ、ＣＫＢの立ち上りエッジ／立ち下りエッジに対してそれぞれ独立に内部のクロック信号の立ち上りエッジ／立ち下りエッジを一致させる一般的な構成である。ＤＬＬ回路１００は、システムクロック信号ＣＫ、ＣＫＢの立ち上りエッジ／立ち下りエッジにそれぞれ独立にロックアップするように、立ち上りエッジ用／立ち下りエッジ用にそれぞれカウンタ１２Ａ、１２Ｂを有している。カウンタ１２Ａ、１２Ｂは、それぞれＤＬＬ回路内のディレイライン３Ａ、３Ｂの遅延を決定するために用いられる。カウンタ１２Ａ、１２Ｂは、それぞれカウンタ値の下位数ビットをＤＡ変換器１３Ａ、１３Ｂへ出力し、それ以外の上位ビットをそれぞれシフトレジスタ１５Ａ、１５Ｂへ出力する。ＤＡ変換器１３Ａ、１３Ｂは、ＤＬＬ回路１００の内部遅延の微調整用に使用され、シフトレジスタ１５Ａ、１５Ｂは、ＤＬＬ回路１００の内部遅延の粗調整用に使用される。システムクロック信号ＣＫ、ＣＫＢのデューティ比が５０％であれば、立ち上りエッジ用のシフトレジスタ１５Ａのカウンタ値と立ち下りエッジ用のシフトレジスタ１５Ｂのカウンタ値とは、ほぼ同じ値を示す。
【０００４】
ＤＬＬ回路１００は、リセット信号ＲＳＴが入力されると、カウンタ１２Ａ、１２Ｂが初期化され、ロックアップシーケンスを開始する。立ち上りエッジ側について説明すると、システムクロック信号ＣＫ、ＣＫＢは、初段回路２Ａに入力され、ディレイライン３Ａに信号Ｓ１Ａを出力する。ディレイライン３Ａは、粗調整用のディレイ回路であり、立ち上りエッジ用のシフトレジスタ１５Ａのカウンタ値で決定される遅延を持った信号Ｓ２Ａ、Ｓ３Ａを後段の位相合成回路４Ａに出力する。信号Ｓ２Ａ、Ｓ３Ａは、その遅延長に僅かな差が付けられており、位相合成回路４Ａは、この２つの信号Ｓ２Ａ、Ｓ３ＡをＤＡ変換器１３Ａで指定される割合で合成して信号Ｓ４Ａを出力する。すなわち、位相合成回路４Ａは、位相の微調整用として用いられる。
【０００５】
立ち下りエッジ側についても同様に、システムクロック信号ＣＫ、ＣＫＢは、初段回路２Ｂに入力され、ディレイライン３Ｂに信号Ｓ１Ｂを出力する。ディレイライン３Ｂは、立ち下りエッジ用のシフトレジスタ１５Ｂのカウンタ値で決定される遅延を持った信号Ｓ２Ｂ、Ｓ３Ｂを後段の位相合成回路４Ｂに出力する。位相合成回路４Ｂは、この２つの信号Ｓ２Ｂ、Ｓ３ＢをＤＡ変換器１３Ｂで指定される割合で合成して信号Ｓ４Ｂを出力する。
【０００６】
クロック合成回路５は、信号Ｓ４Ａと信号Ｓ４Ｂとを合成する。バッファ６は、クロック合成回路５で合成された信号Ｓ５をバッファリングし、信号Ｓ６、Ｓ８としてＤＱ７とダミーＤＱ８とにそれぞれ出力する。ＤＱ７は、信号Ｄ０を外部に出力し、ダミーＤＱ８は、信号Ｄ０と同等の信号Ｓ９Ａと、その反転した信号Ｓ９Ｂをそれぞれ位相比較回路９Ａ、９Ｂに出力する。
【０００７】
システムクロック信号ＣＫの立ち上り側において、位相比較回路９Ａは、システムクロック信号ＣＫとダミーＤＱ８の出力である信号Ｓ９Ａとの位相を一致させるためにシステムクロック信号ＣＫと信号Ｓ９Ａとを位相比較し、システムクロック信号ＣＫの立ち上りエッジを検出するまで、カウンタ１２Ａのカウンタ値をアップするように制御回路１１Ａを動作させる。これによって、信号Ｓ９Ａがシステムクロック信号ＣＫと一致するまで遅らされる。
【０００８】
また、立ち下り側でも同様に、位相比較回路９Ｂは、システムクロック信号ＣＫＢとダミーＤＱ８の出力である信号Ｓ９Ｂとの位相を一致させるためにシステムクロック信号ＣＫＢと信号Ｓ９Ｂとを位相比較し、システムクロック信号ＣＫＢの立ち上りエッジを検出するまでカウンタ１２Ｂのカウンタ値をアップするように制御回路１１Ｂを動作させる。これによって、信号Ｓ９Ｂがシステムクロック信号ＣＫＢと一致するまで遅らされる。以下、立ち上り側について主に述べる。
【０００９】
図７は、図６に示した従来のＤＬＬ回路の正常動作時のシステムクロック信号ＣＫと信号Ｓ９Ａの位相関係を示すタイミングチャートである。図７の波形Ａは、ＤＬＬリセットでカウンタ１２Ａが初期化された時点でのシステムクロック信号ＣＫからＤＬＬ回路固有の遅延によって遅れた信号Ｓ９Ａの波形を示す。ＤＬＬ回路１００は、システムクロック信号ＣＫのエッジＰに信号Ｓ９Ａの立ち上りエッジが一致するようにカウンタ１２Ａをアップする。図５の波形Ｂは、波形Ａに対してカウンタ回路１２Ａのカウンタ値をアップさせた時の信号Ｓ９Ａの波形である。波形Ｂでは、未だシステムクロック信号ＣＫの立ち上りエッジＰに到達していないのでさらにカウンタ値をアップし、波形Ｃの状態になる。波形Ｃの状態では、システムクロック信号ＣＫの立ち上りエッジＰを検出したので、カウンタ値をダウンし、再度システムクロック信号ＣＫの立ち上りエッジＰを検出するように動作する。そして、最終的に波形Ｄに示すように、システムクロック信号ＣＫの立ち上りエッジＰに信号Ｓ９Ａの立ち上りエッジが一致する。
【００１０】
ＤＬＬ回路１００は、ＤＬＬリセット時に以上のように動作して、システムクロック信号ＣＫと内部クロック信号である信号Ｓ９Ａのエッジを一致させ、信号Ｓ９Ａの出力タイミングをシステムクロック信号ＣＫに一致させている。また、システムクロック信号ＣＫＢと内部クロック信号である信号Ｓ９Ｂのエッジを一致させ、信号Ｓ９Ｂの出力タイミングをシステムクロック信号ＣＫＢに一致させている。
【００１１】
なお、関連する技術として、特許文献１に起動時の誤動作を防止するＣＰＵリセット回路が記載されている。このＣＰＵリセット回路は、ＣＰＵが正常に動作しているかを判別するＣＰＵ履歴信号を発生して、ＣＰＵ履歴信号によってＣＰＵが異常動作した場合にＣＰＵをリセットする。
【００１２】
【特許文献１】特開平８−２６３１７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところで、従来の半導体集積回路装置にはいくつかの問題がある。第１の問題点は、ＤＬＬリセットは電源投入直後のパワーオンシーケンス中に実施されるが、ＤＬＬ用電源のレベルが十分に上昇しきっていない場合にＤＬＬリセットが実行されると、ロックアップシーケンスに不具合が起こる可能性があるということである。
【００１４】
また、第２の問題点は、ＤＬＬリセット時にＤＬＬ回路１００の電源が正常なレベルに到達していても、ＤＬＬ回路１００のロックアップシーケンス中に外部回路の動作が原因でＤＬＬ回路１００に大きなノイズがのると、誤作動が起こる可能性があるということである。この問題が発生する原因は、ノイズ発生時にＤＬＬ回路１００の電源がノイズの影響で電圧降下している状態でエッジ検出を判定してしまうと、ノイズがなくなったときにＤＬＬ回路１００がシステムクロック信号ＣＫの本来ロックすべきエッジを見失うことにある。ノイズによるＤＬＬ回路１００の誤動作は、動作周波数が比較的遅い場合には起こる可能性はほとんど無い。しかし、動作周波数が速くなるにつれてシステムクロック信号のエッジ間の間隔が狭くなるために、ノイズによるＤＬＬ回路１００の誤動作の可能性は大きくなる。
【００１５】
したがって、本発明の目的は、ＤＬＬ回路のリセット時において、電源変動やノイズなどに対し、より安定して動作するＤＬＬ回路を備える半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１６】
上記問題点を明らかにするため、本発明者は、半導体集積回路装置におけるタイミングチャートを解析した。図８は、図６に示した従来のＤＬＬ回路が、ＤＬＬリセットが実行された時点で、ＤＬＬ用電源が充分に上昇し切れていないことが原因で誤動作するときのタイミングチャートである。ＤＬＬリセットが実行された時点において、ＤＬＬ回路１００の電源が充分に上昇していない場合、同じカウンタ値であっても信号Ｓ９Ａの位置は遅れる。図９の波形Ａは、ＤＬＬリセット実行後のシステムクロック信号ＣＫと信号Ｓ９Ａの位置関係を示したものである。ＤＬＬ回路１００の電源が充分なレベルであれば、信号Ｓ９Ａの立ち上りエッジは、ＤＬＬ回路に固有の遅延の位置にくる。しかし、ＤＬＬ回路１００の電源レベルが充分ではないために、信号Ｓ９Ａは固有の遅延の位置より遅れる。ＤＬＬ回路１００は、システムクロック信号ＣＫのエッジＰに信号Ｓ９Ａの立ち上りエッジを一致させようと図６に示すカウンタ回路１２Ａをアップする。図８の波形Ｂは、波形Ａに対してカウンタ回路１２Ａのカウンタ値をアップさせた時の信号Ｓ９Ａの波形である。波形Ｂの状態ではシステムクロック信号ＣＫの立ち上りエッジＰを検出したので、カウンタ値をダウンさせ、再度システムクロック信号ＣＫの立ち上りエッジＰを検出するように動作する。波形ＣにおいてＤＬＬ回路１００の電源が充分なレベルに到達したとすると、カウンタ値は波形Ｂの時と同じであっても、ＤＬＬ回路の電源レベルが上昇した分、信号Ｓ９Ａの位置は早くなる。ＤＬＬ回路１００は、未だ波形Ｂの状態であると誤判定し、システムクロック信号のＰのエッジを目指しているつもりで、Ｐ０のエッジを目指し、カウンタ値をダウンさせ続ける。カウンタ値が最小値まで行った時点で、ＤＬＬ回路１００は、これ以上信号Ｓ９Ａの位相を早くすることができずに、波形Ｄに示す所でストップしてしまう。
【００１７】
以上のようにＤＬＬリセットはパワーオンシーケンス中に行われるために、ＤＬＬ回路用の電源が所望の電位まで到達できていないような場合にＤＬＬ回路がロックアップシーケンスを開始してしまうと、ＤＬＬ回路が誤動作してしまい、ロックアップできないという現象が生じてしまう。
【００１８】
また、図９は、ノイズが原因で図６に示した従来のＤＬＬ回路が誤動作するときのタイミングチャートである。図９の波形Ａは、ＤＬＬリセット直後の、システムクロック信号ＣＫと信号Ｓ９Ａの位相関係を示す。ＤＬＬリセット実行時にＤＬＬ回路１００の電源が正常なレベルに到達しているので、信号Ｓ９Ａの立ち上りエッジは、ＤＬＬ回路１００の固有の遅延に一致する。ＤＬＬ回路１００は、システムクロック信号ＣＫのエッジＰに信号Ｓ９Ａの立ち上りエッジを一致するように図６のカウンタ１２Ａをアップさせる。図９の波形Ｂは、波形Ａに対してカウンタ１２Ａのカウンタ値をアップした時の信号Ｓ９の波形である。波形Ｂの状態になったところでＤＬＬ回路にノイズがのると、カウンタ値が同じであってもノイズによる電圧降下によって信号Ｓ９Ａの位相は遅れてしまう。このときの波形を図９のＣに示す。波形ＣではノイズによってＤＬＬ回路の電源が低下することで波形Ｂの時と同じカウンタ値であっても、信号Ｓ９Ａの位相は波形Ｂより遅くなる。このとき、波形Ｃのように信号Ｓ９Ａの立ち上りエッジがＰを検出してしまうと、ＤＬＬ回路１００はカウンタ値をダウンし、システムクロック信号ＣＫの立ち上りエッジＰを検出するように動作する。この後、ノイズが無くなり、ＤＬＬ回路１００の電源が正常なレベルに戻ると、信号Ｓ９Ａの位相は速くなる（図９の波形Ｄ）。波形Ｄのように信号Ｓ９Ａの位置がシステムクロック信号ＣＫのＨ期間にあたってしまうと、ＤＬＬ回路１００はエッジＰ０をエッジＰと勘違いしてエッジＰ０に向かって信号Ｓ９Ａの立ち上りエッジを移動させてしまう。このように、システムクロック信号ＣＫの立ち上りエッジにロックする方の回路だけが誤動作した場合、信号Ｓ６の波形は、図９に示すように、デューティがずれた波形になってしまう。
【００１９】
本発明の１つのアスペクトに係る半導体集積回路装置は、ＤＬＬ回路と、ＤＬＬ回路の電源電圧と参照電圧とを比較する電圧比較回路と、ＤＬＬ回路のリセット信号が入力された際にＤＬＬ回路の電源電圧が参照電圧以下であれば、ＤＬＬ回路の電源電圧が参照電圧を超えるまでリセット信号を保持してＤＬＬ回路に与える保持回路と、を備える。
【００２０】
本発明の第１の展開形態において、電圧比較回路は、電源電圧が参照電圧以下であれば第１のレベルとなり、電源電圧が参照電圧を超えれば第２のレベルとなる比較結果信号を保持回路に出力し、保持回路は、比較結果信号が第２のレベルを示す場合には、リセット信号をそのままＤＬＬ回路に出力し、比較結果信号が第１のレベルを示す場合には、比較結果信号が第２のレベルを示すまでリセット信号を保持してＤＬＬ回路に出力するようにしてもよい。
【００２１】
本発明の第２の展開形態において、保持回路は、リセット信号を入力する入力端子と、ＤＬＬ回路に接続される出力端子と、入力端子と出力端子間を接続する第１のスイッチ回路と、リセット信号を保持するラッチ回路と、ラッチ回路の出力端と出力端子間を接続し、第１のスイッチ回路と逆の開閉動作を行う第２のスイッチ回路と、を備え、比較結果信号が、第２のレベルを示す場合には、第１のスイッチ回路を閉じ、第１のレベルを示す場合には、第２のスイッチ回路を閉じるようにしてもよい。
【００２２】
本発明の他のアスペクトに係る半導体集積回路装置は、システムクロック信号の立ち上りエッジと立ち下りエッジとに内部クロック信号の立ち上りエッジと立ち下りエッジとをそれぞれ一致させるように動作するＤＬＬ回路を備える半導体集積回路装置であって、ＤＬＬ回路のリセット時からのシステムクロック信号のパルス数をカウントするクロック計数回路と、クロック計数回路が所定のパルス数をカウントした時点で、立ち上りエッジ用シフトレジスタ回路のカウンタ値と立ち下りエッジ用シフトレジスタ回路のカウンタ値との差が予め設定した値以上であるか否かを判定する判定回路と、カウンタ値の差が予め設定した値以上である場合に、ＤＬＬ回路のリセットを再発行するＤＬＬ再リセット回路と、を備える。
【００２３】
本発明の第３の展開形態において、判定回路は、立ち上りエッジ用シフトレジスタ回路のカウンタ値と立ち下りエッジ用シフトレジスタ回路のカウンタ値とにおける所定のビット位置同士の値の一致不一致を判定するようにしてもよい。
【発明の効果】
【００２４】
本発明によれば、ＤＬＬリセット信号を保持又は再発行することにより、ＤＬＬ回路のロックアップを確実に行い、電源変動やノイズなどに対して、リセット時の動作をより安定させる。
【発明を実施するための最良の形態】
【００２５】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体集積回路装置の構成を示すブロック図である。図１において、半導体集積回路装置は、電位比較回路２１、保持回路２２、ＤＬＬ回路２３を備える。電位比較回路２１は、ＤＬＬ用の電源電位ＶＡＡと比較用のリファレンス電位ＲＥＦとを入力し、ＶＡＡのレベルがＲＥＦより高い場合に信号ＣＰＯをＨレベルとして保持回路２２に出力する。保持回路２２は、電位比較回路２１の判定結果である信号ＣＰＯとリセット信号ＲＳＴとを入力し、セット信号ＲＳＴが入力された時点で、信号ＣＰＯがＬであれば、信号ＣＰＯがＨになるまでリセット信号ＲＳＴの幅を広げ、ＤＬＬ回路２３に対して拡張されたリセット信号（拡張ＤＬＬリセット信号）ＲＳＴ１を出力する。
【００２６】
図２は、保持回路２２の例を示す回路図である。電圧比較回路２１の判定結果である信号ＣＰＯがＨである場合、すなわち、電源電位ＶＡＡが通常の電位である場合、信号ＣＰＯで駆動されるトランスファゲートＴＧ１が短絡され、信号ＣＰＯをインバータ回路ＩＮＶ１で反転した信号で駆動されるトランスファゲートＴＧ２、ＴＧ３が開放される。したがって、リセット信号ＲＳＴは、そのままリセット信号ＲＳＴ１として出力される。一方、電源電位ＶＡＡが基準値に達しておらず、信号ＣＰＯがＬである場合にはトランスファゲートＴＧ１が開放され、トランスファゲートＴＧ２、ＴＧ３が短絡される。したがって、リセット信号ＲＳＴによってセットされた、ＮＯＲ回路ＮＯＲ１、ＮＯＲ２、ＮＯＲ３で構成されるＲ−Ｓフリップフロップの出力がリセット信号ＲＳＴ１として出力される。
【００２７】
図３は、拡張されたリセット信号が出力される場合のタイミングチャートである。リセット信号ＲＳＴが入力された時点ｔ０で、信号ＣＰＯがＬ、すなわち電源電位ＶＡＡがリファレンス電位ＲＥＦより低い場合に、リセット信号ＲＳＴ１を発生させ、電源電位ＶＡＡがリファレンス電位ＲＥＦ以上となる時点ｔ１までリセット信号ＲＳＴ１をＨレベルに保つ。
【００２８】
以上のような構成の半導体集積回路装置は、ＤＬＬ用の電源電位ＶＡＡが基準値まで上昇していない状態でリセット信号ＲＳＴを受け取った場合、リセット信号ＲＳＴの幅をＤＬＬ回路２３の電源電位が基準値に達するまでリセット信号ＲＳＴ１として保持する。これにより電源投入時に実行されるＤＬＬリセットを適切な回路状態で行い、ＤＬＬ回路２３の内部状態が安定した状態でＤＬＬ回路２３が初期化されるので、ロックアップシーケスをより確実に行って電源変動やノイズなどに対して、リセット時の動作をより安定させることが可能となる。
【００２９】
［第２の実施形態］
図４は、本発明の第２の実施形態に係る半導体集積回路装置の構成を示すブロック図である。図４において、図６と同一の符号は同一物を示し、その説明を省略する。図４に示す半導体集積回路装置は、図６のＤＬＬ回路１００に対し、クロック計数回路３０、判定回路３１、ＤＬＬ再リセット回路３２をさらに備える。クロック計数回路３０は、システムクロック信号ＣＫとリセット信号ＲＳＴを入力し、リセット信号ＲＳＴの入力後におけるシステムクロック信号ＣＫのクロック数をカウントし、所定数、例えば２００サイクルをカウントしたならば、信号Ｓ２０を出力する。判定回路３１は、信号Ｓ２０とＤＬＬ回路内の２つのシフトレジスタ１５Ａ、１５Ｂのそれぞれのカウンタ値とを入力して判定結果となる信号Ｓ２１をＤＬＬ再リセット回路３２に出力する。すなわち、シフトレジスタ１５Ａ、１５Ｂのカウンタ値同士が所定以上の差を有する場合に、ＤＬＬ再リセット回路３２に対して再リセットを行わせる。ＤＬＬ再リセット回路３２は、信号Ｓ２１が入力されると、ＤＬＬ回路を再リセットするための信号ＲＳＴ２を出力する。信号ＲＳＴ２は、再リセット動作を行うためのリセット信号ＲＳＴとしてカウンタ１２Ａ、１２Ｂに入力される。
【００３０】
このような構成において、ＤＬＬ回路の誤動作によって立ち上り側もしくは立ち下り側のみ本来ロックすべきシステムクロック信号のエッジを間違えた場合、シフトレジスタ１５Ａとシフトレジスタ１５Ｂとにそれぞれ保持するデータに差が出てくる。ＤＤＲ２−ＤＲＡＭを例にするならば、ＤＬＬ回路は、２００サイクル以内にロックアップを完了する必要がある。従って、判定回路３１は、ＤＬＬ回路のリセット後、２００サイクル経ってからシフトレジスタ１５Ａとシフトレジスタ１５Ｂのカウンタ値同士を比較し、その差が基準値以上離れていれば、ＤＬＬ回路の再リセットを要求する信号Ｓ２１をＤＬＬ再リセット回路３２に出力するようにする。このように、ＤＬＬ回路がシステムクロック信号の所望のエッジではないエッジに誤ってロックした場合には、もう一度ロックアップシーケンスをやり直すことが可能となる。
【００３１】
図５は、判定回路３１の具体的な例を示す回路図である。判定回路３１は、シフトレジスタ１５Ａ、１５Ｂのカウンタ値の比較において、全てのビットを比較するのではなく、図５に示すように基準となるビットを排他的論理和（Ｅｘｃｌｕｓｉｖｅ ＯＲ）演算によって一致／不一致を判定する。図５に示す例では、立ち上り用／立ち下り用それぞれのシフトレジスタにおいて４ビット以上差がある場合に誤ロックしていると判定し、Ｈレベルを次段のＤＬＬ再リセット回路３２へ出力する。すなわち、シフトレジスタ回路１５Ａ、１５Ｂのビット１２同士およびビット１６同士をそれぞれ否定付排他的論理和回路ＥＸＮＯＲ１、ＥＸＮＯＲ２で比較し、ＮＯＲ回路ＮＯＲ４でどちらかのビットが一致すれば正しくロックアップしていると判定する。ＮＯＲ回路ＮＯＲ４でどちらも不一致のときのみ、再リセットを要求するために、信号Ｓ２０でオンとなったトランスファゲートＴＧ４を介してＤＬＬ再リセット回路３２に信号Ｓ２１を出力する。
【００３２】
以上のような構成の回路によれば、電源投入直後の内部が比較的不安定な時に実行されるＤＬＬリセットをＤＬＬ回路の電源が確実に安定した時点までＤＬＬリセットを拡張するので、ロックアップシーケンスが開始されてからは内部クロック信号の遅延が安定し、システムクロック信号との位相比較が正確に行えるために位相判定時に誤動作を起こすことが無くなる。
【００３３】
なお、上記のような処理を行うと、ＤＬＬ再リセットを実行しなければならない場合に２００サイクル以内でロックアップはできなくなるが、もともと不良のサンプルが正常に動作できるようになるメリットがある。また、実使用ではパワーオンシーケンスからどんなに早くても１ｍｓ（５３３ＭＨｚ動作時に２６万サイクル相当）程度はＲＥＡＤコマンドが投入されないということを考慮すると、本発明のメリットは大きい。
【００３４】
なお、以上の第１および第２の実施形態ではＤＬＬ回路について説明したが、ＤＬＬ回路をＰＬＬ回路に置き換えても同様に適用可能である。
【００３５】
以上本発明を上記実施形態に即して説明したが、本発明は、上記実施形態にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【産業上の利用可能性】
【００３６】
本発明によれば、高速動作時に入出力タイミングをシステムクロック信号に同期させるＤＬＬ回路を搭載したＤＲＡＭメモリ等の半導体デバイスに適用できる。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施形態に係る半導体集積回路装置の構成を示すブロック図である。
【図２】保持回路の例を示す回路図である。
【図３】拡張されたリセット信号が出力される場合のタイミングチャートである。
【図４】本発明の第２の実施形態に係る半導体集積回路装置の構成を示すブロック図である。
【図５】判定回路の具体的な例を示す回路図である。
【図６】従来のＤＬＬ回路の例を示すブロック図である。
【図７】従来のＤＬＬ回路の正常動作時のシステムクロック信号ＣＫと信号Ｓ９Ａの位相関係を示すタイミングチャートである。
【図８】従来のＤＬＬ回路が、ＤＬＬリセットが実行された時点で、ＤＬＬ用電源が充分に上昇し切れていないことが原因で誤動作するときのタイミングチャートである。
【図９】ノイズが原因で従来のＤＬＬ回路が誤動作するときのタイミングチャートである。
【符号の説明】
【００３８】
２Ａ、２Ｂ 初段回路
３Ａ、３Ｂ ディレイライン
４Ａ、４Ｂ 位相合成回路
５ クロック合成回路
６ バッファ
７ ＤＱ
８ ダミーＤＱ
９Ａ、９Ｂ 位相比較回路
１１Ａ、１１Ｂ 制御回路
１２Ａ、１２Ｂ カウンタ
１３Ａ、１３Ｂ ＤＡ変換器
１５Ａ、１５Ｂ シフトレジスタ
２１ 電位比較回路
２２ 保持回路
２３ ＤＬＬ回路
３０ クロック計数回路
３１ 判定回路
３２ ＤＬＬ再リセット回路
ＥＸＮＯＲ１、ＥＸＮＯＲ２ 否定付排他的論理和回路
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４ インバータ回路
ＮＯＲ１、ＮＯＲ２、ＮＯＲ３、ＮＯＲ４ ＮＯＲ回路
ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４ トランスファゲート
【技術分野】
【０００１】
本発明は、半導体集積回路装置に係り、特に、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路あるいはＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を備える半導体集積回路装置に係る。
【背景技術】
【０００２】
近年、半導体デバイスの動作が高速化するに伴い、データの入出力タイミングをシステムクロック信号に同期させる手段としてＤＬＬ回路あるいはＰＬＬ回路をデバイス内に搭載することが一般化してきた。ＤＤＲ２−ＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ２−Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を例にとると、ＤＬＬ回路は電源投入時にＤＬＬリセット信号で内部を初期化し、２００サイクル以内にシステムクロック信号と内部クロック信号とのエッジを一致させ、出力タイミングをシステムクロック信号に一致させている。
【０００３】
図６は、従来のＤＬＬ回路の例を示すブロック図である。図６において、ＤＬＬ回路１００は、システムクロック信号ＣＫ、ＣＫＢの立ち上りエッジ／立ち下りエッジに対してそれぞれ独立に内部のクロック信号の立ち上りエッジ／立ち下りエッジを一致させる一般的な構成である。ＤＬＬ回路１００は、システムクロック信号ＣＫ、ＣＫＢの立ち上りエッジ／立ち下りエッジにそれぞれ独立にロックアップするように、立ち上りエッジ用／立ち下りエッジ用にそれぞれカウンタ１２Ａ、１２Ｂを有している。カウンタ１２Ａ、１２Ｂは、それぞれＤＬＬ回路内のディレイライン３Ａ、３Ｂの遅延を決定するために用いられる。カウンタ１２Ａ、１２Ｂは、それぞれカウンタ値の下位数ビットをＤＡ変換器１３Ａ、１３Ｂへ出力し、それ以外の上位ビットをそれぞれシフトレジスタ１５Ａ、１５Ｂへ出力する。ＤＡ変換器１３Ａ、１３Ｂは、ＤＬＬ回路１００の内部遅延の微調整用に使用され、シフトレジスタ１５Ａ、１５Ｂは、ＤＬＬ回路１００の内部遅延の粗調整用に使用される。システムクロック信号ＣＫ、ＣＫＢのデューティ比が５０％であれば、立ち上りエッジ用のシフトレジスタ１５Ａのカウンタ値と立ち下りエッジ用のシフトレジスタ１５Ｂのカウンタ値とは、ほぼ同じ値を示す。
【０００４】
ＤＬＬ回路１００は、リセット信号ＲＳＴが入力されると、カウンタ１２Ａ、１２Ｂが初期化され、ロックアップシーケンスを開始する。立ち上りエッジ側について説明すると、システムクロック信号ＣＫ、ＣＫＢは、初段回路２Ａに入力され、ディレイライン３Ａに信号Ｓ１Ａを出力する。ディレイライン３Ａは、粗調整用のディレイ回路であり、立ち上りエッジ用のシフトレジスタ１５Ａのカウンタ値で決定される遅延を持った信号Ｓ２Ａ、Ｓ３Ａを後段の位相合成回路４Ａに出力する。信号Ｓ２Ａ、Ｓ３Ａは、その遅延長に僅かな差が付けられており、位相合成回路４Ａは、この２つの信号Ｓ２Ａ、Ｓ３ＡをＤＡ変換器１３Ａで指定される割合で合成して信号Ｓ４Ａを出力する。すなわち、位相合成回路４Ａは、位相の微調整用として用いられる。
【０００５】
立ち下りエッジ側についても同様に、システムクロック信号ＣＫ、ＣＫＢは、初段回路２Ｂに入力され、ディレイライン３Ｂに信号Ｓ１Ｂを出力する。ディレイライン３Ｂは、立ち下りエッジ用のシフトレジスタ１５Ｂのカウンタ値で決定される遅延を持った信号Ｓ２Ｂ、Ｓ３Ｂを後段の位相合成回路４Ｂに出力する。位相合成回路４Ｂは、この２つの信号Ｓ２Ｂ、Ｓ３ＢをＤＡ変換器１３Ｂで指定される割合で合成して信号Ｓ４Ｂを出力する。
【０００６】
クロック合成回路５は、信号Ｓ４Ａと信号Ｓ４Ｂとを合成する。バッファ６は、クロック合成回路５で合成された信号Ｓ５をバッファリングし、信号Ｓ６、Ｓ８としてＤＱ７とダミーＤＱ８とにそれぞれ出力する。ＤＱ７は、信号Ｄ０を外部に出力し、ダミーＤＱ８は、信号Ｄ０と同等の信号Ｓ９Ａと、その反転した信号Ｓ９Ｂをそれぞれ位相比較回路９Ａ、９Ｂに出力する。
【０００７】
システムクロック信号ＣＫの立ち上り側において、位相比較回路９Ａは、システムクロック信号ＣＫとダミーＤＱ８の出力である信号Ｓ９Ａとの位相を一致させるためにシステムクロック信号ＣＫと信号Ｓ９Ａとを位相比較し、システムクロック信号ＣＫの立ち上りエッジを検出するまで、カウンタ１２Ａのカウンタ値をアップするように制御回路１１Ａを動作させる。これによって、信号Ｓ９Ａがシステムクロック信号ＣＫと一致するまで遅らされる。
【０００８】
また、立ち下り側でも同様に、位相比較回路９Ｂは、システムクロック信号ＣＫＢとダミーＤＱ８の出力である信号Ｓ９Ｂとの位相を一致させるためにシステムクロック信号ＣＫＢと信号Ｓ９Ｂとを位相比較し、システムクロック信号ＣＫＢの立ち上りエッジを検出するまでカウンタ１２Ｂのカウンタ値をアップするように制御回路１１Ｂを動作させる。これによって、信号Ｓ９Ｂがシステムクロック信号ＣＫＢと一致するまで遅らされる。以下、立ち上り側について主に述べる。
【０００９】
図７は、図６に示した従来のＤＬＬ回路の正常動作時のシステムクロック信号ＣＫと信号Ｓ９Ａの位相関係を示すタイミングチャートである。図７の波形Ａは、ＤＬＬリセットでカウンタ１２Ａが初期化された時点でのシステムクロック信号ＣＫからＤＬＬ回路固有の遅延によって遅れた信号Ｓ９Ａの波形を示す。ＤＬＬ回路１００は、システムクロック信号ＣＫのエッジＰに信号Ｓ９Ａの立ち上りエッジが一致するようにカウンタ１２Ａをアップする。図５の波形Ｂは、波形Ａに対してカウンタ回路１２Ａのカウンタ値をアップさせた時の信号Ｓ９Ａの波形である。波形Ｂでは、未だシステムクロック信号ＣＫの立ち上りエッジＰに到達していないのでさらにカウンタ値をアップし、波形Ｃの状態になる。波形Ｃの状態では、システムクロック信号ＣＫの立ち上りエッジＰを検出したので、カウンタ値をダウンし、再度システムクロック信号ＣＫの立ち上りエッジＰを検出するように動作する。そして、最終的に波形Ｄに示すように、システムクロック信号ＣＫの立ち上りエッジＰに信号Ｓ９Ａの立ち上りエッジが一致する。
【００１０】
ＤＬＬ回路１００は、ＤＬＬリセット時に以上のように動作して、システムクロック信号ＣＫと内部クロック信号である信号Ｓ９Ａのエッジを一致させ、信号Ｓ９Ａの出力タイミングをシステムクロック信号ＣＫに一致させている。また、システムクロック信号ＣＫＢと内部クロック信号である信号Ｓ９Ｂのエッジを一致させ、信号Ｓ９Ｂの出力タイミングをシステムクロック信号ＣＫＢに一致させている。
【００１１】
なお、関連する技術として、特許文献１に起動時の誤動作を防止するＣＰＵリセット回路が記載されている。このＣＰＵリセット回路は、ＣＰＵが正常に動作しているかを判別するＣＰＵ履歴信号を発生して、ＣＰＵ履歴信号によってＣＰＵが異常動作した場合にＣＰＵをリセットする。
【００１２】
【特許文献１】特開平８−２６３１７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところで、従来の半導体集積回路装置にはいくつかの問題がある。第１の問題点は、ＤＬＬリセットは電源投入直後のパワーオンシーケンス中に実施されるが、ＤＬＬ用電源のレベルが十分に上昇しきっていない場合にＤＬＬリセットが実行されると、ロックアップシーケンスに不具合が起こる可能性があるということである。
【００１４】
また、第２の問題点は、ＤＬＬリセット時にＤＬＬ回路１００の電源が正常なレベルに到達していても、ＤＬＬ回路１００のロックアップシーケンス中に外部回路の動作が原因でＤＬＬ回路１００に大きなノイズがのると、誤作動が起こる可能性があるということである。この問題が発生する原因は、ノイズ発生時にＤＬＬ回路１００の電源がノイズの影響で電圧降下している状態でエッジ検出を判定してしまうと、ノイズがなくなったときにＤＬＬ回路１００がシステムクロック信号ＣＫの本来ロックすべきエッジを見失うことにある。ノイズによるＤＬＬ回路１００の誤動作は、動作周波数が比較的遅い場合には起こる可能性はほとんど無い。しかし、動作周波数が速くなるにつれてシステムクロック信号のエッジ間の間隔が狭くなるために、ノイズによるＤＬＬ回路１００の誤動作の可能性は大きくなる。
【００１５】
したがって、本発明の目的は、ＤＬＬ回路のリセット時において、電源変動やノイズなどに対し、より安定して動作するＤＬＬ回路を備える半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１６】
上記問題点を明らかにするため、本発明者は、半導体集積回路装置におけるタイミングチャートを解析した。図８は、図６に示した従来のＤＬＬ回路が、ＤＬＬリセットが実行された時点で、ＤＬＬ用電源が充分に上昇し切れていないことが原因で誤動作するときのタイミングチャートである。ＤＬＬリセットが実行された時点において、ＤＬＬ回路１００の電源が充分に上昇していない場合、同じカウンタ値であっても信号Ｓ９Ａの位置は遅れる。図９の波形Ａは、ＤＬＬリセット実行後のシステムクロック信号ＣＫと信号Ｓ９Ａの位置関係を示したものである。ＤＬＬ回路１００の電源が充分なレベルであれば、信号Ｓ９Ａの立ち上りエッジは、ＤＬＬ回路に固有の遅延の位置にくる。しかし、ＤＬＬ回路１００の電源レベルが充分ではないために、信号Ｓ９Ａは固有の遅延の位置より遅れる。ＤＬＬ回路１００は、システムクロック信号ＣＫのエッジＰに信号Ｓ９Ａの立ち上りエッジを一致させようと図６に示すカウンタ回路１２Ａをアップする。図８の波形Ｂは、波形Ａに対してカウンタ回路１２Ａのカウンタ値をアップさせた時の信号Ｓ９Ａの波形である。波形Ｂの状態ではシステムクロック信号ＣＫの立ち上りエッジＰを検出したので、カウンタ値をダウンさせ、再度システムクロック信号ＣＫの立ち上りエッジＰを検出するように動作する。波形ＣにおいてＤＬＬ回路１００の電源が充分なレベルに到達したとすると、カウンタ値は波形Ｂの時と同じであっても、ＤＬＬ回路の電源レベルが上昇した分、信号Ｓ９Ａの位置は早くなる。ＤＬＬ回路１００は、未だ波形Ｂの状態であると誤判定し、システムクロック信号のＰのエッジを目指しているつもりで、Ｐ０のエッジを目指し、カウンタ値をダウンさせ続ける。カウンタ値が最小値まで行った時点で、ＤＬＬ回路１００は、これ以上信号Ｓ９Ａの位相を早くすることができずに、波形Ｄに示す所でストップしてしまう。
【００１７】
以上のようにＤＬＬリセットはパワーオンシーケンス中に行われるために、ＤＬＬ回路用の電源が所望の電位まで到達できていないような場合にＤＬＬ回路がロックアップシーケンスを開始してしまうと、ＤＬＬ回路が誤動作してしまい、ロックアップできないという現象が生じてしまう。
【００１８】
また、図９は、ノイズが原因で図６に示した従来のＤＬＬ回路が誤動作するときのタイミングチャートである。図９の波形Ａは、ＤＬＬリセット直後の、システムクロック信号ＣＫと信号Ｓ９Ａの位相関係を示す。ＤＬＬリセット実行時にＤＬＬ回路１００の電源が正常なレベルに到達しているので、信号Ｓ９Ａの立ち上りエッジは、ＤＬＬ回路１００の固有の遅延に一致する。ＤＬＬ回路１００は、システムクロック信号ＣＫのエッジＰに信号Ｓ９Ａの立ち上りエッジを一致するように図６のカウンタ１２Ａをアップさせる。図９の波形Ｂは、波形Ａに対してカウンタ１２Ａのカウンタ値をアップした時の信号Ｓ９の波形である。波形Ｂの状態になったところでＤＬＬ回路にノイズがのると、カウンタ値が同じであってもノイズによる電圧降下によって信号Ｓ９Ａの位相は遅れてしまう。このときの波形を図９のＣに示す。波形ＣではノイズによってＤＬＬ回路の電源が低下することで波形Ｂの時と同じカウンタ値であっても、信号Ｓ９Ａの位相は波形Ｂより遅くなる。このとき、波形Ｃのように信号Ｓ９Ａの立ち上りエッジがＰを検出してしまうと、ＤＬＬ回路１００はカウンタ値をダウンし、システムクロック信号ＣＫの立ち上りエッジＰを検出するように動作する。この後、ノイズが無くなり、ＤＬＬ回路１００の電源が正常なレベルに戻ると、信号Ｓ９Ａの位相は速くなる（図９の波形Ｄ）。波形Ｄのように信号Ｓ９Ａの位置がシステムクロック信号ＣＫのＨ期間にあたってしまうと、ＤＬＬ回路１００はエッジＰ０をエッジＰと勘違いしてエッジＰ０に向かって信号Ｓ９Ａの立ち上りエッジを移動させてしまう。このように、システムクロック信号ＣＫの立ち上りエッジにロックする方の回路だけが誤動作した場合、信号Ｓ６の波形は、図９に示すように、デューティがずれた波形になってしまう。
【００１９】
本発明の１つのアスペクトに係る半導体集積回路装置は、ＤＬＬ回路と、ＤＬＬ回路の電源電圧と参照電圧とを比較する電圧比較回路と、ＤＬＬ回路のリセット信号が入力された際にＤＬＬ回路の電源電圧が参照電圧以下であれば、ＤＬＬ回路の電源電圧が参照電圧を超えるまでリセット信号を保持してＤＬＬ回路に与える保持回路と、を備える。
【００２０】
本発明の第１の展開形態において、電圧比較回路は、電源電圧が参照電圧以下であれば第１のレベルとなり、電源電圧が参照電圧を超えれば第２のレベルとなる比較結果信号を保持回路に出力し、保持回路は、比較結果信号が第２のレベルを示す場合には、リセット信号をそのままＤＬＬ回路に出力し、比較結果信号が第１のレベルを示す場合には、比較結果信号が第２のレベルを示すまでリセット信号を保持してＤＬＬ回路に出力するようにしてもよい。
【００２１】
本発明の第２の展開形態において、保持回路は、リセット信号を入力する入力端子と、ＤＬＬ回路に接続される出力端子と、入力端子と出力端子間を接続する第１のスイッチ回路と、リセット信号を保持するラッチ回路と、ラッチ回路の出力端と出力端子間を接続し、第１のスイッチ回路と逆の開閉動作を行う第２のスイッチ回路と、を備え、比較結果信号が、第２のレベルを示す場合には、第１のスイッチ回路を閉じ、第１のレベルを示す場合には、第２のスイッチ回路を閉じるようにしてもよい。
【００２２】
本発明の他のアスペクトに係る半導体集積回路装置は、システムクロック信号の立ち上りエッジと立ち下りエッジとに内部クロック信号の立ち上りエッジと立ち下りエッジとをそれぞれ一致させるように動作するＤＬＬ回路を備える半導体集積回路装置であって、ＤＬＬ回路のリセット時からのシステムクロック信号のパルス数をカウントするクロック計数回路と、クロック計数回路が所定のパルス数をカウントした時点で、立ち上りエッジ用シフトレジスタ回路のカウンタ値と立ち下りエッジ用シフトレジスタ回路のカウンタ値との差が予め設定した値以上であるか否かを判定する判定回路と、カウンタ値の差が予め設定した値以上である場合に、ＤＬＬ回路のリセットを再発行するＤＬＬ再リセット回路と、を備える。
【００２３】
本発明の第３の展開形態において、判定回路は、立ち上りエッジ用シフトレジスタ回路のカウンタ値と立ち下りエッジ用シフトレジスタ回路のカウンタ値とにおける所定のビット位置同士の値の一致不一致を判定するようにしてもよい。
【発明の効果】
【００２４】
本発明によれば、ＤＬＬリセット信号を保持又は再発行することにより、ＤＬＬ回路のロックアップを確実に行い、電源変動やノイズなどに対して、リセット時の動作をより安定させる。
【発明を実施するための最良の形態】
【００２５】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体集積回路装置の構成を示すブロック図である。図１において、半導体集積回路装置は、電位比較回路２１、保持回路２２、ＤＬＬ回路２３を備える。電位比較回路２１は、ＤＬＬ用の電源電位ＶＡＡと比較用のリファレンス電位ＲＥＦとを入力し、ＶＡＡのレベルがＲＥＦより高い場合に信号ＣＰＯをＨレベルとして保持回路２２に出力する。保持回路２２は、電位比較回路２１の判定結果である信号ＣＰＯとリセット信号ＲＳＴとを入力し、セット信号ＲＳＴが入力された時点で、信号ＣＰＯがＬであれば、信号ＣＰＯがＨになるまでリセット信号ＲＳＴの幅を広げ、ＤＬＬ回路２３に対して拡張されたリセット信号（拡張ＤＬＬリセット信号）ＲＳＴ１を出力する。
【００２６】
図２は、保持回路２２の例を示す回路図である。電圧比較回路２１の判定結果である信号ＣＰＯがＨである場合、すなわち、電源電位ＶＡＡが通常の電位である場合、信号ＣＰＯで駆動されるトランスファゲートＴＧ１が短絡され、信号ＣＰＯをインバータ回路ＩＮＶ１で反転した信号で駆動されるトランスファゲートＴＧ２、ＴＧ３が開放される。したがって、リセット信号ＲＳＴは、そのままリセット信号ＲＳＴ１として出力される。一方、電源電位ＶＡＡが基準値に達しておらず、信号ＣＰＯがＬである場合にはトランスファゲートＴＧ１が開放され、トランスファゲートＴＧ２、ＴＧ３が短絡される。したがって、リセット信号ＲＳＴによってセットされた、ＮＯＲ回路ＮＯＲ１、ＮＯＲ２、ＮＯＲ３で構成されるＲ−Ｓフリップフロップの出力がリセット信号ＲＳＴ１として出力される。
【００２７】
図３は、拡張されたリセット信号が出力される場合のタイミングチャートである。リセット信号ＲＳＴが入力された時点ｔ０で、信号ＣＰＯがＬ、すなわち電源電位ＶＡＡがリファレンス電位ＲＥＦより低い場合に、リセット信号ＲＳＴ１を発生させ、電源電位ＶＡＡがリファレンス電位ＲＥＦ以上となる時点ｔ１までリセット信号ＲＳＴ１をＨレベルに保つ。
【００２８】
以上のような構成の半導体集積回路装置は、ＤＬＬ用の電源電位ＶＡＡが基準値まで上昇していない状態でリセット信号ＲＳＴを受け取った場合、リセット信号ＲＳＴの幅をＤＬＬ回路２３の電源電位が基準値に達するまでリセット信号ＲＳＴ１として保持する。これにより電源投入時に実行されるＤＬＬリセットを適切な回路状態で行い、ＤＬＬ回路２３の内部状態が安定した状態でＤＬＬ回路２３が初期化されるので、ロックアップシーケスをより確実に行って電源変動やノイズなどに対して、リセット時の動作をより安定させることが可能となる。
【００２９】
［第２の実施形態］
図４は、本発明の第２の実施形態に係る半導体集積回路装置の構成を示すブロック図である。図４において、図６と同一の符号は同一物を示し、その説明を省略する。図４に示す半導体集積回路装置は、図６のＤＬＬ回路１００に対し、クロック計数回路３０、判定回路３１、ＤＬＬ再リセット回路３２をさらに備える。クロック計数回路３０は、システムクロック信号ＣＫとリセット信号ＲＳＴを入力し、リセット信号ＲＳＴの入力後におけるシステムクロック信号ＣＫのクロック数をカウントし、所定数、例えば２００サイクルをカウントしたならば、信号Ｓ２０を出力する。判定回路３１は、信号Ｓ２０とＤＬＬ回路内の２つのシフトレジスタ１５Ａ、１５Ｂのそれぞれのカウンタ値とを入力して判定結果となる信号Ｓ２１をＤＬＬ再リセット回路３２に出力する。すなわち、シフトレジスタ１５Ａ、１５Ｂのカウンタ値同士が所定以上の差を有する場合に、ＤＬＬ再リセット回路３２に対して再リセットを行わせる。ＤＬＬ再リセット回路３２は、信号Ｓ２１が入力されると、ＤＬＬ回路を再リセットするための信号ＲＳＴ２を出力する。信号ＲＳＴ２は、再リセット動作を行うためのリセット信号ＲＳＴとしてカウンタ１２Ａ、１２Ｂに入力される。
【００３０】
このような構成において、ＤＬＬ回路の誤動作によって立ち上り側もしくは立ち下り側のみ本来ロックすべきシステムクロック信号のエッジを間違えた場合、シフトレジスタ１５Ａとシフトレジスタ１５Ｂとにそれぞれ保持するデータに差が出てくる。ＤＤＲ２−ＤＲＡＭを例にするならば、ＤＬＬ回路は、２００サイクル以内にロックアップを完了する必要がある。従って、判定回路３１は、ＤＬＬ回路のリセット後、２００サイクル経ってからシフトレジスタ１５Ａとシフトレジスタ１５Ｂのカウンタ値同士を比較し、その差が基準値以上離れていれば、ＤＬＬ回路の再リセットを要求する信号Ｓ２１をＤＬＬ再リセット回路３２に出力するようにする。このように、ＤＬＬ回路がシステムクロック信号の所望のエッジではないエッジに誤ってロックした場合には、もう一度ロックアップシーケンスをやり直すことが可能となる。
【００３１】
図５は、判定回路３１の具体的な例を示す回路図である。判定回路３１は、シフトレジスタ１５Ａ、１５Ｂのカウンタ値の比較において、全てのビットを比較するのではなく、図５に示すように基準となるビットを排他的論理和（Ｅｘｃｌｕｓｉｖｅ ＯＲ）演算によって一致／不一致を判定する。図５に示す例では、立ち上り用／立ち下り用それぞれのシフトレジスタにおいて４ビット以上差がある場合に誤ロックしていると判定し、Ｈレベルを次段のＤＬＬ再リセット回路３２へ出力する。すなわち、シフトレジスタ回路１５Ａ、１５Ｂのビット１２同士およびビット１６同士をそれぞれ否定付排他的論理和回路ＥＸＮＯＲ１、ＥＸＮＯＲ２で比較し、ＮＯＲ回路ＮＯＲ４でどちらかのビットが一致すれば正しくロックアップしていると判定する。ＮＯＲ回路ＮＯＲ４でどちらも不一致のときのみ、再リセットを要求するために、信号Ｓ２０でオンとなったトランスファゲートＴＧ４を介してＤＬＬ再リセット回路３２に信号Ｓ２１を出力する。
【００３２】
以上のような構成の回路によれば、電源投入直後の内部が比較的不安定な時に実行されるＤＬＬリセットをＤＬＬ回路の電源が確実に安定した時点までＤＬＬリセットを拡張するので、ロックアップシーケンスが開始されてからは内部クロック信号の遅延が安定し、システムクロック信号との位相比較が正確に行えるために位相判定時に誤動作を起こすことが無くなる。
【００３３】
なお、上記のような処理を行うと、ＤＬＬ再リセットを実行しなければならない場合に２００サイクル以内でロックアップはできなくなるが、もともと不良のサンプルが正常に動作できるようになるメリットがある。また、実使用ではパワーオンシーケンスからどんなに早くても１ｍｓ（５３３ＭＨｚ動作時に２６万サイクル相当）程度はＲＥＡＤコマンドが投入されないということを考慮すると、本発明のメリットは大きい。
【００３４】
なお、以上の第１および第２の実施形態ではＤＬＬ回路について説明したが、ＤＬＬ回路をＰＬＬ回路に置き換えても同様に適用可能である。
【００３５】
以上本発明を上記実施形態に即して説明したが、本発明は、上記実施形態にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【産業上の利用可能性】
【００３６】
本発明によれば、高速動作時に入出力タイミングをシステムクロック信号に同期させるＤＬＬ回路を搭載したＤＲＡＭメモリ等の半導体デバイスに適用できる。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施形態に係る半導体集積回路装置の構成を示すブロック図である。
【図２】保持回路の例を示す回路図である。
【図３】拡張されたリセット信号が出力される場合のタイミングチャートである。
【図４】本発明の第２の実施形態に係る半導体集積回路装置の構成を示すブロック図である。
【図５】判定回路の具体的な例を示す回路図である。
【図６】従来のＤＬＬ回路の例を示すブロック図である。
【図７】従来のＤＬＬ回路の正常動作時のシステムクロック信号ＣＫと信号Ｓ９Ａの位相関係を示すタイミングチャートである。
【図８】従来のＤＬＬ回路が、ＤＬＬリセットが実行された時点で、ＤＬＬ用電源が充分に上昇し切れていないことが原因で誤動作するときのタイミングチャートである。
【図９】ノイズが原因で従来のＤＬＬ回路が誤動作するときのタイミングチャートである。
【符号の説明】
【００３８】
２Ａ、２Ｂ 初段回路
３Ａ、３Ｂ ディレイライン
４Ａ、４Ｂ 位相合成回路
５ クロック合成回路
６ バッファ
７ ＤＱ
８ ダミーＤＱ
９Ａ、９Ｂ 位相比較回路
１１Ａ、１１Ｂ 制御回路
１２Ａ、１２Ｂ カウンタ
１３Ａ、１３Ｂ ＤＡ変換器
１５Ａ、１５Ｂ シフトレジスタ
２１ 電位比較回路
２２ 保持回路
２３ ＤＬＬ回路
３０ クロック計数回路
３１ 判定回路
３２ ＤＬＬ再リセット回路
ＥＸＮＯＲ１、ＥＸＮＯＲ２ 否定付排他的論理和回路
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４ インバータ回路
ＮＯＲ１、ＮＯＲ２、ＮＯＲ３、ＮＯＲ４ ＮＯＲ回路
ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４ トランスファゲート
【特許請求の範囲】
【請求項１】
ＤＬＬ回路と、
前記ＤＬＬ回路の電源電圧と参照電圧とを比較する電圧比較回路と、
前記ＤＬＬ回路のリセット信号が入力された際に前記ＤＬＬ回路の電源電圧が前記参照電圧以下であれば、前記ＤＬＬ回路の電源電圧が前記参照電圧を超えるまで前記リセット信号を保持して前記ＤＬＬ回路に与える保持回路と、
を備えることを特徴とする半導体集積回路装置。
【請求項２】
前記電圧比較回路は、前記電源電圧が前記参照電圧以下であれば第１のレベルとなり、前記電源電圧が前記参照電圧を超えれば第２のレベルとなる比較結果信号を前記保持回路に出力し、
前記保持回路は、前記比較結果信号が前記第２のレベルを示す場合には、前記リセット信号をそのまま前記ＤＬＬ回路に出力し、前記比較結果信号が前記第１のレベルを示す場合には、前記比較結果信号が前記第２のレベルを示すまで前記リセット信号を保持して前記ＤＬＬ回路に出力することを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記保持回路は、
前記リセット信号を入力する入力端子と、
前記ＤＬＬ回路に接続される出力端子と、
前記入力端子と前記出力端子間を接続する第１のスイッチ回路と、
前記リセット信号を保持するラッチ回路と、
前記ラッチ回路の出力端と前記出力端子間を接続し、前記第１のスイッチ回路と逆の開閉動作を行う第２のスイッチ回路と、
を備え、
前記比較結果信号が、前記第２のレベルを示す場合には、前記第１のスイッチ回路を閉じ、前記第１のレベルを示す場合には、前記第２のスイッチ回路を閉じることを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
システムクロック信号の立ち上りエッジと立ち下りエッジとに内部クロック信号の立ち上りエッジと立ち下りエッジとをそれぞれ一致させるように動作するＤＬＬ回路を備える半導体集積回路装置であって、
ＤＬＬ回路のリセット時からのシステムクロック信号のパルス数をカウントするクロック計数回路と、
前記クロック計数回路が所定のパルス数をカウントした時点で、立ち上りエッジ用シフトレジスタ回路のカウンタ値と立ち下りエッジ用シフトレジスタ回路のカウンタ値との差が予め設定した値以上であるか否かを判定する判定回路と、
前記カウンタ値の差が予め設定した値以上である場合に、前記ＤＬＬ回路のリセットを再発行するＤＬＬ再リセット回路と、
を備えることを特徴とする半導体集積回路装置。
【請求項５】
前記判定回路は、前記立ち上りエッジ用シフトレジスタ回路のカウンタ値と前記立ち下りエッジ用シフトレジスタ回路のカウンタ値とにおける所定のビット位置同士の値の一致不一致を判定することを特徴とする請求項４記載の半導体集積回路装置。
【請求項６】
請求項１〜５のいずれか一に記載の半導体集積回路装置において、前記ＤＬＬ回路の代わりに、ＰＬＬ回路とすることを特徴とする半導体集積回路装置。
【請求項１】
ＤＬＬ回路と、
前記ＤＬＬ回路の電源電圧と参照電圧とを比較する電圧比較回路と、
前記ＤＬＬ回路のリセット信号が入力された際に前記ＤＬＬ回路の電源電圧が前記参照電圧以下であれば、前記ＤＬＬ回路の電源電圧が前記参照電圧を超えるまで前記リセット信号を保持して前記ＤＬＬ回路に与える保持回路と、
を備えることを特徴とする半導体集積回路装置。
【請求項２】
前記電圧比較回路は、前記電源電圧が前記参照電圧以下であれば第１のレベルとなり、前記電源電圧が前記参照電圧を超えれば第２のレベルとなる比較結果信号を前記保持回路に出力し、
前記保持回路は、前記比較結果信号が前記第２のレベルを示す場合には、前記リセット信号をそのまま前記ＤＬＬ回路に出力し、前記比較結果信号が前記第１のレベルを示す場合には、前記比較結果信号が前記第２のレベルを示すまで前記リセット信号を保持して前記ＤＬＬ回路に出力することを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記保持回路は、
前記リセット信号を入力する入力端子と、
前記ＤＬＬ回路に接続される出力端子と、
前記入力端子と前記出力端子間を接続する第１のスイッチ回路と、
前記リセット信号を保持するラッチ回路と、
前記ラッチ回路の出力端と前記出力端子間を接続し、前記第１のスイッチ回路と逆の開閉動作を行う第２のスイッチ回路と、
を備え、
前記比較結果信号が、前記第２のレベルを示す場合には、前記第１のスイッチ回路を閉じ、前記第１のレベルを示す場合には、前記第２のスイッチ回路を閉じることを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
システムクロック信号の立ち上りエッジと立ち下りエッジとに内部クロック信号の立ち上りエッジと立ち下りエッジとをそれぞれ一致させるように動作するＤＬＬ回路を備える半導体集積回路装置であって、
ＤＬＬ回路のリセット時からのシステムクロック信号のパルス数をカウントするクロック計数回路と、
前記クロック計数回路が所定のパルス数をカウントした時点で、立ち上りエッジ用シフトレジスタ回路のカウンタ値と立ち下りエッジ用シフトレジスタ回路のカウンタ値との差が予め設定した値以上であるか否かを判定する判定回路と、
前記カウンタ値の差が予め設定した値以上である場合に、前記ＤＬＬ回路のリセットを再発行するＤＬＬ再リセット回路と、
を備えることを特徴とする半導体集積回路装置。
【請求項５】
前記判定回路は、前記立ち上りエッジ用シフトレジスタ回路のカウンタ値と前記立ち下りエッジ用シフトレジスタ回路のカウンタ値とにおける所定のビット位置同士の値の一致不一致を判定することを特徴とする請求項４記載の半導体集積回路装置。
【請求項６】
請求項１〜５のいずれか一に記載の半導体集積回路装置において、前記ＤＬＬ回路の代わりに、ＰＬＬ回路とすることを特徴とする半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００７−３２４７０３（Ｐ２００７−３２４７０３Ａ）
【公開日】平成１９年１２月１３日（２００７．１２．１３）
【国際特許分類】
【出願番号】特願２００６−１４９９０４（Ｐ２００６−１４９９０４）
【出願日】平成１８年５月３０日（２００６．５．３０）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成１９年１２月１３日（２００７．１２．１３）
【国際特許分類】
【出願日】平成１８年５月３０日（２００６．５．３０）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
[ Back to top ]