【課題】ＤＣＯの最低発振周波数を検出し、分周比Ｎに比例した制御データから、ＤＣＯの制御データへの変換を精度良く行うことが可能な、新規かつ改良されたＰＬＬ回路を提供すること。
【解決手段】ディジタル値を用いて制御される発振回路を有するＰＬＬ回路であって、搬送波周波数値を設定する搬送波周波数設定部と、搬送波周波数値が変化したことを検出する検出部と、搬送波周波数値が変化したことを示す信号に同期して、発振回路を最低周波数で発振させるための制御信号を送信し、基準周波数の１周期内の発振回路の出力クロック数を計測する計測部と、を含むことを特徴とする、ＰＬＬ回路が提供される。 （もっと読む）

【課題】同期信号消失時の同期維持精度が向上されるとともに簡素な回路構成のデジタルＰＬＬ回路を提供することである。
【解決手段】同期信号の入力があるときの２つのクリアパルスの間に含まれる内部クロックの数の時系列的な平均値を学習値として記憶する学習値記憶回路と、ＰＬＬクロックカウンタのカウント値が学習値の整数成分と一致したとき一致検出パルスを生成する一致検出回路と、一致検出パルスを内部クロックの１周期分遅延して遅延パルスを生成するフリップフロップと、一致検出パルスまたは遅延パルスのいずれか一方を小数補正信号に従って選択し擬似同期パルスとして出力する擬似同期パルス選択回路と、補正区間において遅延パルスの数の擬似同期パルスの数に対する割合が学習値の小数成分に近似するよう選択する小数補正信号を出力する小数補正演算回路と、を有する。 （もっと読む）

【課題】安価に構成することができる同期クロック生成回路を提供する。
【解決手段】角度検出器１０の出力する２相の角度信号Ｓ１とＳ２を、第１二乗回路１１と第２二乗回路１２でそれぞれ二乗し、それぞれの二乗信号を加算回路１４で加算し、加算回路１４の出力信号の直流成分をフィルタ１６で除去する。フィルタ１６の出力信号と基準電位とを比較するコンパレータ１８で矩形波に変換し、その矩形波の位相を移相器２０で所定量遅らせる。移相器２０の出力信号を、同期化分周回路２２で角度検出器１０に供給する励磁信号に同期して１／２分周して同期クロックＳＱ３を得る。 （もっと読む）

位相ロックループ（ＰＬＬ）のループ帯域幅を較正する方法が記述される。ＰＬＬフィルタの中の少なくとも一つの抵抗器は、入力基準信号の周波数に応じて調整される。前記ＰＬＬフィルタ中の一つ又は複数の蓄電器は、入力基準信号の周波数に応じて調整される。一つ又は複数の電圧制御発振器（ＶＣＯ）の出力パルス群が数えられる。対象のループ帯域幅に関連付けられている第１の電荷ポンプ電流は、前記数えられた出力パルス群に従って数えられる。プログラマブル電荷ポンプ電流は、前記計算された第１の電荷ポンプ電流に合わせられる。
（もっと読む）

【課題】基準信号の周波数を逓倍又は分周したクロック信号を生成するクロック生成回路において、一つの基準信号から任意周波数のクロック信号を発生可能とする。
【解決手段】クロック生成回路１は、リング状に連結したｍ個の遅延素子ＤＵからなるパルス遅延回路１０と、各遅延素子ＤＵから順次出力される通過信号Ｐ１〜Ｐｍに基づき、基準信号ＣＫＩの周期を遅延素子ＤＵでの遅延時間を単位として表した周期データＤＴを生成する周期測定部２０と、除数又は乗数として使用される設定値ＭＮを格納する設定値レジスタ５０と、周期データＤＴに、設定値ＭＮを乗・除してクロック信号の出力周期を表す制御データＣＤを生成する制御部３０と、制御データＣＤと通過信号Ｐ１〜Ｐｍとに基づき、基準信号ＣＫＩを分周又は逓倍したクロック信号ＣＫＯを出力する出力部４０とを備え、実数で表された設定値ＭＮを用いる。 （もっと読む）

【課題】従来型のクロック信号生成回路は回路規模が大きく製造コストが高くなる。
【解決手段】遅延同期ループ型のクロック信号生成回路を、第１のクロック信号を遅延して第２のクロック信号を生成するディジタル型の遅延線路と、ディジタル型の遅延線路の遅延時間長を、各段のフリップフロップ出力により設定するリング型シフトレジスタと、第１のクロック信号と前記第２のクロック信号の位相関係に基づいて、リング型シフトレジスタに対するシフトクロックの供給を制御する遅延量制御部とで構成する。 （もっと読む）

【課題】基準クロックの周期より細かい周期で制御された複数の出力信号を出力する信号生成回路を提供する。
【解決手段】本発明にかかる信号生成回路は、基準クロックを出力する状態と、基準クロックに基準クロックの１周期より短い第１時間の遅延を持たせた信号を出力する状態と、を切り換え可能な入力段遅延回路１０と、入力段遅延回路１０の出力が変化した時点から入力段遅延回路１０の出力を基準クロックの１周期より短い第２時間保持するゲート回路３３を有し、ゲート回路３３の出力に対応する信号を出力する制御部３０と、制御部３０の出力信号に第２時間の遅延を持たせた信号を出力する出力段遅延回路２０と、を備え、入力段遅延回路１０は、制御部３０の出力信号の変化に応答して出力状態の切り換えを行う。 （もっと読む）

【課題】より向上したデューティ比特性を有するクロックを生成する。
【解決手段】本発明は、デュアルループタイプ（Dual Loop Type）のＤＬＬ回路であって、第１位相検知信号に応答し、第１遅延制御信号を生成して第１遅延ラインの遅延量を制御し、第１遅延量情報信号を出力する第１遅延制御手段と、第２位相検知信号に応答し、第２遅延制御信号を生成して第２遅延ラインの遅延量を制御し、第２遅延量情報信号を出力し、前記第１遅延制御信号と半周期情報信号に応答して前記第２遅延ラインの遅延量を再び制御する第２遅延制御手段と、前記第１遅延量情報信号と前記第２遅延量情報信号の入力を受け、基準クロックの半周期情報を抽出して前記半周期情報信号を生成する半周期検知手段と、前記第１遅延ラインの出力クロックと前記第２遅延ラインの出力クロックを組み合わせてデューティ比補正クロックを出力するデューティーサイクル補正手段とを含む。 （もっと読む）

【課題】発振子ごとに周波数偏差を０ｐｐｍに自動的に合わせ込むことにより、安定した発振周波数を得るとともに、温度偏差も考慮することでさらに安定した発振周波数を得る。
【解決手段】システムコントローラ１０は、接続端子Ｔ４に周波数カウンタ１０１が接続されたタイミング、またはリモコン１１からの指示信号に基づいて水晶発振子Ｚを発振させることにより当該水晶発振子Ｚの発振周波数を調整する調整モードに移行し、周波数カウンタ１０１によってカウントされた発振周波数が内部に設定されている基準発振周波数と一致するように制御端子Ｔ３の印加電圧を制御するとともに、一致したときの印加電圧値をフラッシュメモリ６に記憶して調整モードを終了。以後の機器の動作時には、フラッシュメモリ６に記憶されている印加電圧値を制御端子Ｔ３から印加して発振回路１７からクロック信号を取得する。 （もっと読む）

１つの態様では、デジタルＰＬＬ（ＤＰＬＬ）は、入出力位相の小数部に基づいて動作する。ＤＰＬＬは、入力位相を得るために少なくとも１つの入力信号を蓄積する。ＤＰＬＬは、例えばタイムデジタルコンバータ（ＴＤＣ）を使用して、発振器からの発振信号と参照信号との間の位相差に基づいて出力位相の小数部を決定する。ＤＰＬＬは、入力位相の小数部および出力位相の小数部に基づいて位相エラーを決定する。その後、ＤＰＬＬは、位相エラーに基づいて発振器のための制御信号を生成する。別の態様では、合成されたアキュムレータを含むＤＰＬＬは、参照信号に基づいて、発振信号サイクルの数のトラッキングを保持することにより粗い出力位相を決定する。 （もっと読む）

【課題】より小型化が可能な周波数逓倍器を提供する。
【解決手段】注入同期型発振器２０は、インバータ（２２ａ、２２ｂ、２２ｃ）を３段リング状に接続してリングオシレータを備えている。そして、２段目のインバータ２２ｂの出力と、３段目のインバータ２２ｃの出力とをｎＭＯＳトランジスタ２４で接続する構成を採用している。このｎＭＯＳトランジスタ２４のゲートは、外部から基準周波数信号が供給される。このような構成によって、、リングオシレータの自励発振周波数に近い周波数であって、注入された基準周波数信号と同期した整数倍の周波数で発振が行われる。このように、インジェクションロックを用いて、位相雑音を減らすことができるので、ループフィルタを必要とせず、より小面積で周波数逓倍器を構成することが可能である。 （もっと読む）

【課題】 中心周波数を変更することなく、外部クロック信号の周波数特性のバラツキにより広く対応でき、周波数特性の安定性向上を図ることができる位相同期回路を提供する。
【解決手段】 外部クロック信号Ｓｉを第１入力信号Ｓ１、出力クロック信号Ｓｏまたはその分周信号を第２入力信号Ｓ２とし、これらの位相差に応じた電圧の位相差検出信号Ｓｄを出力する位相比較回路１１と、位相差検出信号Ｓｄの所定帯域の信号成分から位相差に応じた電圧値の発振制御信号Ｓｆを出力するループフィルタ１２と、発振制御信号Ｓｆの電圧値に応じた周波数で発振する出力クロック信号Ｓｏを出力する電圧制御発振回路１３と、電圧制御発振回路１３の第２入力信号Ｓ２がロック状態であるかアンロック状態であるかを検出するロック状態検出回路１４を備え、ループフィルタ１２が、ロック状態検出回路１４におけるロック状態の検出結果に応じて、引き込み範囲を調整する。 （もっと読む）

【課題】複数の発振周波数帯域を有するＶＣＯを備えたＰＬＬ回路において、設定されたＰＬＬ出力周波数に対応する最適な発振周波数帯域の検出動作に要する時間を短縮する。
【解決手段】ＴＤＣ回路３０は、固定分周器２からの所定の基準信号１１の立ち上がり時に、その基準信号１１と可変分周器７のＰＬＬ分周信号１５との位相差を求め、更に、前記基準信号の次の立ち上がり時においても同様に、その基準信号とＰＬＬ分周信号１５との位相差を求める。その求めた２つの位相差情報により、基準信号１１の１周期の間にＰＬＬ分周信号１５が基準信号１１に対して進んだ又は遅れた位相量を検出して、基準信号１１とＰＬＬ分周信号１５との周波数の高低を検出する。よって、１つの発振周波数帯域に対して、基準信号１１の１周期で周波数比較を完了でき、発振周波数帯域選択回路８は、設定されたＰＬＬ出力周波数に対応する最適な発振周波数帯域を短時間で検出する。 （もっと読む）

【課題】大きなジッタや周波数オフセットを有する時刻情報が入力された場合でも、ジッタに追従して安定したシステムクロックを、優れたノイズ特性の回路により生成する。
【解決手段】周波数調整範囲が広い１個の電圧発振器を用いるのではなく、それぞれ周波数調整範囲が比較的狭く、かつ、互いに異なる３個のＶＣＸＯ１２〜１４を備え、その内で入力ＰＣＲの周波数帯に応じて、クロック切替部１５と制御部１６とからなる選択手段により、周波数調整範囲が最適なものを適応的に選択する。これにより、大きなジッタや周波数オフセットを有するＰＣＲが入力された場合でも、ＰＣＲジッタに追従して安定したシステムクロックを生成することができる。ＶＣＸＯ１２〜１４は、全体としては広い周波数調整範囲を持っていながら、その広い周波数調整範囲を持つ１個のＶＣＸＯに比べて発振出力のノイズ特性を優れたものにできる。 （もっと読む）

【課題】ＰＬＬの低消費電力化、回路規模の低減、設計の困難性の低減。
【解決手段】所定の局部発振周波数ＩＰＡ，ＱＰＡを出力する局部発振回路１１０を含み、受信信号ＲＦと局部発振周波数ＩＰＡ，ＱＰＡとを乗算した中間周波信号Ｉｉｎ，Ｑｉｎを出力するアナログ直交復調回路１００と、中間周波信号Ｉｉｎ，Ｑｉｎを入力しフィルタ信号Ｉｏｕｔ，Ｑｏｕｔを出力する中心周波数と通過帯域とのどちらか少なくとも一方を可変にできる可変バンドパスフィルタ２００と、フィルタ信号Ｉｏｕｔ，Ｑｏｕｔをデジタル信号Ｉｄｉ，Ｑｄｉに変換するアナログ−デジタル変換回路３１０，３２０と、所定の数値制御発振周波数ＩＰＢ，ＱＰＢを出力する数値制御発振回路４１０を含み、デジタル信号Ｉｄｉ，Ｑｄｉと数値制御発振周波数ＩＰＢ，ＱＰＢとを乗算した復調信号Ｉｄｍ，Ｑｄｍを出力するデジタル直交復調回路４００と、を含む受信回路。 （もっと読む）

【課題】アナログデータ信号のディスプレイパネルへの印加時に発生する誤りなどにも関わらず正常に動作可能なデータ駆動回路及び遅延固定ループ回路を提供する。
【解決手段】第１のデータ信号を第２のクロック信号に基づいてサンプリングし、アナログ変換することにより得られた第２のデータ信号を出力するデータ駆動部と、第２のデータ信号の変化開始時点から所定期間内であることを知らせるマスク信号を生成するマスク信号生成部と、第１のクロック信号から第２のクロック信号−第１のクロック信号と第２のクロック信号の間には遅延が存在し、該遅延は前記第１のクロック信号と第２のクロック信号の間の位相差に応じて変化し、位相差に応じる前記遅延の変化は前記マスク信号により遮断される−を生成する遅延固定ループと、を備える。 （もっと読む）

【課題】サイクルトゥサイクルジッタの程度を検出する。
【解決手段】ＰＬＬ回路（２）の発振クロック信号（ｖｃｏ）の遅延信信号を基準クロック信号（ｒｅｆ）の複数の遅延信号の変化に同期して複数のラッチ回路（２３＿１〜２３＿ｎ）にラッチする。ラッチ回路毎にその出力又はその反転信号をセレクタ（２４＿１〜２４＿ｎ）で選択する。セレクタ毎にその出力の変化回数をカウンタ（２５＿１〜２５＿ｎ）で計数する。制御回路（２８）は、発振クロック信号の２ｎサイクル毎に、前回のセレクタの選択が非反転出力であれば今回カウンタの計数値がｎ以上のときセレクタの選択状態を反転し、前回のセレクタの選択が反転出力であれば今回前記カウンタの計数値がｎ以上のときにセレクタの選択状態を反転する。前記第１カウンタの計数値が例えばジッタ検出情報として出力される。 （もっと読む）

【課題】位相ジッタの少ない位相同期ループ回路を実現する。
【解決手段】第一および第二レジスタへ接続された第一および第二計数手段10,14を含む位相同期ループ回路が開示される。第一レジスタ18は数Ｍを第二レジスタ20は数Ｎを記憶する。第一計数手段は基準信号FrefのＭサイクルに応答してF1出力信号を出力し、第二計数手段は出力信号FoutのＮサイクルに応答してF2出力信号を出力する。F1,F2,Fref,Fout 信号は、位相検出器30へ接続され、FrefとFoutの位相が比較される。位相検出回路の出力信号は位相検出回路出力信号に比例したFout信号を発生する電圧制御発振器12に接続される。Fout信号は位相同期ループ回路が整定するまで第二レジスタへフィードバックされる。 （もっと読む）

【課題】設計時以降に生じる位相差の変動を内部で自動的に調整することで、予め設定された位相差を有する２つの信号を出力する。
【解決手段】２つのクロック信号の位相差を予め定められた位相差に調整する位相調整装置であって、第１クロック信号に対する第２クロック信号の遅延量を選択的に変更可能な遅延部１１と、前記遅延量を制御する制御部１２とを備え、前記制御部１２は、準備モードにおいて、前記遅延量を第１の時間間隔で段階的に増加又は減少させ、遅れ期間、又は、進み期間を検出し、調整モードにおいて、前記遅れ期間又は前記進み期間と同じ長さの期間において第２の時間間隔で前記遅延量を段階的に変化させることで、前記第２クロック信号の位相差を予め定められた位相差に調整し、前記第２の時間間隔と前記第１の時間間隔との比は、１８０度と予め定められた位相差との比に等しい。 （もっと読む）

【課題】 ＣＰＵの負荷を軽減することが可能なクロック生成制御回路を提供する。
【解決手段】 本願発明は、発振回路が出力するクロック信号のパルス数を所定期間カウントし、所定期間及び周波数に応じた設定値と等しくなったときにカウント制御信号の出力レベルを切り替えるカウンタと、所定期間を示すタイミング信号とカウント制御信号とのタイミングの誤差を検出し、誤差検出信号を出力する誤差検出回路と、を備え、周波数制御回路は、誤差検出信号に基づいて制御信号を生成することで、上記課題を解決することができる。 （もっと読む）