クロック生成制御回路
【課題】 ＣＰＵの負荷を軽減することが可能なクロック生成制御回路を提供する。
【解決手段】 本願発明は、発振回路が出力するクロック信号のパルス数を所定期間カウントし、所定期間及び周波数に応じた設定値と等しくなったときにカウント制御信号の出力レベルを切り替えるカウンタと、所定期間を示すタイミング信号とカウント制御信号とのタイミングの誤差を検出し、誤差検出信号を出力する誤差検出回路と、を備え、周波数制御回路は、誤差検出信号に基づいて制御信号を生成することで、上記課題を解決することができる。
【解決手段】 本願発明は、発振回路が出力するクロック信号のパルス数を所定期間カウントし、所定期間及び周波数に応じた設定値と等しくなったときにカウント制御信号の出力レベルを切り替えるカウンタと、所定期間を示すタイミング信号とカウント制御信号とのタイミングの誤差を検出し、誤差検出信号を出力する誤差検出回路と、を備え、周波数制御回路は、誤差検出信号に基づいて制御信号を生成することで、上記課題を解決することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、予め設定された周波数に応じたクロックを生成するように発振回路を制御するクロック生成制御回路に関する。
【背景技術】
【０００２】
図４に従来のデジタル方式のクロック生成回路１００のブロック図を示す。クロック生成回路１００は、発振回路１２２と、カウンタ１０４と、中央演算処理回路（ＣＰＵ）１３０と、デジタル−アナログ変換回路（ＤＡＣ）１１６と、を含んで構成される。
【０００３】
発振回路１２２は、ＤＡＣ１１６から出力された制御信号に応じて所定の周波数のクロックを生成する。発振回路１２２は、例えば電圧制御発振器（ＶＣＯ）で構成することができ、ＤＡＣ１１６が出力する電圧信号に応じた周波数のクロックを生成する。
【０００４】
カウンタ１０４は、発振回路１２２が出力するクロックのパルス数をカウントする。カウンタ１０４は、図示しない制御回路の制御に応じて、例えば１秒間に入力されるパルス数をカウントし、そのカウント値をＣＰＵ１３０に出力する。
【０００５】
ＣＰＵ１３０は、周波数の設定値を格納するレジスタ１３２を備えて構成され、カウンタ１０４から出力されたカウント値とレジスタ１３２に格納された設定値とに基づいて、発振回路１２２を制御するデジタルの制御信号を出力する。ＣＰＵ１３０は、例えば、カウンタ１０４から出力されたカウント値とレジスタ１３２に格納された設定値との差分を演算し、その差分に応じた制御信号を生成する。また、ＣＰＵ１３０は、所定の制御プログラムに応じて、クロック生成回路１００に接続される周辺回路（図示なし）の動作を制御する。
【０００６】
ＤＡＣ１１６は、ＣＰＵ１３０から出力されたデジタルの制御信号をアナログ信号に変換して、発振回路１２２に出力する。
【０００７】
このように、クロック生成回路１００は、カウンタ１０４によってクロックのパルス数をカウントし、そのカウント値に基づいてＣＰＵ１３０が制御信号を生成するデジタル方式のクロック生成回路である。
【０００８】
図５に従来のアナログ方式のクロック生成回路２００のブロック図を示す。クロック生成回路２００は発振回路２２２と、分周回路２０８と、位相比較回路２０２と、チャージポンプ回路（ＣＰ）２０４と、ローパスフィルタ（ＬＰＦ）２０６と、を含んで構成される。
【０００９】
発振回路２２２は、ＬＰＦ２０６から出力された制御信号に応じて所定の周波数のクロックを生成する。発振回路１２２は、例えば電圧制御発振器（ＶＣＯ）で構成することができ、ＬＰＦ２０６が出力する電圧信号に応じたクロックを生成する。
【００１０】
分周回路２０８は、発振回路２２２から出力されたクロックを分周して、位相比較回路２０２に出力する。位相比較回路２０２は分周回路２０８から出力されたクロックと、基準クロックとを比較し、比較結果を後述するＣＰ２０４に出力する。基準クロックは、例えば、水晶発振子（図示なし）から出力されたクロックを用いる。クロック生成回路２００は、基準クロックの周波数と分周回路２０８の分周の設定に応じたクロックを生成する。
【００１１】
ＣＰ２０４は、位相比較回路２０２の比較結果に応じて、ハイレベル（例えば３．３Ｖ）またはローレベル（たとえば０Ｖ）の電圧信号を選択的に出力する。
【００１２】
ＬＰＦ２０６は、抵抗素子ＲとコンデンサＣとを含んで構成される。抵抗素子Ｒの一方の端子はＣＰ２０４に接続され、他方の端子は発振回路２２２に接続される。コンデンサＣの一方の端子は、発振回路２２２と抵抗素子Ｒとの接続点に接続され、他方の端子は接地される。ＬＰＦ２０６は、ＣＰ２０４が出力するパルス状の信号を平滑化して、発振回路２２２に出力する。
【００１３】
このように、クロック生成回路２００は、位相比較回路２０２の比較結果に基づいて、ＣＰ２０４及びＬＰＦ２０６によって制御信号を生成するアナログ方式のクロック生成回路である。
【特許文献１】特開平８−３１６８２６号公報
【特許文献２】特開２０００−１８８５４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
図４に示す従来のクロック生成回路１００を用いる場合、ＣＰＵ１３０を用いて発振回路１２２が出力するクロックの周波数を制御するため、ＣＰＵ１３０の負荷が増大する。ＣＰＵ１３０は、クロック生成回路１００に接続される周辺回路の動作を制御するため、負荷が増大するとクロック生成回路１００が搭載されるシステム全体の動作が遅くなるという問題がある。
【００１５】
本願発明は、上記従来技術の問題を鑑み、ＣＰＵに負荷をかけることなく、予め設定された周波数に応じたクロックを生成するように制御することが可能なクロック生成制御回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本願発明は、制御信号に基づいてクロック信号の周波数を制御して出力する発振回路と、制御信号を生成する周波数制御回路と、に接続されるクロック生成制御回路であって、発振回路が出力するクロック信号のパルス数を所定期間カウントし、所定期間及び周波数に応じた設定値と等しくなったときにカウント制御信号の出力レベルを切り替えるカウンタと、所定期間を示すタイミング信号とカウント制御信号とのタイミングの誤差を検出し、誤差検出信号を出力する誤差検出回路と、を備え、周波数制御回路は、誤差検出信号に基づいて制御信号を生成することを特徴とする。
【発明の効果】
【００１７】
本願発明によれば、クロック生成制御回路は、ＣＰＵに負荷をかけることなく、予め設定された周波数に応じたクロックを生成するように制御することが可能となる。
【発明を実施するための最良の形態】
【００１８】
図１は、本発明の実施形態のクロック生成制御回路の概略のブロック図である。クロック生成制御回路１０は、スイッチ２２と、カウンタ２４と、タイミング制御回路２６と、周波数設定回路２８と、誤差検出回路３０と、を含んで構成される。クロック生成制御回路１０は、発振回路５０と周波数制御回路４０とに接続されてクロック生成のシステムを形成する。
【００１９】
発振回路５０は、周波数制御回路４０から出力された制御信号に応じたクロックＣＬＫを生成する。発振回路５０は、例えば電圧制御発振器（ＶＣＯ）で構成することができ、
周波数制御回路４０が出力する電圧信号に応じた周波数のクロックＣＬＫを生成する。
【００２０】
スイッチ２２は、発振回路５０とカウンタ２４とに接続され、クロックＣＬＫをカウンタ２４に出力するか否かを制御する。スイッチ２２は、後述するタイミング制御２６が出力する制御信号に基づいてスイッチのオン／オフを制御し、スイッチがオンの期間に入力されたクロックＣＬＫを抽出して、出力する。
【００２１】
カウンタ２４は、スイッチ２２と誤差検出回路３０とに接続され、スイッチ２２から出力されたクロックＣＬＫのパルス数をカウントし、カウント値に応じてカウント制御信号ＣＮＴを出力する。カウンタ２４は、カウント動作を開始したときにカウント制御信号ＣＮＴをハイレベルに切り替え、カウント値が後述する周波数設定回路２８に設定された設定値と等しくなったときにカウント制御信号ＣＮＴをローレベルに切り替える。
【００２２】
このとき、カウンタ２４は、周波数設定回路２８に設定される設定値を初期値としてカウントダウン動作を行うダウンカウンタとすることが好適である。このとき、カウンタ２４は、カウント値が“０”になったときにカウント制御信号ＣＮＴをローレベルに切り替える。
【００２３】
タイミング制御回路２６は、スイッチ２２のオン／オフ制御を行うとともに、カウンタ２４のカウント動作の開始／終了を制御する。また、タイミング制御回路２６は、後述する誤差検出回路３０に対して所定の期間を示すタイミング信号Ｂを出力し、カウンタ２４に対してカウント動作を開始するためのリセット信号ＲＳＴを出力する。
【００２４】
周波数設定回路２８は、例えばレジスタを含んで構成され、発振回路５０が出力するクロックＣＬＫの周波数に応じた設定値を格納する。周波数設定回路２８に格納される設定値は、タイミング制御回路２６が出力するタイミング信号Ｂの時間情報に基づいて、設定される周波数に応じたクロックのパルス数とすることが好適である。例えば、４０ｋＨｚのクロックＣＬＫを出力し、タイミング制御回路２６が１秒間ハイレベルとなるタイミング信号Ｂを出力する場合、周波数設定回路２８には“４００００”に応じたデジタル値をレジスタに格納する。
【００２５】
誤差検出回路３０は、タイミング信号Ｂとカウント制御信号ＣＮＴとの誤差を検出し、検出結果に応じて正側誤差検出信号ＰＣ及び負側誤差検出信号ＮＣを生成し、出力する。クロックＣＬＫの周波数が設定された周波数より高いとき、誤差検出回路３０は所定の期間ハイレベルとなる負側誤差検出信号ＮＣを出力する。また、クロックＣＬＫの周波数が設定された周波数より低いとき、誤差検出回路３０は所定の期間ハイレベルとなる正側誤差検出信号ＰＣを出力する。本発明の実施形態において、誤差検出回路３０は、ＮＯＴ素子３２、３４と、ＡＮＤ素子３６、３８を含んで構成される。
【００２６】
ＮＯＴ素子３２は、タイミング信号Ｂを反転した信号を、ＡＮＤ素子３６の一方の入力端子に出力する。ＮＯＴ素子３４はカウント制御信号ＣＮＴを反転した信号を、ＡＮＤ素子３８の一方の入力端子に出力する。ＡＮＤ素子３６は、一方の入力端子にＮＯＴ端子３２の出力が入力され、他方の入力端子にカウント制御信号ＣＮＴが入力されて、演算結果を正側誤差検出信号ＰＣとして出力する。ＡＮＤ素子３８は、一方の入力端子にＮＯＴ素子３４の出力が入力され、他方の入力端子にタイミング信号Ｂが入力されて、演算結果を負側誤差検出信号ＮＣとして出力する。
【００２７】
周波数制御回路４０は、誤差検出回路３０から出力された正側誤差検出信号ＰＣ及び負側誤差検出信号ＮＣに基づいて、発振回路５０の生成するクロックＣＬＫの周波数を制御する信号を生成し、出力する。本発明の実施の形態において、周波数制御回路４０は、チ
ャージポンプ回路（ＣＰ）４２と、ローパスフィルタ（ＬＰＦ）４４と、を含んで構成される。
【００２８】
ＣＰ４２は、正側誤差検出信号ＰＣおよび負側誤差検出信号ＮＣに応じて、ハイレベル（例えば３．３Ｖ）またはローレベル（たとえば０Ｖ）の電圧信号を選択的に出力する。正側誤差検出信号ＰＣがハイレベルのとき、ＣＰ４２はハイレベルの電圧信号を出力し、負側誤差検出信号ＮＣがハイレベルのとき、ＣＰ４２はローレベルの電圧信号を出力する。ＬＰＦ４４は、図示しないコンデンサを含んで構成され、ＣＰ４２が出力するパルス状の信号を平滑化して、発振回路５０に出力する。つまり、ＬＰＦ４４に含まれるコンデンサは、正側誤差検出信号ＰＣがハイレベルのときに充電され、負側誤差検出信号ＮＣがハイレベルのときに放電される。
【００２９】
次に、本発明の実施形態における、クロック生成制御回路の動作について説明する。図２及び図３は、本発明の実施形態のクロック生成制御回路の動作タイミングを示すタイミングチャートである。図２はクロックＣＬＫの周波数が設定値より高い場合のクロック生成制御回路１０の動作タイミングを示し、図３はクロックＣＬＫの周波数が設定値より低い場合のクロック生成制御回路１０の動作タイミングを示す。
【００３０】
まず、図２に基づいて、クロックＣＬＫの周波数が設定値より高い場合のクロック生成制御回路１０の動作タイミングについて説明する。図２の例において、クロック生成制御回路１０は１０ＨｚのクロックＣＬＫを出力するように制御するものとする。このとき、タイミング制御回路２６が出力するタイミング信号Ｂは、カウンタ２４がカウント動作を開始してから１秒間ハイレベルの信号を出力し、周波数設定回路２８に格納された設定値は、周波数１０Ｈｚに応じて“１０”とする。
【００３１】
タイミング制御回路２６は、カウンタ２４に対してリセット信号ＲＳＴとしてリセットパルスを出力する。このとき、カウンタ２４はカウント動作を停止して初期状態に戻る。リセット信号ＲＳＴがハイレベルからローレベルに切り替わるとき、カウンタ２４は周波数設定回路２８に格納された設定値を初期値として、カウントダウン動作を開始する。このときタイミング信号Ｂはローレベルからハイレベルに切り替わる。また、スイッチ２２はタイミング制御回路２６の制御に基づいてオン状態となり、その期間に入力されたクロックＣＬＫをカウンタ２４へ出力する。
【００３２】
カウンタ２４は、入力されたクロックＣＬＫに応じてカウントダウン動作をする。図２に記載の例において、カウンタ２４は初期値を“１０”として、カウントダウン動作を開始するとともに、ハイレベルのカウント制御信号ＣＮＴを出力する。カウンタ２４は、カウント値が“０”となったときにローレベルのカウント制御信号ＣＮＴを出力する。このとき、クロックＣＬＫの周波数が制御目標値に比べて高いため、タイミング信号Ｂのハイレベルの期間に比べてカウント制御信号ＣＮＴのハイレベルの期間は短くなる。
【００３３】
誤差検出回路３０は、ＮＯＴ素子３２とＡＮＤ素子３６の論理演算結果に基づいてローレベルの正側誤差検出信号ＰＣを出力し、ＮＯＴ素子３４とＡＮＤ素子３８の論理演算結果に基づいてカウント制御信号ＣＮＴがローレベルに切り替わるタイミングからタイミング信号Ｂがローレベルに切り替わるタイミングまでハイレベルとなる負側誤差検出信号ＮＣを出力する。周波数制御回路４０は正側誤差検出信号ＰＣ及び負側誤差検出信号ＮＣに基づいて、制御信号を低くして発振回路５０が出力するクロックＣＬＫの周波数が低くなるように制御する。
【００３４】
次に、図３に基づいて、クロックＣＬＫの周波数が設定値より低い場合のクロック生成制御回路１０の動作タイミングについて説明する。図３の例において、クロック生成制御
回路１０は１０ＨｚのクロックＣＬＫを出力するように制御するものとする。このとき、タイミング制御回路２６が出力するタイミング信号Ｂは、カウンタ２４がカウント動作を開始してから１秒間ハイレベルの信号を出力し、周波数設定回路２８に格納された設定値は、周波数１０Ｈｚに応じて“１０”とする。
【００３５】
タイミング制御回路２６は、カウンタ２４に対してリセット信号ＲＳＴとしてリセットパルスを出力する。このとき、カウンタ２４はカウント動作を停止して初期状態に戻る。リセット信号ＲＳＴがハイレベルからローレベルに切り替わるとき、カウンタ２４は周波数設定回路２８に格納された設定値を初期値として、カウントダウン動作を開始する。このときタイミング信号Ｂはローレベルからハイレベルに切り替わる。また、スイッチ２２はタイミング制御回路２６の制御に基づいてオン状態となり、その期間に入力されたクロックＣＬＫをカウンタ２４へ出力する。
【００３６】
カウンタ２４は、入力されたクロックＣＬＫに応じてカウントダウン動作をする。図３に記載の例において、カウンタ２４は初期値を“１０”として、カウントダウン動作を開始するとともに、ハイレベルのカウント制御信号ＣＮＴを出力する。カウンタ２４は、カウント値が“０”となったときにローレベルのカウント制御信号ＣＮＴを出力する。このとき、クロックＣＬＫの周波数が制御目標値に比べて低いため、タイミング信号Ｂのハイレベルの期間に比べてカウント制御信号ＣＮＴのハイレベルの期間は長くなる。
【００３７】
誤差検出回路３０は、ＮＯＴ素子３２とＡＮＤ素子３６の論理演算結果に基づいてタイミング信号Ｂがローレベルに切り替わるタイミングからカウント制御信号ＣＮＴがローレベルに切り替わるタイミングまでハイレベルとなる正側誤差検出信号ＰＣを出力し、ＮＯＴ素子３４とＡＮＤ素子３８の論理演算結果に基づいてローレベルの負側誤差検出信号ＮＣを出力する。周波数制御回路４０は正側誤差検出信号ＰＣ及び負側誤差検出信号ＮＣに基づいて、制御信号を高くして発振回路５０が出力するクロックＣＬＫの周波数が高くなるように制御する。
【００３８】
本発明の実施形態では、図２に示すクロックＣＬＫの周波数が設定値より高い場合の制御動作、および、図３に示すクロックＣＬＫの周波数が設定値より低い場合の制御動作を繰り返し行うことによって、一定の周波数を有するクロックＣＬＫを連続的に出力する。
【００３９】
本発明の実施形態を適用することによって、ＣＰＵを用いることなく精度の高いクロックの周波数制御を行うことができる。よって、クロック生成制御回路１０が搭載されるシステムにおいてＣＰＵの負荷を軽減することが可能となり、システム全体の動作に影響を与えることを防ぐとともに、低い周波数であっても精度の高いクロックの周波数制御を行うことができる。
【００４０】
本発明の第１の実施形態では、スイッチ２２及びカウンタ２４を用いて、所定期間（１秒間）に含まれるクロックＣＬＫのパルス数をカウントする構成としたが、本願発明はこれに限られるものではない。例えば、タイミング制御回路２６はカウンタ２４に対してリセット信号ＲＳＴと、カウント動作を停止してカウント値を保持する制御を行う保持信号を出力する構成とすることができる。タイミング制御回路２６は、カウント終了後に上述の保持信号を出力することにより、スイッチ２２を用いることなく本発明を実施することができる。
【００４１】
本発明の実施形態に記載したスイッチ２２及びカウンタ２４の動作は、本発明を実施するための一例であって、これに限られるものではない。例えば、カウンタ２４のリセット動作は必ずしもカウント開始の直前に行う必要はなく、カウント動作を行わない機関にリセット動作を行うことができる。また、カウンタ２４のリセット動作は、カウント終了か
ら所定のパルス数分の時間が経過した後にリセットするよう構成することもできる。
【００４２】
また、本発明は、クロックＣＬＫを図示しない分周回路に入力し、カウンタ２４は分周されたクロックＣＬＫのパルス数をカウントする構成としてもよい。これによって、カウンタ２４は低速で動作することが可能となり、カウンタ２４を高精度のカウンタで構成する必要がなく、クロック生成制御回路１０またはそれが搭載されるシステムのコストを低くすることができる。
【００４３】
本発明の実施形態では、ＣＰ４２とＬＰＦ４４で周波数制御回路４０を構成したが、本発明を実施するための一例であって、これに限られるものではない。例えば、正側誤差検出信号ＰＣと負側誤差検出信号ＮＣのハイレベルの期間をカウンタを用いてカウントして、カウント値をデジタルアナログ変換して制御信号を生成する構成としてもよい。上記のような構成とすることで、コンデンサ等の部品を用いる必要がなくなり、システム全体の規模の増大を防ぐことができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施形態のクロック生成制御回路の概略のブロック図である。
【図２】本発明の実施形態のクロック生成制御回路の動作タイミングを示すタイミングチャートである。
【図３】本発明の実施形態のクロック生成制御回路の動作タイミングを示すタイミングチャートである。
【図４】従来のクロック生成回路の概略のブロック図である。
【図５】従来のクロック生成回路の概略のブロック図である。
【符号の説明】
【００４５】
１０ クロック生成制御回路、２２ スイッチ、２４，１０４ カウンタ、２６ タイミング制御回路、２８ 周波数設定回路、３０ 誤差検出回路、３２，３４ ＮＯＴ素子、３６，３８ ＡＮＤ素子、４０ 周波数制御回路、４２，２０４ ＣＰ、４４，２０６
ＬＰＦ、５０，１２２，２２２ 発振回路、１００，２００ クロック生成回路、１１６ ＤＡＣ、１３０ ＣＰＵ、１３２ レジスタ、２０２ 位相比較回路、２０８ 分周回路。
【技術分野】
【０００１】
本願発明は、予め設定された周波数に応じたクロックを生成するように発振回路を制御するクロック生成制御回路に関する。
【背景技術】
【０００２】
図４に従来のデジタル方式のクロック生成回路１００のブロック図を示す。クロック生成回路１００は、発振回路１２２と、カウンタ１０４と、中央演算処理回路（ＣＰＵ）１３０と、デジタル−アナログ変換回路（ＤＡＣ）１１６と、を含んで構成される。
【０００３】
発振回路１２２は、ＤＡＣ１１６から出力された制御信号に応じて所定の周波数のクロックを生成する。発振回路１２２は、例えば電圧制御発振器（ＶＣＯ）で構成することができ、ＤＡＣ１１６が出力する電圧信号に応じた周波数のクロックを生成する。
【０００４】
カウンタ１０４は、発振回路１２２が出力するクロックのパルス数をカウントする。カウンタ１０４は、図示しない制御回路の制御に応じて、例えば１秒間に入力されるパルス数をカウントし、そのカウント値をＣＰＵ１３０に出力する。
【０００５】
ＣＰＵ１３０は、周波数の設定値を格納するレジスタ１３２を備えて構成され、カウンタ１０４から出力されたカウント値とレジスタ１３２に格納された設定値とに基づいて、発振回路１２２を制御するデジタルの制御信号を出力する。ＣＰＵ１３０は、例えば、カウンタ１０４から出力されたカウント値とレジスタ１３２に格納された設定値との差分を演算し、その差分に応じた制御信号を生成する。また、ＣＰＵ１３０は、所定の制御プログラムに応じて、クロック生成回路１００に接続される周辺回路（図示なし）の動作を制御する。
【０００６】
ＤＡＣ１１６は、ＣＰＵ１３０から出力されたデジタルの制御信号をアナログ信号に変換して、発振回路１２２に出力する。
【０００７】
このように、クロック生成回路１００は、カウンタ１０４によってクロックのパルス数をカウントし、そのカウント値に基づいてＣＰＵ１３０が制御信号を生成するデジタル方式のクロック生成回路である。
【０００８】
図５に従来のアナログ方式のクロック生成回路２００のブロック図を示す。クロック生成回路２００は発振回路２２２と、分周回路２０８と、位相比較回路２０２と、チャージポンプ回路（ＣＰ）２０４と、ローパスフィルタ（ＬＰＦ）２０６と、を含んで構成される。
【０００９】
発振回路２２２は、ＬＰＦ２０６から出力された制御信号に応じて所定の周波数のクロックを生成する。発振回路１２２は、例えば電圧制御発振器（ＶＣＯ）で構成することができ、ＬＰＦ２０６が出力する電圧信号に応じたクロックを生成する。
【００１０】
分周回路２０８は、発振回路２２２から出力されたクロックを分周して、位相比較回路２０２に出力する。位相比較回路２０２は分周回路２０８から出力されたクロックと、基準クロックとを比較し、比較結果を後述するＣＰ２０４に出力する。基準クロックは、例えば、水晶発振子（図示なし）から出力されたクロックを用いる。クロック生成回路２００は、基準クロックの周波数と分周回路２０８の分周の設定に応じたクロックを生成する。
【００１１】
ＣＰ２０４は、位相比較回路２０２の比較結果に応じて、ハイレベル（例えば３．３Ｖ）またはローレベル（たとえば０Ｖ）の電圧信号を選択的に出力する。
【００１２】
ＬＰＦ２０６は、抵抗素子ＲとコンデンサＣとを含んで構成される。抵抗素子Ｒの一方の端子はＣＰ２０４に接続され、他方の端子は発振回路２２２に接続される。コンデンサＣの一方の端子は、発振回路２２２と抵抗素子Ｒとの接続点に接続され、他方の端子は接地される。ＬＰＦ２０６は、ＣＰ２０４が出力するパルス状の信号を平滑化して、発振回路２２２に出力する。
【００１３】
このように、クロック生成回路２００は、位相比較回路２０２の比較結果に基づいて、ＣＰ２０４及びＬＰＦ２０６によって制御信号を生成するアナログ方式のクロック生成回路である。
【特許文献１】特開平８−３１６８２６号公報
【特許文献２】特開２０００−１８８５４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
図４に示す従来のクロック生成回路１００を用いる場合、ＣＰＵ１３０を用いて発振回路１２２が出力するクロックの周波数を制御するため、ＣＰＵ１３０の負荷が増大する。ＣＰＵ１３０は、クロック生成回路１００に接続される周辺回路の動作を制御するため、負荷が増大するとクロック生成回路１００が搭載されるシステム全体の動作が遅くなるという問題がある。
【００１５】
本願発明は、上記従来技術の問題を鑑み、ＣＰＵに負荷をかけることなく、予め設定された周波数に応じたクロックを生成するように制御することが可能なクロック生成制御回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本願発明は、制御信号に基づいてクロック信号の周波数を制御して出力する発振回路と、制御信号を生成する周波数制御回路と、に接続されるクロック生成制御回路であって、発振回路が出力するクロック信号のパルス数を所定期間カウントし、所定期間及び周波数に応じた設定値と等しくなったときにカウント制御信号の出力レベルを切り替えるカウンタと、所定期間を示すタイミング信号とカウント制御信号とのタイミングの誤差を検出し、誤差検出信号を出力する誤差検出回路と、を備え、周波数制御回路は、誤差検出信号に基づいて制御信号を生成することを特徴とする。
【発明の効果】
【００１７】
本願発明によれば、クロック生成制御回路は、ＣＰＵに負荷をかけることなく、予め設定された周波数に応じたクロックを生成するように制御することが可能となる。
【発明を実施するための最良の形態】
【００１８】
図１は、本発明の実施形態のクロック生成制御回路の概略のブロック図である。クロック生成制御回路１０は、スイッチ２２と、カウンタ２４と、タイミング制御回路２６と、周波数設定回路２８と、誤差検出回路３０と、を含んで構成される。クロック生成制御回路１０は、発振回路５０と周波数制御回路４０とに接続されてクロック生成のシステムを形成する。
【００１９】
発振回路５０は、周波数制御回路４０から出力された制御信号に応じたクロックＣＬＫを生成する。発振回路５０は、例えば電圧制御発振器（ＶＣＯ）で構成することができ、
周波数制御回路４０が出力する電圧信号に応じた周波数のクロックＣＬＫを生成する。
【００２０】
スイッチ２２は、発振回路５０とカウンタ２４とに接続され、クロックＣＬＫをカウンタ２４に出力するか否かを制御する。スイッチ２２は、後述するタイミング制御２６が出力する制御信号に基づいてスイッチのオン／オフを制御し、スイッチがオンの期間に入力されたクロックＣＬＫを抽出して、出力する。
【００２１】
カウンタ２４は、スイッチ２２と誤差検出回路３０とに接続され、スイッチ２２から出力されたクロックＣＬＫのパルス数をカウントし、カウント値に応じてカウント制御信号ＣＮＴを出力する。カウンタ２４は、カウント動作を開始したときにカウント制御信号ＣＮＴをハイレベルに切り替え、カウント値が後述する周波数設定回路２８に設定された設定値と等しくなったときにカウント制御信号ＣＮＴをローレベルに切り替える。
【００２２】
このとき、カウンタ２４は、周波数設定回路２８に設定される設定値を初期値としてカウントダウン動作を行うダウンカウンタとすることが好適である。このとき、カウンタ２４は、カウント値が“０”になったときにカウント制御信号ＣＮＴをローレベルに切り替える。
【００２３】
タイミング制御回路２６は、スイッチ２２のオン／オフ制御を行うとともに、カウンタ２４のカウント動作の開始／終了を制御する。また、タイミング制御回路２６は、後述する誤差検出回路３０に対して所定の期間を示すタイミング信号Ｂを出力し、カウンタ２４に対してカウント動作を開始するためのリセット信号ＲＳＴを出力する。
【００２４】
周波数設定回路２８は、例えばレジスタを含んで構成され、発振回路５０が出力するクロックＣＬＫの周波数に応じた設定値を格納する。周波数設定回路２８に格納される設定値は、タイミング制御回路２６が出力するタイミング信号Ｂの時間情報に基づいて、設定される周波数に応じたクロックのパルス数とすることが好適である。例えば、４０ｋＨｚのクロックＣＬＫを出力し、タイミング制御回路２６が１秒間ハイレベルとなるタイミング信号Ｂを出力する場合、周波数設定回路２８には“４００００”に応じたデジタル値をレジスタに格納する。
【００２５】
誤差検出回路３０は、タイミング信号Ｂとカウント制御信号ＣＮＴとの誤差を検出し、検出結果に応じて正側誤差検出信号ＰＣ及び負側誤差検出信号ＮＣを生成し、出力する。クロックＣＬＫの周波数が設定された周波数より高いとき、誤差検出回路３０は所定の期間ハイレベルとなる負側誤差検出信号ＮＣを出力する。また、クロックＣＬＫの周波数が設定された周波数より低いとき、誤差検出回路３０は所定の期間ハイレベルとなる正側誤差検出信号ＰＣを出力する。本発明の実施形態において、誤差検出回路３０は、ＮＯＴ素子３２、３４と、ＡＮＤ素子３６、３８を含んで構成される。
【００２６】
ＮＯＴ素子３２は、タイミング信号Ｂを反転した信号を、ＡＮＤ素子３６の一方の入力端子に出力する。ＮＯＴ素子３４はカウント制御信号ＣＮＴを反転した信号を、ＡＮＤ素子３８の一方の入力端子に出力する。ＡＮＤ素子３６は、一方の入力端子にＮＯＴ端子３２の出力が入力され、他方の入力端子にカウント制御信号ＣＮＴが入力されて、演算結果を正側誤差検出信号ＰＣとして出力する。ＡＮＤ素子３８は、一方の入力端子にＮＯＴ素子３４の出力が入力され、他方の入力端子にタイミング信号Ｂが入力されて、演算結果を負側誤差検出信号ＮＣとして出力する。
【００２７】
周波数制御回路４０は、誤差検出回路３０から出力された正側誤差検出信号ＰＣ及び負側誤差検出信号ＮＣに基づいて、発振回路５０の生成するクロックＣＬＫの周波数を制御する信号を生成し、出力する。本発明の実施の形態において、周波数制御回路４０は、チ
ャージポンプ回路（ＣＰ）４２と、ローパスフィルタ（ＬＰＦ）４４と、を含んで構成される。
【００２８】
ＣＰ４２は、正側誤差検出信号ＰＣおよび負側誤差検出信号ＮＣに応じて、ハイレベル（例えば３．３Ｖ）またはローレベル（たとえば０Ｖ）の電圧信号を選択的に出力する。正側誤差検出信号ＰＣがハイレベルのとき、ＣＰ４２はハイレベルの電圧信号を出力し、負側誤差検出信号ＮＣがハイレベルのとき、ＣＰ４２はローレベルの電圧信号を出力する。ＬＰＦ４４は、図示しないコンデンサを含んで構成され、ＣＰ４２が出力するパルス状の信号を平滑化して、発振回路５０に出力する。つまり、ＬＰＦ４４に含まれるコンデンサは、正側誤差検出信号ＰＣがハイレベルのときに充電され、負側誤差検出信号ＮＣがハイレベルのときに放電される。
【００２９】
次に、本発明の実施形態における、クロック生成制御回路の動作について説明する。図２及び図３は、本発明の実施形態のクロック生成制御回路の動作タイミングを示すタイミングチャートである。図２はクロックＣＬＫの周波数が設定値より高い場合のクロック生成制御回路１０の動作タイミングを示し、図３はクロックＣＬＫの周波数が設定値より低い場合のクロック生成制御回路１０の動作タイミングを示す。
【００３０】
まず、図２に基づいて、クロックＣＬＫの周波数が設定値より高い場合のクロック生成制御回路１０の動作タイミングについて説明する。図２の例において、クロック生成制御回路１０は１０ＨｚのクロックＣＬＫを出力するように制御するものとする。このとき、タイミング制御回路２６が出力するタイミング信号Ｂは、カウンタ２４がカウント動作を開始してから１秒間ハイレベルの信号を出力し、周波数設定回路２８に格納された設定値は、周波数１０Ｈｚに応じて“１０”とする。
【００３１】
タイミング制御回路２６は、カウンタ２４に対してリセット信号ＲＳＴとしてリセットパルスを出力する。このとき、カウンタ２４はカウント動作を停止して初期状態に戻る。リセット信号ＲＳＴがハイレベルからローレベルに切り替わるとき、カウンタ２４は周波数設定回路２８に格納された設定値を初期値として、カウントダウン動作を開始する。このときタイミング信号Ｂはローレベルからハイレベルに切り替わる。また、スイッチ２２はタイミング制御回路２６の制御に基づいてオン状態となり、その期間に入力されたクロックＣＬＫをカウンタ２４へ出力する。
【００３２】
カウンタ２４は、入力されたクロックＣＬＫに応じてカウントダウン動作をする。図２に記載の例において、カウンタ２４は初期値を“１０”として、カウントダウン動作を開始するとともに、ハイレベルのカウント制御信号ＣＮＴを出力する。カウンタ２４は、カウント値が“０”となったときにローレベルのカウント制御信号ＣＮＴを出力する。このとき、クロックＣＬＫの周波数が制御目標値に比べて高いため、タイミング信号Ｂのハイレベルの期間に比べてカウント制御信号ＣＮＴのハイレベルの期間は短くなる。
【００３３】
誤差検出回路３０は、ＮＯＴ素子３２とＡＮＤ素子３６の論理演算結果に基づいてローレベルの正側誤差検出信号ＰＣを出力し、ＮＯＴ素子３４とＡＮＤ素子３８の論理演算結果に基づいてカウント制御信号ＣＮＴがローレベルに切り替わるタイミングからタイミング信号Ｂがローレベルに切り替わるタイミングまでハイレベルとなる負側誤差検出信号ＮＣを出力する。周波数制御回路４０は正側誤差検出信号ＰＣ及び負側誤差検出信号ＮＣに基づいて、制御信号を低くして発振回路５０が出力するクロックＣＬＫの周波数が低くなるように制御する。
【００３４】
次に、図３に基づいて、クロックＣＬＫの周波数が設定値より低い場合のクロック生成制御回路１０の動作タイミングについて説明する。図３の例において、クロック生成制御
回路１０は１０ＨｚのクロックＣＬＫを出力するように制御するものとする。このとき、タイミング制御回路２６が出力するタイミング信号Ｂは、カウンタ２４がカウント動作を開始してから１秒間ハイレベルの信号を出力し、周波数設定回路２８に格納された設定値は、周波数１０Ｈｚに応じて“１０”とする。
【００３５】
タイミング制御回路２６は、カウンタ２４に対してリセット信号ＲＳＴとしてリセットパルスを出力する。このとき、カウンタ２４はカウント動作を停止して初期状態に戻る。リセット信号ＲＳＴがハイレベルからローレベルに切り替わるとき、カウンタ２４は周波数設定回路２８に格納された設定値を初期値として、カウントダウン動作を開始する。このときタイミング信号Ｂはローレベルからハイレベルに切り替わる。また、スイッチ２２はタイミング制御回路２６の制御に基づいてオン状態となり、その期間に入力されたクロックＣＬＫをカウンタ２４へ出力する。
【００３６】
カウンタ２４は、入力されたクロックＣＬＫに応じてカウントダウン動作をする。図３に記載の例において、カウンタ２４は初期値を“１０”として、カウントダウン動作を開始するとともに、ハイレベルのカウント制御信号ＣＮＴを出力する。カウンタ２４は、カウント値が“０”となったときにローレベルのカウント制御信号ＣＮＴを出力する。このとき、クロックＣＬＫの周波数が制御目標値に比べて低いため、タイミング信号Ｂのハイレベルの期間に比べてカウント制御信号ＣＮＴのハイレベルの期間は長くなる。
【００３７】
誤差検出回路３０は、ＮＯＴ素子３２とＡＮＤ素子３６の論理演算結果に基づいてタイミング信号Ｂがローレベルに切り替わるタイミングからカウント制御信号ＣＮＴがローレベルに切り替わるタイミングまでハイレベルとなる正側誤差検出信号ＰＣを出力し、ＮＯＴ素子３４とＡＮＤ素子３８の論理演算結果に基づいてローレベルの負側誤差検出信号ＮＣを出力する。周波数制御回路４０は正側誤差検出信号ＰＣ及び負側誤差検出信号ＮＣに基づいて、制御信号を高くして発振回路５０が出力するクロックＣＬＫの周波数が高くなるように制御する。
【００３８】
本発明の実施形態では、図２に示すクロックＣＬＫの周波数が設定値より高い場合の制御動作、および、図３に示すクロックＣＬＫの周波数が設定値より低い場合の制御動作を繰り返し行うことによって、一定の周波数を有するクロックＣＬＫを連続的に出力する。
【００３９】
本発明の実施形態を適用することによって、ＣＰＵを用いることなく精度の高いクロックの周波数制御を行うことができる。よって、クロック生成制御回路１０が搭載されるシステムにおいてＣＰＵの負荷を軽減することが可能となり、システム全体の動作に影響を与えることを防ぐとともに、低い周波数であっても精度の高いクロックの周波数制御を行うことができる。
【００４０】
本発明の第１の実施形態では、スイッチ２２及びカウンタ２４を用いて、所定期間（１秒間）に含まれるクロックＣＬＫのパルス数をカウントする構成としたが、本願発明はこれに限られるものではない。例えば、タイミング制御回路２６はカウンタ２４に対してリセット信号ＲＳＴと、カウント動作を停止してカウント値を保持する制御を行う保持信号を出力する構成とすることができる。タイミング制御回路２６は、カウント終了後に上述の保持信号を出力することにより、スイッチ２２を用いることなく本発明を実施することができる。
【００４１】
本発明の実施形態に記載したスイッチ２２及びカウンタ２４の動作は、本発明を実施するための一例であって、これに限られるものではない。例えば、カウンタ２４のリセット動作は必ずしもカウント開始の直前に行う必要はなく、カウント動作を行わない機関にリセット動作を行うことができる。また、カウンタ２４のリセット動作は、カウント終了か
ら所定のパルス数分の時間が経過した後にリセットするよう構成することもできる。
【００４２】
また、本発明は、クロックＣＬＫを図示しない分周回路に入力し、カウンタ２４は分周されたクロックＣＬＫのパルス数をカウントする構成としてもよい。これによって、カウンタ２４は低速で動作することが可能となり、カウンタ２４を高精度のカウンタで構成する必要がなく、クロック生成制御回路１０またはそれが搭載されるシステムのコストを低くすることができる。
【００４３】
本発明の実施形態では、ＣＰ４２とＬＰＦ４４で周波数制御回路４０を構成したが、本発明を実施するための一例であって、これに限られるものではない。例えば、正側誤差検出信号ＰＣと負側誤差検出信号ＮＣのハイレベルの期間をカウンタを用いてカウントして、カウント値をデジタルアナログ変換して制御信号を生成する構成としてもよい。上記のような構成とすることで、コンデンサ等の部品を用いる必要がなくなり、システム全体の規模の増大を防ぐことができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施形態のクロック生成制御回路の概略のブロック図である。
【図２】本発明の実施形態のクロック生成制御回路の動作タイミングを示すタイミングチャートである。
【図３】本発明の実施形態のクロック生成制御回路の動作タイミングを示すタイミングチャートである。
【図４】従来のクロック生成回路の概略のブロック図である。
【図５】従来のクロック生成回路の概略のブロック図である。
【符号の説明】
【００４５】
１０ クロック生成制御回路、２２ スイッチ、２４，１０４ カウンタ、２６ タイミング制御回路、２８ 周波数設定回路、３０ 誤差検出回路、３２，３４ ＮＯＴ素子、３６，３８ ＡＮＤ素子、４０ 周波数制御回路、４２，２０４ ＣＰ、４４，２０６
ＬＰＦ、５０，１２２，２２２ 発振回路、１００，２００ クロック生成回路、１１６ ＤＡＣ、１３０ ＣＰＵ、１３２ レジスタ、２０２ 位相比較回路、２０８ 分周回路。
【特許請求の範囲】
【請求項１】
制御信号に基づいてクロック信号の周波数を制御して出力する発振回路と、前記制御信号を生成する周波数制御回路と、に接続されるクロック生成制御回路であって、
前記発振回路が出力するクロック信号のパルス数を所定期間カウントし、前記所定期間及び周波数に応じた設定値と等しくなったときにカウント制御信号の出力レベルを切り替えるカウンタと、
前記所定期間を示すタイミング信号と前記カウント制御信号とのタイミングの誤差を検出し、誤差検出信号を出力する誤差検出回路と、を備え、
前記周波数制御回路は、前記誤差検出信号に基づいて前記制御信号を生成することを特徴とするクロック生成制御回路。
【請求項２】
請求項１に記載のクロック生成回路において、
前記カウンタのカウント動作を制御するとともに、前記誤差検出回路に対して前記タイミング信号を出力するタイミング制御回路を更に備え、
前記カウンタは、前記タイミング制御回路の制御に応じてクロック信号のパルス数のカウントを開始することを特徴とするクロック生成制御回路。
【請求項３】
請求項１に記載のクロック生成回路において、
前記カウンタに接続され、前記設定値を格納する周波数設定回路を更に備え、
前記カウンタは、前記カウント値と前記設定値とが等しくなったときに前記カウント制御信号を出力することを特徴とするクロック生成制御回路。
【請求項４】
請求項３に記載のクロック生成回路において、
前記カウンタは、前記周波数設定回路に格納された前記設定値を初期値としてカウントダウン動作を行い、カウント値が“０”になったときに前記カウント制御信号を出力することを特徴とするクロック生成制御回路。
【請求項１】
制御信号に基づいてクロック信号の周波数を制御して出力する発振回路と、前記制御信号を生成する周波数制御回路と、に接続されるクロック生成制御回路であって、
前記発振回路が出力するクロック信号のパルス数を所定期間カウントし、前記所定期間及び周波数に応じた設定値と等しくなったときにカウント制御信号の出力レベルを切り替えるカウンタと、
前記所定期間を示すタイミング信号と前記カウント制御信号とのタイミングの誤差を検出し、誤差検出信号を出力する誤差検出回路と、を備え、
前記周波数制御回路は、前記誤差検出信号に基づいて前記制御信号を生成することを特徴とするクロック生成制御回路。
【請求項２】
請求項１に記載のクロック生成回路において、
前記カウンタのカウント動作を制御するとともに、前記誤差検出回路に対して前記タイミング信号を出力するタイミング制御回路を更に備え、
前記カウンタは、前記タイミング制御回路の制御に応じてクロック信号のパルス数のカウントを開始することを特徴とするクロック生成制御回路。
【請求項３】
請求項１に記載のクロック生成回路において、
前記カウンタに接続され、前記設定値を格納する周波数設定回路を更に備え、
前記カウンタは、前記カウント値と前記設定値とが等しくなったときに前記カウント制御信号を出力することを特徴とするクロック生成制御回路。
【請求項４】
請求項３に記載のクロック生成回路において、
前記カウンタは、前記周波数設定回路に格納された前記設定値を初期値としてカウントダウン動作を行い、カウント値が“０”になったときに前記カウント制御信号を出力することを特徴とするクロック生成制御回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００９−１７３０４（Ｐ２００９−１７３０４Ａ）
【公開日】平成２１年１月２２日（２００９．１．２２）
【国際特許分類】
【出願番号】特願２００７−１７７６４３（Ｐ２００７−１７７６４３）
【出願日】平成１９年７月５日（２００７．７．５）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
【公開日】平成２１年１月２２日（２００９．１．２２）
【国際特許分類】
【出願日】平成１９年７月５日（２００７．７．５）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
[ Back to top ]