クロック信号生成回路、表示パネルモジュール、撮像デバイス及び電子機器
【課題】従来型のクロック信号生成回路は回路規模が大きく製造コストが高くなる。
【解決手段】遅延同期ループ型のクロック信号生成回路を、第１のクロック信号を遅延して第２のクロック信号を生成するディジタル型の遅延線路と、ディジタル型の遅延線路の遅延時間長を、各段のフリップフロップ出力により設定するリング型シフトレジスタと、第１のクロック信号と前記第２のクロック信号の位相関係に基づいて、リング型シフトレジスタに対するシフトクロックの供給を制御する遅延量制御部とで構成する。
【解決手段】遅延同期ループ型のクロック信号生成回路を、第１のクロック信号を遅延して第２のクロック信号を生成するディジタル型の遅延線路と、ディジタル型の遅延線路の遅延時間長を、各段のフリップフロップ出力により設定するリング型シフトレジスタと、第１のクロック信号と前記第２のクロック信号の位相関係に基づいて、リング型シフトレジスタに対するシフトクロックの供給を制御する遅延量制御部とで構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
この明細書で説明する発明は、遅延同期ループ型のクロック信号生成回路に関する。特に、能動素子が薄膜形成技術や印刷技術を用い形成される場合に好適なものである。なお発明は、表示パネルモジュール、撮像デバイス及び電子機器としての側面も有する。
【背景技術】
【０００２】
昨今では、大画面のディスプレイだけでなく中小型の表示ディスプレイでも表示解像度の高精細化が望まれている。これに伴い、入力クロック信号や映像信号の高周波数化が進んでいる。
【０００３】
例えば、ディスプレイ基板上に機能回路を集約したシステムディスプレイでは、映像信号をシリアル形式からパラレル形式に変換することで信号周波数を低下させ、低消費電力化や薄膜トランジスタの特性ばらつきに対する動作マージンの向上を図っている。
【０００４】
しかし、映像信号の入力周波数が非常に高くなっている昨今のシステムディスプレイでは、ディスプレイ基板上で発生するクロック信号と映像信号の遅延差が無視できなくなっている。
【０００５】
なお、遅延同期ループ型のクロック信号生成回路には、以下に示すものがある。
【特許文献１】特開２００６−２８７６４１号公報
【特許文献２】特開２００７−６５１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、クロック信号生成回路に位相調整回路（ＰＬＬ回路やＤＬＬ回路）を用い、遅延差を０（ゼロ）に近づけることでクロック信号と映像信号の遅延差を小さくする方法が考える。
【０００７】
しかし、クロック信号生成回路を構成する能動素子を絶縁基板上に薄膜トランジスタとして形成又は印刷する場合、回路規模が大きいためにパネル上への搭載が難しい問題がある。
【０００８】
これは、絶縁基板上に形成又は印刷される薄膜トランジスタの素子サイズが、シリコン（半導体）基板上に製造されるトランジスタと比較して素子サイズが大きくなるためである。特に、遅延量を設定する部分をディジタル回路で構成する場合には回路規模が大きくなる問題が容易に予測される。なお、回路規模が大きくなれば理収が悪くなり、製造コストも上がってしまう。
【課題を解決するための手段】
【０００９】
そこで、発明者らは、遅延同期ループ型のクロック信号生成回路として、第１のクロック信号を遅延して第２のクロック信号を生成するディジタル型の遅延線路と、ディジタル型の遅延線路の遅延時間長を、各段のフリップフロップ出力により設定するリング型シフトレジスタと、第１のクロック信号と前記第２のクロック信号の位相関係に基づいて、リング型シフトレジスタに対するシフトクロックの供給を制御する遅延量制御部とを有するものを提案する。
【００１０】
なお、ディジタル型の遅延線路は、遅延時間長の粗調整用の第１の遅延線路と、遅延時間長の微調整用の第２の遅延線路の直列接続によって構成され、リング型シフトレジスタは、前記第１の遅延線路に対応する第１のリング型シフトレジスタと、前記第２の遅延線路に対応する第２のリング型シフトレジスタとで構成され、遅延量制御部は、前記第１の遅延線路に対応する第１の遅延量制御部と、前記第２の遅延線路に対応する第２の遅延量制御部とで構成されることが好ましい。
【００１１】
すなわち、遅延線路を粗調整用と微調整用の２段構成とし、各段別にリング型シフトレジスタと遅延制御部を配置することが望ましい。この場合、単一の遅延線路による遅延量の調整動作よりも短時間での位相同期が可能となる。
【００１２】
更に、第１及び第２のリング型シフトレジスタを駆動するシフトクロックは、第１のクロック信号又は前記第２のクロック信号の周波数より低いことが望ましい。例えばシフトクロック信号は、第１のクロック信号の分周出力として与えることが望ましい。
【００１３】
このように周波数の低いシフトクロックを用いることで、シフトレジスタの動作マージンを向上させることができる。その分、歩留まりを向上でき、製造コストの低減を実現できる。
【００１４】
ところで、第１のリング型シフトレジスタに入力される第１のシフトクロック信号の周波数は、前記第２のリング型シフトレジスタに入力される第２のシフトクロック信号の周波数より低いことが望ましい。
【００１５】
すなわち、粗調整用のシフトレジスタで使用するシフトクロックの周波数を、微調整のシフトレジスタで使用するシフトクロックの周波数よりも低くする。結果的に、粗調整用のシフトレジスタの動作マージンを微調整用のシフトレジスタの動作マージンよりも高めることができる。
【００１６】
なお、粗調整用と微調整用の両方で遅延時間長が設定された状態で、新たに位相差の発生が生じた場合には、まず微調整用の遅延時間長の設定動作だけを再開することが望ましい。この動作は粗調整用と微調整用のシフトクロックの周波数差により実現できる。
【００１７】
また、ディジタル型の遅延線路は、遅延時間長の粗調整用の第１の遅延線路と、遅延時間長の微調整用の第２の遅延線路の直列接続によって構成され、第１の遅延線路の遅延時間長の設定は前記リング型シフトレジスタが実行し、第２の遅延線路の遅延時間長の設定はディジタル型の遅延量設定部が実行することが望ましい。
【００１８】
すなわち、遅延線路を粗調整用と微調整用の２段構成とし、少なくとも粗調整用の各段別にリング型シフトレジスタと遅延制御部を配置することが望ましい。この場合、遅延時間長の粗調整のみをリング型シフトレジスタで実行し、遅延時間長の微調整は周知回路を含む他の遅延調整回路で実現する。
【００１９】
なおこの場合も、リング型シフトレジスタを駆動するシフトクロックは、第１のクロック信号又は第２のクロック信号の周波数より低いことが望ましい。このように周波数の低いシフトクロックを用いることで、シフトレジスタの動作マージンを向上させることができる。
【００２０】
なお、位粗調整用と微調整用の両方で遅延時間長が設定された状態で、新たに位相差の発生が生じた場合には、まず微調整用の遅延時間長の設定動作だけを再開する。この動作は粗調整用と微調整用のシフトクロックの周波数差により実現できる。
【００２１】
なお、前述の例とは異なり、遅延線路を一段で構成する場合も、リング型シフトレジスタを駆動するシフトクロックは、第１のクロック信号又は前記第２のクロック信号の周波数より低いことが望ましい。この際、シフトクロックは、第１のクロック信号の分周出力として与えられることが望ましい。
【００２２】
また、発明者らは、前述した構成のクロック信号生成回路を搭載した表示パネルモジュール、撮像デバイス又は電子機器を提案する。
ここで、表示パネルモジュールは、表示パネルと、前述したいずれかの構成のクロック信号生成回路と、その出力クロックである第２のクロック信号に基づいて表示パネルを駆動する駆動回路とで構成する。
【００２３】
因みに、表示パネルモジュールを構成するクロック信号生成回路の能動素子は、絶縁基板上に形成又は印刷された薄膜トランジスタであることが望ましい。また、表示パネルは、例えば液晶パネル、有機ＥＬパネルであることが望ましい。
【００２４】
また、撮像デバイスは、撮像素子と、前述した構成のクロック信号生成回路と、その出力クロックである第２のクロック信号に基づいて撮像素子を駆動する駆動回路とで構成する。
【００２５】
また、電子機器は、前述した構成のクロック信号生成回路と、システム全体の動作を制御するシステム制御部と、システム制御部に対する操作入力を受け付ける操作入力部とで構成する。
【発明の効果】
【００２６】
発明者らの提案する構造を有するクロック信号生成回路の採用により、当該回路をオン抵抗の高い薄膜トランジスタで生成する場合にも回路面積の小型化を実現できる。特に、遅延段数が多いほど、従来型の回路構成よりも回路面積を小型化できる。
【発明を実施するための最良の形態】
【００２７】
以下、発明をシステムディスプレイに適用する場合について説明する。
なお、本明細書で特に図示又は記載されない部分には、当該技術分野の周知又は公知技術を適用する。
また以下に説明する形態例は、発明の一つの形態例であって、これらに限定されるものではない。
【００２８】
（Ａ）形態例１
以下では、ディスプレイパネルが液晶ディスプレイパネルの場合について説明する。
【００２９】
（Ａ−１）ディスプレイパネルの構成
図１に、この形態例で説明するディスプレイパネル１の平面構成例を示す。この形態例の場合、ガラス基板３の表面には、表示領域５と共にその周辺回路も同一プロセスで形成する。すなわち、ディスプレイパネル１がシステムパネルである場合を想定する。
【００３０】
表示領域５には、表示解像度に応じてゲート線と信号線とが格子状に形成され、それらの各交点位置に画素回路が形成される。すなわち、表示領域５は、アクティブマトリクス駆動方式に対応するパネル構造を有している。なお、ゲート線は表示領域のｘ方向に延びる配線であり、信号線は表示領域のｙ方向に延びる配線である。
【００３１】
各画素回路には、薄膜トランジスタで構成されるスイッチングトランジスタと、書き込まれた信号電圧を保持する保持容量Ｃｓとが形成される。なお、スイッチングトランジスタのゲート電極はゲート線に接続され、一方の主電極が信号線に接続される。また、他方の主電極が画素電極に接続される。
【００３２】
画素電極は、不図示の対向電極との間に電界を発生し、当該電界により液晶の配列方向を可変制御する。なお、この形態例の場合、画素回路の構造は問わない。例えば画素電極と対向電極を異なるパネル基板上に対向するように配置する方式や画素電極と対向電極を同じパネル基板上の同一面に形成するＩＰＳ（In-Plain Switching ）方式その他にも適用できる。
【００３３】
表示領域５の周辺には、信号線ドライバ７、ゲート線ドライバ９、クロック信号生成回路１１等が機能回路として形成される。
信号線ドライバ７は、書き込みタイミングに応じた信号電圧を対応する信号線に印加する駆動回路である。
【００３４】
信号線ドライバ７は、ｘ方向の画素数分のフリップフロップ段で構成されたシフトレジスタと、個々のフリップフロップ段の出力で信号値をラッチし、そのラッチ出力をアナログ電圧に変換するディジタル・アナログ変換回路等とで構成される。
【００３５】
ゲート線ドライバ９は、信号電圧の書き込みタイミングを線順次にゲート線に与える駆動回路である。ゲート線ドライバ９は、ｙ方向に並ぶ画素数分のフリップフロップ段で構成される。
信号線ドライバ７及びゲート線ドライバ９は、クロック信号生成回路１１から与えられるクロック信号（後述するＣＬＫ２）により駆動される。
【００３６】
因みに、クロック信号生成回路１１は、映像信号と同期した入力クロックが入力される回路であり、後述するように入力クロックＣＬＫ１に同期した出力クロックＣＬＫ２を生成する。この形態例の場合、クロック信号生成回路１１を構成する能動素子は、絶縁基板であるガラス基板３上に半導体プロセスを用いて形成される。
【００３７】
この他、ガラス基板３には電源供給ＴＣＰ１３が配置される。これらの配線はフレキシブル配線であり、接続パッドを通じて表示領域内の電源供給線に接続される。なお、信号線ドライバ７、ゲート線ドライバ１１、クロック信号生成回路１１に対する駆動信号も不図示の配線を通じて供給される。因みに、下部基板であるガラス基板３の表面には、液晶層を封止するように対向ガラス１５が配置される。
【００３８】
（Ａ−２）クロック信号生成回路の構成
図２に、この明細書において発明者らが提案する遅延同期ループ型のクロック信号生成回路１１の内部構成例を示す。
クロック信号生成回路１１は、入力バッファ回路２１、ディジタル遅延線２３、出力バッファ回路２５、位相比較回路２７、シフトクロック発生部２９、リング型シフトレジスタ３１で構成される。
【００３９】
入力バッファ回路２１と出力バッファ回路２５は、それぞれインバータ回路を複数段直列に接続した回路である。入力バッファ回路２１に入力される入力クロックＣＬＫ１が、特許請求の範囲の第１のクロックに対応する。一方、出力バッファ回路２７から出力される出力クロックＣＬＫ２が、特許請求の範囲の第２のクロックに対応する。
【００４０】
ディジタル遅延線２３は、入力クロックＣＬＫ１の遅延量をディジタル的に制御可能な遅延線である。この形態例では、各インバータ回路の遅延量を２値的に切り換える方式のディジタル遅延線２３を使用する。
図３に、ディジタル遅延線２３の回路例を示す。
【００４１】
ディジタル遅延線２３は、負荷容量付きのＣＭＯＳインバータ回路の直列接続回路で構成される。この形態例の場合、ＣＭＯＳインバータ回路の接続段数は１６段とする。ただし、ＣＭＯＳインバータ回路の各出力端と接地線との間にはＣＭＯＳスイッチが挿入されており、伝搬路と負荷容量との接続を切り替え制御できる構成になっている。
【００４２】
なお、各スイッチの開閉は、後述するリング型シフトレジスタ３１により実行され、伝送路に接続される負荷容量の数を０（ゼロ）個から１６個の範囲で増減できる構成になっている。
因みに、全てのＣＭＯＳスイッチが開制御される場合（全てのＣＭＯＳスイッチがオフ制御された場合）が、最も遅延時間が短い状態である。
【００４３】
そして、伝送路に接続される負荷容量の数が１つ増加すると、ディジタル遅延線２３上での遅延量は単位遅延量ずつ増加する仕組みになっている。従って、全てのＣＭＯＳスイッチが閉制御された場合（全てのＣＭＯＳスイッチがオン制御された場合）が、最も遅延時間が長い状態になる。
【００４４】
位相比較回路２７は、入力クロックＣＬＫ１のエッジ位相と出力クロックＣＬＫ２のエッジ位相を比較し、その比較関係に応じた判定出力Ｑ１、Ｑ２を後段に出力する回路である。
図４に、位相比較回路２７の回路構成例を示す。
【００４５】
位相比較回路２７は、入力クロックＣＬＫ１をクロック信号として動作するＤフリップフロップ４１と、出力クロックＣＬＫ２をクロック信号として動作するＤフリップフロップ４３と、Ｄフリップフロップ４１及び４３の出力信号の論理積を求めてＤフリップフロップ４１及び４３のリセット信号を生成する論理積ゲート４５で構成される。
【００４６】
この回路構成の場合、位相比較回路は２７、立ち上がりエッジが先に検出されたクロックＣＬＫに対応するＤフリップフロップの出力信号が先に「Ｈレベル」となり、後に「Ｈレベル」が現れるクロックＣＬＫに対応するＤフリップフロップの出力信号が「Ｈレベル」となるタイミングでＤフリップフロップ４１及び４３の判定出力Ｑ１及びＱ２が共にリセットされる。
【００４７】
結果的に、位相差の分だけ「Ｈレベル」の判定出力Ｑ１又はＱ２が出力される。例えば入力クロックＣＬＫ１の位相の方が出力クロックＣＬＫ２の位相より進んでいる場合、その位相差の期間だけ判定出力Ｑ１だけが「Ｈレベル」になる。一方、出力クロックＣＬＫ２の位相の方が入力クロックＣＬＫ１の位相より進んでいる場合、その位相差の期間だけ判定出力Ｑ２だけが「Ｈレベル」になる。
【００４８】
なお、入力クロックＣＬＫ１と出力クロックＣＬＫ２のエッジ位相がほぼ同じ場合、位相比較回路２７は、Ｄフリップフロップ４１及び４３の両方から「Ｌレベル」の判定出力Ｑ１及びＱ２が継続的に出力される。
図５に、以上説明した判定出力Ｑ１、Ｑ２と位相状態の関係を示す。
【００４９】
シフトクロック発生部２９は、位相比較回路２７の判定出力Ｑ１及びＱ２に基づいてシフトクロックの供給と停止を制御する回路である。このシフトクロック発生部２９は、特許請求の範囲における「遅延量制御部」に対応する。
【００５０】
シフトクロック発生部２９は、判定出力Ｑ１及びＱ２の一方が「Ｈレベル」で他方が「Ｌレベル」の期間中、シフトクロックＳＣＬＫをリング型シフトレジスタ３１に供給し、判定出力Ｑ１及びＱ２の両方が「Ｌレベル」の期間、シフトクロックＳＣＬＫのリング型シフトレジスタ３１への供給を停止する回路である。
【００５１】
図６に、シフトクロック発生部２９の回路例を示す。図６の場合、シフトクロック発生部２９は、チャージポンプ５１、バッファ５３、ダイオード接続されたトランジスタ５５、リセットトランジスタ５７、ラッチ５９、バッファ６１、論理積ゲート６３、バッファ６５で構成される。
【００５２】
チャージポンプ５１は、判定出力Ｑ１を論理反転するインバータ５１１と、ＣＭＯＳスイッチ（５１３、５１５）と、保持容量５１７で構成される。
【００５３】
チャージポンプ５１は、初期状態で「Ｌレベル」を出力する。なお、この形態例の場合、リセット動作直後のクロック信号生成回路１１は、必ず出力クロックＣＬＫ２の位相が入力クロックＣＬＫ１よりも早くなるように設計されている。
【００５４】
従って、チャージポンプ５１は、入力クロックＣＬＫ１の位相と出力クロックＣＬＫ２の位相が同じになるか、入力クロックＣＬＫ１の位相が出力クロックＣＬＫ２の位相より早くなるまでは「Ｌレベル」を出力する。
【００５５】
そして、チャージポンプ５１は、入力クロックＣＬＫ１の位相と出力クロックＣＬＫ２の位相が同じになるか、入力クロックＣＬＫ１の位相が出力クロックＣＬＫ２の位相より早くなったとき、「Ｈレベル」を出力する。
【００５６】
バッファ５３は、偶数段のインバータ回路が直列に接続された回路である。ボルテージフォロア５５は、薄膜トランジスタのドレイン電極とゲート電極を接続したバッファ回路であり、ゲート電極電位がそのままソース電極電位となる。
リセットトランジスタ５７は、ラッチ５９の入力レベルを強制的に「Ｌレベル」にリセットするための薄膜トランジスタである。
【００５７】
ラッチ５９は、２つのインバータ回路をリング状に接続した回路段である。バッファ６１は、偶数段のインバータ回路が直列に接続された回路である。論理積ゲート６３は、前述した論理ゲート（５１、５３、５５、５７、５９、６１）とシフトクロックＳＣＬＫとの論理積を出力するゲート回路である。
【００５８】
従って、論理積ゲート６３は、論理ゲート（５１、５３、５５、５７、５９、６１）の出力が「Ｈレベル」の間だけ、シフトクロックＳＣＬＫをバッファ６５に出力する。因みに、論理積ゲート６３は、論理ゲート（５１、５３、５５、５７、５９、６１）の出力が「Ｌレベル」のとき、シフトクロックＳＣＬＫの出力を停止する。なお、バッファ６５は、複数段のインバータ回路が直列に接続された回路である。
【００５９】
リング型シフトレジスタ３１は、ディジタル遅延線２３と同じ段数のＤフリップフロップをリング状に接続したシフトレジスタ回路である。このリング型シフトレジスタ３１は、特許請求の範囲における「遅延量設定部」の一つの態様である。
【００６０】
図７に、リング型シフトレジスタ３１の回路例を示す。図７の場合、リング型シフトレジスタ３１は、前段のＱ出力を次段のＤ入力とする１６段のＤフリップフロップ回路と、最終段のＱ出力を論理反転して初段のＤ入力に帰還するインバータ回路７１とで構成される。
【００６１】
なお、Ｄフリップフロップ回路はリセット端子を備え、リセット信号の入力により全てのＱ出力が「Ｌレベル」の状態に変更される。また、Ｄフリップフロップ回路はシフトクロック端子を備え、シフトクロックＳＣＬＫの供給によりＤ入力をラッチし、Ｑ出力として次段に出力する動作を実行する。
【００６２】
この形態例の場合、リセット状態から入力されるシフトクロックＳＣＬＫの立ち上がりエッジの数だけ、Ｑ出力が「Ｈレベル」に立ち上がるように動作する。勿論、Ｑ出力とその反転出力（反転Ｑ出力）の論理レベルの関係は互いに逆になる。
【００６３】
また、各フリップフロップ回路段のＱ出力と反転Ｑ出力は、ディジタル遅延線２３を構成する各段に対応するＣＭＯＳスイッチの開閉動作を実行する。ここで、Ｑ出力はＮチャネル型の薄膜トランジスタのゲート電極に接続され、反転Ｑ出力はＰチャネル型の薄膜トランジスタのゲート電極に接続される。従って、ＣＭＯＳスイッチを構成する２つの薄膜トランジスタの開動作と閉動作はいずれも同時に実行される。
【００６４】
（Ａ−３）クロック信号生成回路の動作及び効果
以下では、図８及び図９を用いて、クロック信号生成回路１１で実行される動作を説明する。
【００６５】
（ａ）リセット時
まず、電源投入時に実行されるリセット動作を説明する。図８（Ａ）は、リセット動作時のシフトクロック発生部２９の動作状態を説明する図である。
【００６６】
このとき、シフトクロック発生部２９を構成するラッチ５９の前段電位は強制的に「Ｌレベル」に設定される。
従って、シフトクロック発生部２９を構成する論理積ゲート６３には、「Ｈレベル」の論理ゲート出力が入力される。
【００６７】
このため、シフトクロック発生部２９からリング型シフトレジスタ３１には、シフトクロックＳＣＬＫが供給される（図９（Ｂ））。ただし、リセット信号（図９（Ａ））が「Ｈレベル」であるので、リング型シフトレジスタ３１を構成する各Ｄフリップフロップはリセットされる。
【００６８】
すなわち、シフトクロックＳＣＬＫが入力されても、各Ｄフリップフロップ段のＱ出力（図９（Ｃ１）〜図９（Ｃ１６））は「Ｌレベル」となる。
このため、リセット期間中のディジタル遅延線２３の遅延量は最小値のままとなる。ディジタル遅延線２３の全てのＣＭＯＳスイッチが開制御されるからである。
【００６９】
（ｂ）位相ロックまで
次に、リセット動作の終了から入力クロックＣＬＫ１と出力クロックＣＬＫ２の位相ロックまでの動作を説明する。
図８（Ｂ）に、リセット動作の終了時点の動作状態を示す。このとき、入力クロックＣＬＫ１と出力クロックＣＬＫ２は未だ同期していない。従って、チャージポンプ５１の出力は「Ｌレベル」となる。
【００７０】
勿論、シフトクロック発生部２９を構成するラッチ５９の入力電位は「Ｌレベル」であり、その状態が保持される。
従って、シフトクロック発生部２９を構成する論理積ゲート６３には、「Ｈレベル」の論理ゲート出力が入力される。
【００７１】
このため、この期間も引き続き、シフトクロック発生部２９からリング型シフトレジスタ３１にシフトクロックＳＣＬＫが供給される（図９（Ｂ））。
ところが、今回は、リセット信号（図９（Ａ））が「Ｌレベル」である。従って、シフトクロックＳＣＬＫのエッジがＤフリップフロップに入力されるたびに、先頭段から順番にＱ出力が「Ｈレベル」に立ち上がる。
【００７２】
図９（Ｃ１）〜図９（Ｃ１５）は、シフトクロックＳＣＬＫのエッジが１５個入力された場合の波形を示している。すなわち、先頭から１５段までのＤフリップフロップからは「Ｈレベル」のＱ出力が出力され、１６段目のＤフリップフロップのみ「Ｌレベル」のＱ出力が出力される。
【００７３】
（ｃ）位相ロック以降
最後に、位相ロック以降の動作を説明する。図８（Ｃ）は、位相ロック時のシフトクロック発生部２９の動作状態を説明する図である。
このとき、入力クロックＣＬＫ１と出力クロックＣＬＫ２は同期しているので、チャージポンプ５１の出力は初めて「Ｈレベル」に変化する。
【００７４】
結果的に、ラッチ５９の入力電位は「Ｈレベル」にセットされ、その状態が保持される。この電位変化により、シフトクロック発生部２９を構成する論理積ゲート６３に入力される論理ゲート出力は、「Ｈレベル」から「Ｌレベル」に切り替わり、以後その状態が維持される。
【００７５】
この電位変化以降は、図９（Ｂ）に示すように、シフトクロックＳＣＬＫのリング型レジスタ３１への供給が停止される。
勿論、シフトクロックＳＣＬＫの供給が停止されると、リング型シフトレジスタ３１における「Ｈレベル」のシフト動作は停止する。図９の例であれば、先頭から１５段目までのＱ出力が「Ｈレベル」に切り替わった状態が維持される。
【００７６】
一方、ディジタル遅延線２３を構成するＣＭＯＳインバータ回路に接続される負荷容量の接続段数は１５段となり、遅延時間の最小値より単位遅延時間の１５個分だけ遅延時間が長く調整されたクロックが出力バッファ回路２５に出力される。
【００７７】
（ｄ）まとめ
以上の通り、遅延量設定部をリング型シフトレジスタ３１で構成することにより、遅延量のディジタル制御を実現できる。
しかも、この回路構成は、カウンタとデコーダを使用する従来型の遅延量設定部に比べて素子数が少なく済み、回路規模の削減を実現できる。
【００７８】
図１０に、カウンタとデコーダで構成される遅延量設定部を用いたクロック信号生成回路例を示す。なお、図１０には図２との対応部分に同一符号を付して示す。
図１０に示すクロック信号生成回路８１は、入力バッファ回路２１、出力バッファ回路２５、位相比較回路２７、クロック発生部８３、カウンタ８５、デコーダ８７、ディジタル遅延線８９で構成される。
【００７９】
このうち入力バッファ回路２１、出力バッファ回路２５、位相比較回路２７については図２と同じものを使用する。なお、ディジタル遅延線８９は、図６に示す構造とは異なり、ＣＭＯＳインバータ回路の２段直列接続を一単位とする１６個のバッファ回路段の直列接続回路で構成される。
【００８０】
なお、各バッファ回路段（最終段を除く）の出力線路は２つに分岐され、一方は次段のバッファ回路段に接続され、他方はＣＭＯＳスイッチ経由で出力端子に接続される。この回路構成の場合、遅延量の制御は、１６個のＣＭＯＳスイッチのうち閉制御される唯一つのＣＭＯＳスイッチの位置の制御により実現される。
【００８１】
この唯一つのＣＭＯＳスイッチの位置を、カウント値に基づいて生成するのがデコーダ８７である。
図１１及び図１２に、ディジタル遅延線８９の駆動に適したカウンタ８５とデコーダ８７の回路構成例を示す。
【００８２】
このとき、図１１に示すカウンタ８５の素子数は、４個のＤフリップフロップに相当する８０個（＝２０×４）と、７個の排他的論理和ゲートに相当する７０個（＝１０×７）と、３入力論理積回路に相当する８個と、２入力論理積回路に相当する６個と、４個のバッファ回路に相当する１６個（＝４×４）の総和として与えられる。すなわち、カウンタ８５は１８０個の素子数で構成される。
【００８３】
一方、図１２に示すデコーダ８７の素子数は、１６個の４入力論理積ゲートに相当する１６０個（１０×１６）と、４個のインバータ回路に相当する８個（＝２×４）の総和として与えられる。すなわち、デコーダ８７は１６８個の素子数で構成される。
【００８４】
結局、図１０に示す従来構成の場合、カウンタ８５とデコーダ８７の部分で３４８個（＝１８０＋１６８）の素子数が必要とされる。
一方、図７に示すリング型シフトレジスタ３１の素子数は、１６個の４入力論理積ゲートに相当する１６０個（＝１０×１６）と、１個のインバータ回路に相当する２個（＝２×１）の総和で済む。すなわち、リング型シフトレジスタ３１は１６２個の素子数で構成することができる。
【００８５】
この素子数は、従来型の３４８個の半分以下で済む。従って、この回路構成の採用により、回路規模（回路面積）の大幅な縮小化を実現できる。結果として、理収を高めて製造コストを低減することが可能になる。
また、この形態例の場合、素子数が少なく済むので、従来構成に比べ、消費電力も削減することができる。
【００８６】
（Ｂ）形態例２
ここでも、ディスプレイパネルが液晶ディスプレイパネルの場合について説明する。
【００８７】
（Ｂ−１）ディスプレイパネルの構成
図１３に、この形態例で説明するディスプレイパネル９１の平面構成例を示す。なお、図１３には図１との対応部分に同一符号を付して示している。図１３に示すディスプレイパネル９１と図１に示すディスプレイパネル１との違いは、クロック信号生成回路９３の構成のみである。以下では、相違点であるクロック信号生成回路９３の構成について説明する。
【００８８】
（Ｂ−２）クロック信号生成回路の構成
図１４に、この明細書において発明者らが提案する遅延同期ループ型のクロック信号生成回路９３の内部構成例を示す。図１４には図２との対応部分に同一符号を付して示している。
【００８９】
図１４に示すクロック信号生成回路９３は、入力バッファ回路２１、ディジタル遅延線１０１、出力バッファ回路２５、位相比較回路２７、シフトクロック発生部２９、リング型シフトレジスタ１０３で構成される。すなわち、ディジタル遅延線１０１とリング型シフトレジスタ１０３以外は、形態例１の回路構成と同じである。
【００９０】
以下では、形態例２に特有な構成であるディジタル遅延線１０１とリング型シフトレジスタ１０３の回路構成について説明する。
ディジタル遅延線１０１は、形態例１の場合と同じく、入力クロックＣＬＫ１の遅延量をディジタル的に制御可能な遅延線である。ここでは、形態例１とは異なる方式により、遅延量を２値的に切り換えることができるディジタル遅延線１０１について説明する。
【００９１】
図１５に、ディジタル遅延線１０１の回路例を示す。図１５に示すディジタル遅延線１０１は、ＣＭＯＳインバータ回路の２段直列接続を一単位とする１６個のバッファ回路段の直列接続回路で構成される。
【００９２】
なお、各バッファ回路段（最終段を除く）の出力線路は２つに分岐され、一方は次段のバッファ回路段に接続され、他方はＣＭＯＳスイッチ経由で出力端子に接続される。この回路構成の場合、遅延量の制御は、１６個のＣＭＯＳスイッチのうち閉制御される唯一つのＣＭＯＳスイッチの位置の制御により実現される。
【００９３】
このため、後述するリング型シフトレジスタ１０３には、１６段のＤフリップフロップ段１０５の各段から出力されるＱ出力のうちただ一段だけ「Ｈレベル」の遅延量設定信号ＤＰを発生するデコーダ１０７が内蔵される。
【００９４】
この形態例の場合、入力クロックＣＬＫ１の遅延量（すなわち、入力クロックＣＬＫ１が通過するバッファ回路の段数）は１個から１６個の範囲で設定される。従って、先頭段に位置するＣＭＯＳスイッチが閉制御される場合が、最も遅延時間が短い状態である。
【００９５】
そして、閉制御されるＣＭＯＳスイッチの位置が一段ずつ後ろにずれる度に、ディジタル遅延線１０１上での遅延量は単位遅延量ずつ増加する仕組みになっている。従って、全ての最後尾（１６段目）のＣＭＯＳスイッチが閉制御された場合、遅延時間は最大値になる。
【００９６】
次に、リング型シフトレジスタ１０３の構成を説明する。リング型シフトレジスタ１０３は、ディジタル遅延線１０１と同じ段数のＤフリップフロップをリング状に接続したシフトレジスタ回路である。
【００９７】
図１６に、リング型シフトレジスタ１０３の回路例を示す。図１６の場合、リング型シフトレジスタ１０３は、前段のＱ出力を次段のＤ入力とする１６段のＤフリップフロップ回路と、最終段のＱ出力を論理反転して初段のＤ入力に帰還するインバータ回路１０５と、デコーダ１０７とで構成される。
【００９８】
なお、Ｄフリップフロップ回路はリセット端子を備え、リセット信号の入力により全てのＱ出力が「Ｌレベル」の状態に変更される。また、Ｄフリップフロップ回路はシフトクロック端子を備え、シフトクロックＳＣＬＫの供給によりＤ入力をラッチし、Ｑ出力として次段に出力する動作を実行する。
【００９９】
このシフトレジスタ段の構成は形態例１の構成と同じである。従って、リセット状態から入力されるシフトクロックＳＣＬＫの立ち上がりエッジの数だけ、Ｑ出力が「Ｈレベル」に立ち上がるように動作する。
ただし、これらのＱ出力をそのままディジタル遅延線１０１に与えたのでは、ディジタル遅延線１０１を正しく動作させることができない。
【０１００】
そこで、デコーダ１０７が必要となる。デコーダ１０７は、基本的に「Ｈレベル」のＱ出力が現れるＤフリップフロップの境界位置を検出する動作を実行する。この位置が、位相同期に必要な遅延時間を反映しているためである。
そこで、デコーダ１０７として、２段目のＤフリップフロップから１６段目のＤフリップフロップまでの範囲で、各Ｄフリップフロップの入力レベルと出力レベルの一致／不一致を検出する１５個の排他的論理和回路１１１を配置する。
【０１０１】
この排他的論理和回路１１１を用いれば、自段のＱ出力が「Ｈレベル」で次段のＱ出力が「Ｌレベル」となるＤフリップフロップの位置（レベル変化の境界位置）を検出することができる。
【０１０２】
なお、レベル変化の境界位置では、排他的論理和回路１１１の出力に「Ｈレベル」のパルス信号（遅延量設定信号ＤＰ）が２発現れる。このため、論理積ゲート１１３において、自段ののＱ出力と排他的論理和回路１１１の論理積を求め、「Ｈレベル」のパルス信号を１発だけ抽出する。
【０１０３】
これら１５個の論理積ゲート１１３の出力パルスは、遅延量設定信号ＤＰとして、それぞれディジタル遅延線１０１のうち対応位置のＣＭＯＳスイッチ（具体的にはゲート電極）に供給される。
【０１０４】
なお、遅延量設定信号ＤＰは正論理である。従って、Ｎチャネル型の薄膜トランジスタのゲート電極には出力パルスＤＰが直接与えられ、Ｐチャネル型の薄膜トランジスタのゲート電極には出力パルスＤＰをインバータ回路で論理反転した信号が与えられる。
【０１０５】
ただし、初段に位置する論理積ゲート１１３の出力パルスに関してだけは、リセット信号と共に論理和ゲート１１５に入力され、その論理和出力が初段のＣＭＯＳスイッチに対応した遅延量設定信号ＤＰ１として供給される。これにより、リセット信号の入力時には、初段のＣＭＯＳスイッチを強制的に閉制御することができる。
【０１０６】
（Ｂ−３）クロック信号生成回路の動作及び効果
以下では、図１７を用いて、クロック信号生成回路１１で実行される動作を説明する。なお、シフトクロック発生部２９の動作は同じであるので省略する。
【０１０７】
（ａ）リセット時
まず、電源投入時に実行されるリセット動作を説明する。
このとき、リング型シフトレジスタ１０３には、「Ｈレベル」のリセット信号（図１７（Ａ））と共にシフトクロックＳＣＬＫ（（図１７（Ｂ））が供給される。
【０１０８】
このとき、論理和ゲート１１５を通過したリセット信号により初段のＣＭＯＳスイッチだけが閉制御された状態に制御される。これにより、ディジタル遅延線１０１の遅延量は最小値に制御される。
【０１０９】
（ｂ）位相ロックまで
次に、リセット動作の終了から入力クロックＣＬＫ１と出力クロックＣＬＫ２の位相ロックまでの動作を説明する。
まず、リセット動作終了後の最初のシフトクロックＳＣＬＫの入力により、初段のＤフリップフロップのＱ出力だけが「Ｈレベル」に変化する。
【０１１０】
このとき、２段目のＤフリップフロップのＱ出力は「Ｌレベル」であるので、初段の論理積ゲート１１３の出力段にのみ「Ｈレベル」の遅延量設定信号ＤＰが現れる。これにより、やはり初段のＣＭＯＳスイッチだけが閉制御される。
【０１１１】
続いて、リセット動作終了後の２発目のシフトクロックＳＣＬＫが入力されると、初段のＤフリップフロップと２段目のフリップフロップのＱ出力が「Ｈレベル」の状態になる。従って、「Ｈレベル」のＱ出力と「Ｌレベル」のＱ出力の境界位置は、２段目のＤフリップフロップと３段目のＤフリップフロップとの間になる。
【０１１２】
従って、今度は２段目に位置する論理積ゲート１１３の出力段にのみ「Ｈレベル」の遅延量設定信号ＤＰが現れる。これにより、２段目のＣＭＯＳスイッチだけが閉制御される。以後順番に、シフトクロックＳＣＬＫが入力されるたび、閉制御されるＣＭＯＳスイッチの位置が３段目、４段目と順番にシフトする（図１７（Ｃ１）〜（Ｃ１４））。
【０１１３】
（ｃ）位相ロック以降
最後に、位相ロック以降の動作を説明する。図１７では、リセット終了後の１５個目のシフトクロックＳＣＬＫがリング型シフトレジスタ１０３に入力された時点で、位相ロックが検出された場合を表している。
【０１１４】
この場合、「Ｈレベル」のＱ出力と「Ｌレベル」のＱ出力の境界位置は、１５段目のＤフリップフロップと１６段目のＤフリップフロップとの間の状態に固定される。この結果、１５段目のＣＭＯＳスイッチを通じて１５段のバッファ回路で遅延されたクロックが出力バッファ回路２５に出力される。
【０１１５】
（ｄ）まとめ
以上の通り、遅延量設定部をリング型シフトレジスタ１０３で構成することにより、遅延量のディジタル制御を実現できる。
【０１１６】
なお、この回路構成（図１６）の総素子数は、１７個のＤフリップフロップに相当する１３６個（＝８×１７）と、１６個の排他的論理和ゲートに相当する１６０個（＝１０×１６）と、１６個の２入力論理積ゲートに相当する９６個（＝６×１６）と、１個の論理和ゲートに相当する６個と、１７個のインバータ回路に相当する３４個（＝２×１７）との総和として計算される。
【０１１７】
その個数は４３２個である。一方、形態例で説明した従来型の遅延量設定部の総素子数は３４８個であった。従って、この形態例の場合には、素子数としては形態例の構成の方が、従来回路よりも多くなる。
【０１１８】
ただし、従来型の遅延量設定部の場合には、デコーダ８７の負荷容量をドライブするためのバッファが必要となる。また、ディジタル遅延線の段数が大きくなるほど、デコーダ８７を構成する素子数の増加の割合が大きくなるので、結果的に回路面積は従来回路の方が大きくなる。
【０１１９】
なお、従来回路の素子数が増加するのは、図１２に示す構成のデコーダ８７の場合、論理積ゲートの入力数が多くなると出力インピーダンスが高くなり、出力信号の遅延時間が増大するためである。
【０１２０】
このため、回路の分割が必要となり、素子数が増加する原因となる。また、結晶シリコンと比較して薄膜トランジスタ等は移動度が低く、つまりトランジスタのオン抵抗が高いためインピーダンスを下げる工夫が必要になる。
【０１２１】
以上のように、この形態例で説明した構成の採用により、回路規模（回路面積）の縮小化を実現できる。結果として、理収を高めて製造コストを低減することが可能になる。
なお、Ｄフリップフロップに替えてＳＲフリップフロップを用いれば、論理回路を削減でき、回路規模を縮小することができる。
【０１２２】
（Ｃ）形態例３
この形態例では、入力クロックＣＬＫ１を分周してシフトクロックとして使用する場合について説明する。
【０１２３】
図１８及び図１９に、分周回路を搭載したクロック信号生成回路の構成例を示す。図１８は形態例１に分周回路１２３を追加したクロック信号生成回路１２１の例であり、図１９は形態例２に分周回路１２３を追加したクロック信号生成回路１３１の例である。
【０１２４】
なお、分周回路１２３による分周は任意である。いずれの場合も、入力クロックＣＬＫ１よりもシフトクロックＳＣＬＫの周波数を遅くできるので、その分、リング型シフトレジスタ３１及び１０３の動作マージンを確保することができる。結果的に、歩留まりへの影響も小さくすることができる。
【０１２５】
（Ｄ）形態例４
この形態例では、遅延量の調整を階層的に実行できるクロック信号生成回路の形態例を示す。ここでの階層構造は、粗調整と微調整の２段階の場合について説明する。
【０１２６】
（ａ）クロック信号生成回路の構成
図２０に、この明細書において発明者らが提案する遅延同期ループ型のクロック信号生成回路１４１の内部構成例を示す。なお、図２０には、図１８との対応部分に同一符号を付して表している。また図２０は、形態例１に適用する場合の構成例について表しているが、形態例２に適用することも勿論できる。
【０１２７】
図２０に示すクロック信号生成回路１４１は、入力バッファ回路２１、ディジタル遅延線２３、１４３、出力バッファ回路２５、位相比較回路２７、シフトクロック発生部２９、リング型シフトレジスタ３１、分周回路１２３、チャージポンプ１４５で構成される。
【０１２８】
この構成で新規な部分は、ディジタル遅延線が微調整用のディジタル遅延線１４３と粗調整用のディジタル遅延線２３の２段に分離されている点と、それぞれの駆動にチャージポンプ１４５及びリング型シフトレジスタ３１が用いられる点の２点である。
【０１２９】
この形態例の場合、チャージポンプ１４５は、位相比較回路２７の判定出力Ｑ１及びＱ２に応じてディジタル遅延線１４３の制御信号の発生に用いられる。なお、ディジタル遅延線１４３は、図２２に示すようにディジタル遅延線２３の１段部分で構成される。このため、チャージポンプ１４５は、ＣＭＯＳスイッチの開閉駆動に必要なバイアス電圧Ｖbias_nとＶbias_p（アナログ電圧）を発生する。図２１に、チャージポンプ１４５の回路構成を示す。
【０１３０】
図２１に示すチャージポンプ１４５は、インバータと、ＣＭＯＳスイッチと、保持容量で構成される。判定出力Ｑ１が「Ｈレベル」の場合、チャージポンプ１４５は、保持容量を電源電圧で充電するように動作する。すなわち、出力電圧を電源電位に変化させるように動作する。
【０１３１】
一方、判定出力Ｑ２が「Ｈレベル」の場合、チャージポンプ１４５は、保持容量を接地電圧で充電するように動作する。すなわち、負荷容量の電荷を引き抜いて出力電圧を接地電位に変化させるように動作する。
結果として、位相が進んでいる場合（判定出力が「Ｈレベル」のとき）、ＣＭＯＳスイッチは閉制御され、ディジタル遅延線１４３での遅延量が増加するように動作する。
【０１３２】
一方、位相が遅れている場合（判定出力が「Ｌレベル」のとき）、ＣＭＯＳスイッチは開制御され、ディジタル遅延線１４３での遅延量が小さくなるように動作する。
すなわち、１単位遅延量を加算するか否かの動作が、ディジタル遅延線１４３とチャージポンプ１４５によって実現される。
【０１３３】
（ｂ）クロック信号生成回路の動作及び効果
この形態例に係るクロック信号生成回路１４１の場合には、リセット動作が終了した時点で位相の関係が検出され、その後の動作期間で、微調整用のディジタル遅延線１４３と粗調整用のディジタル遅延線２３の両方が検出された位相量に応じて駆動制御される。
【０１３４】
やがて、位相ロックが検出されると、粗調整を制御するリング型シフトレジスタ３１に対するシフトクロックＳＣＬＫの供給が停止され、その時点での制御量が保存される。なお、位相ロック後に位相差が生じた場合には、チャージポンプ１４５が単独で位相の微調整を再開する。粗調整用のリング型シフトレジスタ３１のシフトクロックＳＣＬＫは分周されているため、位相差に対する反応にマージンがあるためである。
【０１３５】
このように遅延量の制御を階層的に実行することにより、位相ロックの早さと微調整とのバランスがとれたクロック信号生成回路を実現できる。なお、この形態例の場合も、リング型シフトレジスタ３１の駆動には、入力クロックＣＬＫ１を分周したシフトクロックＳＣＬＫを使用する。このため、リング型シフトレジスタ３１の動作マージンを確保でき、歩留まりを高めることができる。
【０１３６】
（Ｅ）形態例５
この形態例の場合にも、遅延量の調整を階層的に実行できるクロック信号生成回路の形態例を示す。ここでの階層構造も、粗調整と微調整の２段階とする。ただし、この形態例の場合、２段ともリング型シフトレジスタで駆動する場合を説明する。
【０１３７】
（ａ）クロック信号生成回路の構成
図２３に、この明細書において発明者らが提案する遅延同期ループ型のクロック信号生成回路１５１の内部構成例を示す。なお、図２３には、図２０との対応部分に同一符号を付して表している。また図２３は、形態例１に対応する回路に適用する場合の構成例について表しているが、形態例２に対応する回路に適用することも勿論できる。
【０１３８】
図２３に示すクロック信号生成回路１５１は、入力バッファ回路２１、微調整用のディジタル遅延線２３、粗調整用のディジタル遅延線２３、出力バッファ回路２５、位相比較回路２７、微調整用のシフトクロック発生部２９、粗調整用のシフトクロック２９、微調整用のリング型シフトレジスタ３１、粗調整用のリング型シフトレジスタ３１、微調整用のシフトクロック生成用の分周回路１２３、粗調整用のシフトクロック生成用の分周回路１２３で構成される。
【０１３９】
ただし、この形態例の場合、粗調整用のリング型シフトレジスタ３１に入力するシフトクロックＳＣＬＫ２の周波数を、微調整用のリング型シフトレジスタ３１に入力するシフトクロックＳＣＬＫ１の周波数よりも低くする。
【０１４０】
具体的には、入力クロックＣＬＫ１を第１の分周回路１２３で分周して微調整用のシフトクロックＳＣＬＫ１を生成し、更にこの微調整用のシフトクロックＳＣＬＫ１を第２の分周回路１２３で分周して粗調整用のシフトクロックＳＣＬＫ２を生成する。
【０１４１】
このシフトクロックの設定により、粗調整用のリング型シフトレジスタ３１による調整感度を微調整用のリング型シフトレジスタ３１による調整感度より低下させることができる。
【０１４２】
（ｂ）クロック信号生成回路の動作及び効果
この形態例に係るクロック信号生成回路１５１の場合、リセット動作後、微調整用のディジタル遅延線２３と粗調整用のディジタル遅延線２３の両方が検出された位相量に応じて駆動制御される。
【０１４３】
やがて、位相ロックが検出されると、粗調整用のリング型シフトレジスタ３１と微調整用のリング型シフトレジスタ３１の両方が動作を停止し、その時点の制御量が粗調整用のリング型シフトレジスタ３１と微調整用のリング型シフトレジスタ３１にそれぞれ保存される。
【０１４４】
なお、位相ロック後に位相差が生じた場合には、シフトクロックＳＣＬＫの周波数が相対的に速く調整感度の高い微調整用のリング型シフトレジスタ３１が単独で動作を再開し、遅延量の微調整動作を実行する。
【０１４５】
このように遅延量の制御を階層的に実行することにより、遅延量の粗調整と微調整とのバランスがとれたクロック信号生成回路を実現できる。なお、この形態例の場合、粗調整用のリング型シフトレジスタ３１と微調整用のリング型シフトレジスタ３１の駆動には、入力クロックＣＬＫ１を分周した２種類のシフトクロックＳＣＬＫ１及び２を使用する。このため、リング型シフトレジスタ３１の動作マージンを確保でき、歩留まりを高めることができる。
【０１４６】
（Ｆ）形態例６
ここでは、入力クロックＣＬＫ１と出力クロックＣＬＫ２の位相差が１８０°ずれた状態にロックされる状態（擬似ロック状態）への対応機能を搭載するクロック信号生成回路について説明する。
【０１４７】
前述したように、ディスプレイパネルとしてガラス基板その他の絶縁基板が用いられる場合、その表面に形成される薄膜トランジスタは、シリコンウェハ上に製造されるトランジスタと比較して特性ばらつきが大きい特性がある。
【０１４８】
このため、クロック信号生成回路を構成する薄膜トランジスタの特性バラツキが大きいプロセスでは、図２４に示すような擬似ロック状態を脱して正しい位相ロック状態を実現する機能の搭載が望まれる。この形態例は、当該機能に関するものである。
【０１４９】
（ａ）クロック信号生成回路の構成
図２５は、この擬似ロック脱出機能を有するクロック信号生成回路１６１の内部構成例を示す。なお図２５には、図１８との対応部分に同一符号を付して示す。
図２５に示すクロック信号生成回路１６１は、入力バッファ回路２１、ディジタル遅延線２３、出力バッファ回路２５、位相比較回路２７、シフトクロック発生部２９、リング型シフトレジスタ３１、分周回路１２３、位相反転／非反転部１６３及び擬似ロック検出部１６５で構成される。
【０１５０】
因みに、図２５は形態例３のうち形態例１に対応するクロック信号生成回路１２１に、位相反転／非反転部１６３と擬似ロック検出部１６５を追加した回路構成を表しているが、いうまでもなく形態例３のうち形態例２に対応するクロック信号生成回路１３１（図１９）に、位相反転／非反転部１６３と擬似ロック検出部１６５を追加する場合にも適用できる。
【０１５１】
この形態例に新規の構成部分は、ディジタル遅延線２３と出力バッファ回路２６の中間に配置される位相反転／非反転部１６３と、その制御部である擬似ロック検出部１６５である。
以下、新規な構成である位相反転／非反転部１６３と擬似ロック検出部１６５についてのみ構成を説明する。
【０１５２】
位相反転／非反転部１６３は、ディジタル遅延線２３から入力されるクロックを位相反転し又は非反転のまま出力する回路である。この位相反転／非反転部１６３が、「ロック状態解除部」として機能する。擬似ロック状態では、図２４に示したように、入力クロックＣＬＫ１と出力クロックＣＬＫ２の位相差が１８０°ずれている。
【０１５３】
擬似ロック状態の検出時において、この位相反転／非反転部１６３は、入力クロックの位相を１８０°反転するように動作する。なお、擬似ロック状態以外の位相状態では、位相反転／非反転部１６３は入力クロックをそのまま出力するように動作する。
【０１５４】
なお、位相反転／非反転部１６３による反転・非反転の切り替えは、擬似ロック検出部１６５から与えられる制御信号により実行される。
図２６に、位相反転／非反転部１６３の回路例を示す。
【０１５５】
図２６に示す位相反転／非反転部１６３は、インバータＩＮＶを２段通過する伝送路（ＣＭＯＳスイッチ１の経路）と１段のみ通過する伝送路（ＣＭＯＳスイッチ２の経路）を有しており、ＣＭＯＳセンサ１及び２によっていずれか一方の伝送路だけが選択されるようになっている。
【０１５６】
すなわち、ＣＭＯＳスイッチ１及び２の動作は排他的となるように配線が設定されている。従って、図２６の位相反転／非反転部１６３は、擬似ロック検出信号ＷＮＧの接続を反転している。なお、インバータＩＮＶ３は、擬似ロック検出信号ＷＮＧの極性を反転するために用いられる。
【０１５７】
擬似ロック検出部１６５は、入力クロックＣＬＫ１と出力クロックＣＬＫ２の擬似ロック状態を検出する回路である。図２７に、擬似ロック検出部１６５の回路構成を示す。図２７（Ａ）は、ゲート回路と論理回路１７１とを組み合わせる場合の回路構成であり、図２７（Ｂ）は、ゲート回路の組み合わせだけで構成される回路構成である。
【０１５８】
図２８に、擬似ロック検出部１６５の入出力関係を示す。図２８に黒枠で囲んで示すように、擬似ロック検出部１６５は、出力信号Ｑ１及びＱ２が共に「Ｌレベル」であって、かつ、入力クロックＣＬＫ１と出力クロックＣＬＫ２の信号レベルが異なるとき、入力クロックＣＬＫ１と出力クロックＣＬＫ２が擬似ロック状態にあると判定する。
【０１５９】
因みに、出力信号Ｑ１及びＱ２が共に「Ｌレベル」であることは、図２７の否定論理和ゲートにて検出される。また、入力クロックＣＬＫ１と出力クロックＣＬＫ２の信号レベルが異なることは、図２７の排他的論理和ゲートにて検出される。なお、論理回路１７１は、論理積ゲートと同じ論理演算を実現する。
【０１６０】
擬似ロック検出部１６５は、擬似ロック状態の検出時、擬似ロック検出信号ＷＮＧを「Ｈレベル」に変換する。なお、擬似ロック状態が検出されない場合、擬似ロック検出部３３は、「Ｌレベル」の擬似ロック検出信号ＷＮＧを出力する。
【０１６１】
（ｂ）クロック信号生成回路の動作及び効果
この形態例に係るクロック信号生成回路１６１の場合には、位相比較回路２７の判定出力Ｑ１及びＱ２が共に「Ｌレベル」となり、位相ロック状態と判定された場合でも、擬似ロック検出部１６５によってそのロック状態が正規のものか偽物のものかを判定し、偽物（擬似ロック）であると判定された場合には、位相判定／非反転部１６３によってディジタル遅延線２３の出力クロックの位相を反転することができる。
【０１６２】
擬似ロック状態と正規のロック状態は１８０°の位相差があるので、この反転動作により出力クロックＣＬＫ２は正しいロック位相に変更することができる。
以上のように、このクロック信号生成回路の場合には、出力クロックＣＬＫ２の位相が擬似ロック状態に誤って引き込まれた場合でも、この状態から確実に抜け出して正規のロック状態に引き込むことができる。
【０１６３】
なお、この形態例の場合には、位相反転／非反転部１６３を用いてクロック位相を１８０°反転しているが、通常の位相比較動作によってロック状態に収束できる位相関係に変更できるのであれば、擬似ロック状態の検出時の位相変化量は１８０°でなくても良い。例えば擬似ロック状態から９０°以上位相を変更することができれば、通常の位相比較動作によってもロック状態に収束させることができる。
【０１６４】
（Ｇ）他の構成例
（Ｇ−１）リング型シフトレジスタ
前述の形態例の説明では、リング型シフトレジスタをＤフリップフロップの多段接続回路として説明した。
しかし、セット・リセット（ＳＲ）フリップフロップを含め、他の種類のフリップフロップ回路を用いてリング型シフトレジスタを構成することもできる。
【０１６５】
（Ｇ−２）入出力クロックの関係
前述の形態例の説明では、入力クロックＣＬＫ１と出力クロックＣＬＫ２が同じ周波数の場合について説明した。
しかし、クロック周波数は異なっていても良い
【０１６６】
（Ｇ−３）シフトクロック
前述の形態例の説明では、シフトクロックＳＣＬＫを入力クロックＣＬＫ１又はその分周クロック（再分周クロックを含む。）として生成する場合について説明した。
しかし、動作マージンを確保するだけであれば、シフトクロックＳＣＬＫは、入力クロックＣＬＫ１又は出力クロックＣＬＫ２より周波数が低ければその位相関係は問わない。
【０１６７】
（Ｇ−４）絶縁基板
前述の形態例では、クロック信号生成回路を構成する能動素子は、ポリシリコン（高温・低温を問わず）、アモルファスシリコン、有機材料等の薄膜形成技術や印刷技術を用いて絶縁基板であるガラス基板３の表面に直接形成される場合について説明した。
しかし、クロック信号生成回路が形成される絶縁基板は、ガラス基板３に実装されるプラスチックその他の絶縁基板でも良い。
【０１６８】
（Ｇ−５）ディスプレイパネルへの応用例
前述の形態例で説明したクロック信号生成回路は、液晶パネルだけでなく、有機ＥＬパネル、プラズマディスプレイ、フィールドエミッションディスプレイその他の自発光型ディスプレイパネルに搭載する場合にも適用できる。
【０１６９】
（Ｇ−６）電子機器への応用例
（ａ）システム例
前述したクロック信号生成回路は、システムディスプレイ以外の電子機器にも搭載することができる。以下、電子機器の一例を示す。
【０１７０】
図２９に、電子機器のうちディスプレイパネルを搭載するシステム構成例を示す。この電子機器１８１は、ディスプレイパネル１８３と、システム制御部１８５と、クロック信号生成回路１８７で構成される。ここで、クロック信号生成回路１８７は、ディスプレイパネル１８３の基板上に形成されていても良いし、別の基板上に形成されていても良い。
【０１７１】
システム制御部１８５は、システム全体の動作を制御する処理ユニットであり、例えばＣＰＵで構成される。この他、電子機器の用途に応じたインターフェースで構成される。
【０１７２】
図３０に、電子機器のうち撮像デバイス（イメージャ）を搭載するシステム構成例を示す。この電子機器１９１は、撮像デバイス１９３と、システム制御部１９５と、クロック信号生成回路１９７で構成される。
【０１７３】
ここで、クロック信号生成回路１９７は、撮像デバイスの動作クロックを生成する回路である。形態例の場合と同様、クロック信号生成回路１９７は、撮像デバイス１９３の基板上に形成されていても良いし、別の基板上に形成されていても良い。
【０１７４】
システム制御部１９５は、システム全体の動作を制御する処理ユニットであり、例えばＣＰＵで構成される。この他、電子機器の用途に応じたインターフェースで構成される。なお、システム制御部１９５を搭載しないセンシングデバイス単体としての構成もあり得る。
【０１７５】
（ｂ）電子機器の外観例
以下では、前述したクロック信号生成回路を内蔵する電子機器の外観例を例示する。なお、クロック信号生成回路は、筐体内のいずれかの部分に内蔵されている。
【０１７６】
図３１は、テレビジョン受像機２０１の外観例である。テレビジョン受像機２０１は、筐体としてのフロントパネル２０３の正面にディスプレイパネル２０５を配置した構造を有している。
【０１７７】
図３２に、デジタルカメラ２１１の外観例を示す。なお、図３２（Ａ）はデジタルカメラの正面側（被写体側）外観例であり、図３２（Ｂ）はデジタルカメラの背面側（撮影者側）外観例である。
【０１７８】
デジタルカメラ２１１は、保護カバー２１３、撮像レンズ部２１５、ディスプレイパネル２１７、コントロールスイッチ２１９、シャッターボタン２２１その他を筐体に配置した構造を有している。
【０１７９】
図３３に、ビデオカメラ２３１の外観例を示す。ビデオカメラ２３１は、本体２３３の前方に被写体を撮像する撮像レンズ２３５を配置し、本体２３３の背面に撮影スタート／ストップスイッチ２３７を配置し、本体２３３の側面にディスプレイパネル２３９を配置した構造を有している。
【０１８０】
図３４に、携帯電話機の外観例を示す。図３４に示す携帯電話機２４１は折りたたみ式であり、図３４（Ａ）が筐体を開いた状態の外観例であり、図３４（Ｂ）が筐体を折りたたんだ状態の外観例である。
【０１８１】
携帯電話機２４１は、上側筐体２４３、下側筐体２４５、連結部（この例ではヒンジ部）２４７、主ディスプレイパネル２４９、補助ディスプレイパネル２５１、ピクチャーライト２５３、撮像レンズ２５５を筐体表面に配置した構造を有している。
【０１８２】
図３５に、コンピュータの外観例を示す。コンピュータ２６１は、下型筐体２６３、上側筐体２６５、キーボード２６７及びディスプレイパネル２６９で構成される。
【０１８３】
これらの他、クロック信号生成回路は、オーディオ再生装置、ゲーム機、電子ブック、電子辞書その他の電子機器にも搭載できる。
【０１８４】
（Ｇ−７）位相比較回路
前述の形態例の説明では、位相比較回路２７が図４に示す回路構成を有する場合について説明した。
【０１８５】
しかし、位相比較回路２７には、図３６に示す回路構成を採用することもできる。すなわち、出力クロックＣＬＫ２をクロックとして動作するＤフリップフロップ２７１としても構成することができる。この場合、入力クロックＣＬＫ１をＤ入力端子に接続すれば良い。
【０１８６】
この回路構成の場合、位相比較回路２７は、図３７で示す関係で動作する。すなわち、ロック状態か出力クロックＣＬＫ２の位相が入力クロックＣＬＫ１の位相より遅いとき、Ｑ出力は「Ｈレベル」となり、出力クロックＣＬＫ２の位相が入力クロックＣＬＫ１の位相より早いとき、Ｑ出力は「Ｌレベル」となる。
【０１８７】
このＱ出力は、シフトクロック発生部２９を構成するチャージポンプ５１（図６）の出力と同じである。従って、図３６に示す回路構成の位相比較回路２７を用いる場合、シフトクロック発生部２９の回路構成は図３８に示す構成で良い。すなわち、図６で説明したシフトクロック発生部２９の回路構成からチャージポンプ５１を除いた回路構成で良い。
【０１８８】
参考までに、この回路構成を採用する場合におけるシフトクロック発生部２９の動作を図３９に示す。図３９に示す動作内容は、形態例１で説明した図８の動作内容と全く同じである。
【０１８９】
（Ｇ−８）その他
前述した形態例には、発明の趣旨の範囲内で様々な変形例が考えられる。例えば本明細書の記載に基づいて創作される又は組み合わせられる各種の変形例及び応用例も考えられる。
【図面の簡単な説明】
【０１９０】
【図１】ディスプレイパネルの平面構成例を示す図である。
【図２】形態例１に係るクロック信号生成回路の構成例を示す図である。
【図３】ディジタル遅延線の構成例を示す図である。
【図４】位相比較回路の構成例を示す図である。
【図５】位相比較回路の動作状態を説明する図である。
【図６】シフトクロック発生部の構成例を示す図である。
【図７】リング型シフトレジスタとディジタル遅延線との接続関係を示す図である。
【図８】シフトクロック発生部の動作状態を説明する図である
【図９】形態例１に係るクロック信号生成回路の動作例を示す図である。
【図１０】クロック信号生成回路の従来構成例を示す図である。
【図１１】カウンタの従来構成例を示す図である。
【図１２】デコーダの従来構成例を示す図である。
【図１３】ディスプレイパネルの構成例を示す図である。
【図１４】形態例２に係るクロック信号生成回路の構成例を示す図である。
【図１５】ディジタル遅延線の構成例を示す図である。
【図１６】リング型シフトレジスタとディジタル遅延線との接続関係を示す図である。
【図１７】形態例２に係るクロック信号生成回路の動作例を示す図である。
【図１８】形態例３に係るクロック信号生成回路の構成例を示す図である（その１）。
【図１９】形態例３に係るクロック信号生成回路の構成例を示す図である（その２）。
【図２０】形態例４に係るクロック信号生成回路の構成例を示す図である。
【図２１】チャージポンプの構成例を示す図である。
【図２２】微調整用のディジタル遅延線の構成例を示す図である。
【図２３】形態例５に係るクロック信号生成回路の構成例を示す図である。
【図２４】擬似ロック状態を説明する図である。
【図２５】形態例６に係るクロック信号生成回路の構成例を示す図である。
【図２６】位相反転／非反転部の内部構成例を示す図である。
【図２７】擬似ロック検出部のゲート構成を示す図である。
【図２８】擬似ロック検出部の入出力関係を示す図である。
【図２９】電子機器のシステム構成例を示す図である。
【図３０】電子機器のシステム構成例を示す図である。
【図３１】電子機器の外観例を示す図である。
【図３２】電子機器の外観例を示す図である。
【図３３】電子機器の外観例を示す図である。
【図３４】電子機器の外観例を示す図である。
【図３５】電子機器の外観例を示す図である。
【図３６】位相比較回路の他の構成例を示す図である。
【図３７】図３６に示す位相比較回路の動作状態を説明する図である。
【図３８】図３６の位相比較回路に適したシフトクロック発生部の構成例を示す図である。
【図３９】図３８に示すシフトクロック発生部の動作状態を説明する図である。
【符号の説明】
【０１９１】
１１ クロック信号生成回路
２３ ディジタル遅延線
２７ 位相比較回路
２９ シフトクロック発生部
３１ リング型シフトレジスタ
９３ クロック信号生成回路
１０１ ディジタル遅延線
１０３ リング型シフトレジスタ
１２１ クロック信号生成回路
１２３ 分周回路
１３１ クロック信号生成回路
１４１ クロック信号生成回路
１４３ ディジタル遅延線
１４５ チャージポンプ
１５１ クロック信号生成回路
１６１ クロック信号生成回路
１６３ 位相反転／非反転部
１６５ 擬似ロック検出部
【技術分野】
【０００１】
この明細書で説明する発明は、遅延同期ループ型のクロック信号生成回路に関する。特に、能動素子が薄膜形成技術や印刷技術を用い形成される場合に好適なものである。なお発明は、表示パネルモジュール、撮像デバイス及び電子機器としての側面も有する。
【背景技術】
【０００２】
昨今では、大画面のディスプレイだけでなく中小型の表示ディスプレイでも表示解像度の高精細化が望まれている。これに伴い、入力クロック信号や映像信号の高周波数化が進んでいる。
【０００３】
例えば、ディスプレイ基板上に機能回路を集約したシステムディスプレイでは、映像信号をシリアル形式からパラレル形式に変換することで信号周波数を低下させ、低消費電力化や薄膜トランジスタの特性ばらつきに対する動作マージンの向上を図っている。
【０００４】
しかし、映像信号の入力周波数が非常に高くなっている昨今のシステムディスプレイでは、ディスプレイ基板上で発生するクロック信号と映像信号の遅延差が無視できなくなっている。
【０００５】
なお、遅延同期ループ型のクロック信号生成回路には、以下に示すものがある。
【特許文献１】特開２００６−２８７６４１号公報
【特許文献２】特開２００７−６５１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、クロック信号生成回路に位相調整回路（ＰＬＬ回路やＤＬＬ回路）を用い、遅延差を０（ゼロ）に近づけることでクロック信号と映像信号の遅延差を小さくする方法が考える。
【０００７】
しかし、クロック信号生成回路を構成する能動素子を絶縁基板上に薄膜トランジスタとして形成又は印刷する場合、回路規模が大きいためにパネル上への搭載が難しい問題がある。
【０００８】
これは、絶縁基板上に形成又は印刷される薄膜トランジスタの素子サイズが、シリコン（半導体）基板上に製造されるトランジスタと比較して素子サイズが大きくなるためである。特に、遅延量を設定する部分をディジタル回路で構成する場合には回路規模が大きくなる問題が容易に予測される。なお、回路規模が大きくなれば理収が悪くなり、製造コストも上がってしまう。
【課題を解決するための手段】
【０００９】
そこで、発明者らは、遅延同期ループ型のクロック信号生成回路として、第１のクロック信号を遅延して第２のクロック信号を生成するディジタル型の遅延線路と、ディジタル型の遅延線路の遅延時間長を、各段のフリップフロップ出力により設定するリング型シフトレジスタと、第１のクロック信号と前記第２のクロック信号の位相関係に基づいて、リング型シフトレジスタに対するシフトクロックの供給を制御する遅延量制御部とを有するものを提案する。
【００１０】
なお、ディジタル型の遅延線路は、遅延時間長の粗調整用の第１の遅延線路と、遅延時間長の微調整用の第２の遅延線路の直列接続によって構成され、リング型シフトレジスタは、前記第１の遅延線路に対応する第１のリング型シフトレジスタと、前記第２の遅延線路に対応する第２のリング型シフトレジスタとで構成され、遅延量制御部は、前記第１の遅延線路に対応する第１の遅延量制御部と、前記第２の遅延線路に対応する第２の遅延量制御部とで構成されることが好ましい。
【００１１】
すなわち、遅延線路を粗調整用と微調整用の２段構成とし、各段別にリング型シフトレジスタと遅延制御部を配置することが望ましい。この場合、単一の遅延線路による遅延量の調整動作よりも短時間での位相同期が可能となる。
【００１２】
更に、第１及び第２のリング型シフトレジスタを駆動するシフトクロックは、第１のクロック信号又は前記第２のクロック信号の周波数より低いことが望ましい。例えばシフトクロック信号は、第１のクロック信号の分周出力として与えることが望ましい。
【００１３】
このように周波数の低いシフトクロックを用いることで、シフトレジスタの動作マージンを向上させることができる。その分、歩留まりを向上でき、製造コストの低減を実現できる。
【００１４】
ところで、第１のリング型シフトレジスタに入力される第１のシフトクロック信号の周波数は、前記第２のリング型シフトレジスタに入力される第２のシフトクロック信号の周波数より低いことが望ましい。
【００１５】
すなわち、粗調整用のシフトレジスタで使用するシフトクロックの周波数を、微調整のシフトレジスタで使用するシフトクロックの周波数よりも低くする。結果的に、粗調整用のシフトレジスタの動作マージンを微調整用のシフトレジスタの動作マージンよりも高めることができる。
【００１６】
なお、粗調整用と微調整用の両方で遅延時間長が設定された状態で、新たに位相差の発生が生じた場合には、まず微調整用の遅延時間長の設定動作だけを再開することが望ましい。この動作は粗調整用と微調整用のシフトクロックの周波数差により実現できる。
【００１７】
また、ディジタル型の遅延線路は、遅延時間長の粗調整用の第１の遅延線路と、遅延時間長の微調整用の第２の遅延線路の直列接続によって構成され、第１の遅延線路の遅延時間長の設定は前記リング型シフトレジスタが実行し、第２の遅延線路の遅延時間長の設定はディジタル型の遅延量設定部が実行することが望ましい。
【００１８】
すなわち、遅延線路を粗調整用と微調整用の２段構成とし、少なくとも粗調整用の各段別にリング型シフトレジスタと遅延制御部を配置することが望ましい。この場合、遅延時間長の粗調整のみをリング型シフトレジスタで実行し、遅延時間長の微調整は周知回路を含む他の遅延調整回路で実現する。
【００１９】
なおこの場合も、リング型シフトレジスタを駆動するシフトクロックは、第１のクロック信号又は第２のクロック信号の周波数より低いことが望ましい。このように周波数の低いシフトクロックを用いることで、シフトレジスタの動作マージンを向上させることができる。
【００２０】
なお、位粗調整用と微調整用の両方で遅延時間長が設定された状態で、新たに位相差の発生が生じた場合には、まず微調整用の遅延時間長の設定動作だけを再開する。この動作は粗調整用と微調整用のシフトクロックの周波数差により実現できる。
【００２１】
なお、前述の例とは異なり、遅延線路を一段で構成する場合も、リング型シフトレジスタを駆動するシフトクロックは、第１のクロック信号又は前記第２のクロック信号の周波数より低いことが望ましい。この際、シフトクロックは、第１のクロック信号の分周出力として与えられることが望ましい。
【００２２】
また、発明者らは、前述した構成のクロック信号生成回路を搭載した表示パネルモジュール、撮像デバイス又は電子機器を提案する。
ここで、表示パネルモジュールは、表示パネルと、前述したいずれかの構成のクロック信号生成回路と、その出力クロックである第２のクロック信号に基づいて表示パネルを駆動する駆動回路とで構成する。
【００２３】
因みに、表示パネルモジュールを構成するクロック信号生成回路の能動素子は、絶縁基板上に形成又は印刷された薄膜トランジスタであることが望ましい。また、表示パネルは、例えば液晶パネル、有機ＥＬパネルであることが望ましい。
【００２４】
また、撮像デバイスは、撮像素子と、前述した構成のクロック信号生成回路と、その出力クロックである第２のクロック信号に基づいて撮像素子を駆動する駆動回路とで構成する。
【００２５】
また、電子機器は、前述した構成のクロック信号生成回路と、システム全体の動作を制御するシステム制御部と、システム制御部に対する操作入力を受け付ける操作入力部とで構成する。
【発明の効果】
【００２６】
発明者らの提案する構造を有するクロック信号生成回路の採用により、当該回路をオン抵抗の高い薄膜トランジスタで生成する場合にも回路面積の小型化を実現できる。特に、遅延段数が多いほど、従来型の回路構成よりも回路面積を小型化できる。
【発明を実施するための最良の形態】
【００２７】
以下、発明をシステムディスプレイに適用する場合について説明する。
なお、本明細書で特に図示又は記載されない部分には、当該技術分野の周知又は公知技術を適用する。
また以下に説明する形態例は、発明の一つの形態例であって、これらに限定されるものではない。
【００２８】
（Ａ）形態例１
以下では、ディスプレイパネルが液晶ディスプレイパネルの場合について説明する。
【００２９】
（Ａ−１）ディスプレイパネルの構成
図１に、この形態例で説明するディスプレイパネル１の平面構成例を示す。この形態例の場合、ガラス基板３の表面には、表示領域５と共にその周辺回路も同一プロセスで形成する。すなわち、ディスプレイパネル１がシステムパネルである場合を想定する。
【００３０】
表示領域５には、表示解像度に応じてゲート線と信号線とが格子状に形成され、それらの各交点位置に画素回路が形成される。すなわち、表示領域５は、アクティブマトリクス駆動方式に対応するパネル構造を有している。なお、ゲート線は表示領域のｘ方向に延びる配線であり、信号線は表示領域のｙ方向に延びる配線である。
【００３１】
各画素回路には、薄膜トランジスタで構成されるスイッチングトランジスタと、書き込まれた信号電圧を保持する保持容量Ｃｓとが形成される。なお、スイッチングトランジスタのゲート電極はゲート線に接続され、一方の主電極が信号線に接続される。また、他方の主電極が画素電極に接続される。
【００３２】
画素電極は、不図示の対向電極との間に電界を発生し、当該電界により液晶の配列方向を可変制御する。なお、この形態例の場合、画素回路の構造は問わない。例えば画素電極と対向電極を異なるパネル基板上に対向するように配置する方式や画素電極と対向電極を同じパネル基板上の同一面に形成するＩＰＳ（In-Plain Switching ）方式その他にも適用できる。
【００３３】
表示領域５の周辺には、信号線ドライバ７、ゲート線ドライバ９、クロック信号生成回路１１等が機能回路として形成される。
信号線ドライバ７は、書き込みタイミングに応じた信号電圧を対応する信号線に印加する駆動回路である。
【００３４】
信号線ドライバ７は、ｘ方向の画素数分のフリップフロップ段で構成されたシフトレジスタと、個々のフリップフロップ段の出力で信号値をラッチし、そのラッチ出力をアナログ電圧に変換するディジタル・アナログ変換回路等とで構成される。
【００３５】
ゲート線ドライバ９は、信号電圧の書き込みタイミングを線順次にゲート線に与える駆動回路である。ゲート線ドライバ９は、ｙ方向に並ぶ画素数分のフリップフロップ段で構成される。
信号線ドライバ７及びゲート線ドライバ９は、クロック信号生成回路１１から与えられるクロック信号（後述するＣＬＫ２）により駆動される。
【００３６】
因みに、クロック信号生成回路１１は、映像信号と同期した入力クロックが入力される回路であり、後述するように入力クロックＣＬＫ１に同期した出力クロックＣＬＫ２を生成する。この形態例の場合、クロック信号生成回路１１を構成する能動素子は、絶縁基板であるガラス基板３上に半導体プロセスを用いて形成される。
【００３７】
この他、ガラス基板３には電源供給ＴＣＰ１３が配置される。これらの配線はフレキシブル配線であり、接続パッドを通じて表示領域内の電源供給線に接続される。なお、信号線ドライバ７、ゲート線ドライバ１１、クロック信号生成回路１１に対する駆動信号も不図示の配線を通じて供給される。因みに、下部基板であるガラス基板３の表面には、液晶層を封止するように対向ガラス１５が配置される。
【００３８】
（Ａ−２）クロック信号生成回路の構成
図２に、この明細書において発明者らが提案する遅延同期ループ型のクロック信号生成回路１１の内部構成例を示す。
クロック信号生成回路１１は、入力バッファ回路２１、ディジタル遅延線２３、出力バッファ回路２５、位相比較回路２７、シフトクロック発生部２９、リング型シフトレジスタ３１で構成される。
【００３９】
入力バッファ回路２１と出力バッファ回路２５は、それぞれインバータ回路を複数段直列に接続した回路である。入力バッファ回路２１に入力される入力クロックＣＬＫ１が、特許請求の範囲の第１のクロックに対応する。一方、出力バッファ回路２７から出力される出力クロックＣＬＫ２が、特許請求の範囲の第２のクロックに対応する。
【００４０】
ディジタル遅延線２３は、入力クロックＣＬＫ１の遅延量をディジタル的に制御可能な遅延線である。この形態例では、各インバータ回路の遅延量を２値的に切り換える方式のディジタル遅延線２３を使用する。
図３に、ディジタル遅延線２３の回路例を示す。
【００４１】
ディジタル遅延線２３は、負荷容量付きのＣＭＯＳインバータ回路の直列接続回路で構成される。この形態例の場合、ＣＭＯＳインバータ回路の接続段数は１６段とする。ただし、ＣＭＯＳインバータ回路の各出力端と接地線との間にはＣＭＯＳスイッチが挿入されており、伝搬路と負荷容量との接続を切り替え制御できる構成になっている。
【００４２】
なお、各スイッチの開閉は、後述するリング型シフトレジスタ３１により実行され、伝送路に接続される負荷容量の数を０（ゼロ）個から１６個の範囲で増減できる構成になっている。
因みに、全てのＣＭＯＳスイッチが開制御される場合（全てのＣＭＯＳスイッチがオフ制御された場合）が、最も遅延時間が短い状態である。
【００４３】
そして、伝送路に接続される負荷容量の数が１つ増加すると、ディジタル遅延線２３上での遅延量は単位遅延量ずつ増加する仕組みになっている。従って、全てのＣＭＯＳスイッチが閉制御された場合（全てのＣＭＯＳスイッチがオン制御された場合）が、最も遅延時間が長い状態になる。
【００４４】
位相比較回路２７は、入力クロックＣＬＫ１のエッジ位相と出力クロックＣＬＫ２のエッジ位相を比較し、その比較関係に応じた判定出力Ｑ１、Ｑ２を後段に出力する回路である。
図４に、位相比較回路２７の回路構成例を示す。
【００４５】
位相比較回路２７は、入力クロックＣＬＫ１をクロック信号として動作するＤフリップフロップ４１と、出力クロックＣＬＫ２をクロック信号として動作するＤフリップフロップ４３と、Ｄフリップフロップ４１及び４３の出力信号の論理積を求めてＤフリップフロップ４１及び４３のリセット信号を生成する論理積ゲート４５で構成される。
【００４６】
この回路構成の場合、位相比較回路は２７、立ち上がりエッジが先に検出されたクロックＣＬＫに対応するＤフリップフロップの出力信号が先に「Ｈレベル」となり、後に「Ｈレベル」が現れるクロックＣＬＫに対応するＤフリップフロップの出力信号が「Ｈレベル」となるタイミングでＤフリップフロップ４１及び４３の判定出力Ｑ１及びＱ２が共にリセットされる。
【００４７】
結果的に、位相差の分だけ「Ｈレベル」の判定出力Ｑ１又はＱ２が出力される。例えば入力クロックＣＬＫ１の位相の方が出力クロックＣＬＫ２の位相より進んでいる場合、その位相差の期間だけ判定出力Ｑ１だけが「Ｈレベル」になる。一方、出力クロックＣＬＫ２の位相の方が入力クロックＣＬＫ１の位相より進んでいる場合、その位相差の期間だけ判定出力Ｑ２だけが「Ｈレベル」になる。
【００４８】
なお、入力クロックＣＬＫ１と出力クロックＣＬＫ２のエッジ位相がほぼ同じ場合、位相比較回路２７は、Ｄフリップフロップ４１及び４３の両方から「Ｌレベル」の判定出力Ｑ１及びＱ２が継続的に出力される。
図５に、以上説明した判定出力Ｑ１、Ｑ２と位相状態の関係を示す。
【００４９】
シフトクロック発生部２９は、位相比較回路２７の判定出力Ｑ１及びＱ２に基づいてシフトクロックの供給と停止を制御する回路である。このシフトクロック発生部２９は、特許請求の範囲における「遅延量制御部」に対応する。
【００５０】
シフトクロック発生部２９は、判定出力Ｑ１及びＱ２の一方が「Ｈレベル」で他方が「Ｌレベル」の期間中、シフトクロックＳＣＬＫをリング型シフトレジスタ３１に供給し、判定出力Ｑ１及びＱ２の両方が「Ｌレベル」の期間、シフトクロックＳＣＬＫのリング型シフトレジスタ３１への供給を停止する回路である。
【００５１】
図６に、シフトクロック発生部２９の回路例を示す。図６の場合、シフトクロック発生部２９は、チャージポンプ５１、バッファ５３、ダイオード接続されたトランジスタ５５、リセットトランジスタ５７、ラッチ５９、バッファ６１、論理積ゲート６３、バッファ６５で構成される。
【００５２】
チャージポンプ５１は、判定出力Ｑ１を論理反転するインバータ５１１と、ＣＭＯＳスイッチ（５１３、５１５）と、保持容量５１７で構成される。
【００５３】
チャージポンプ５１は、初期状態で「Ｌレベル」を出力する。なお、この形態例の場合、リセット動作直後のクロック信号生成回路１１は、必ず出力クロックＣＬＫ２の位相が入力クロックＣＬＫ１よりも早くなるように設計されている。
【００５４】
従って、チャージポンプ５１は、入力クロックＣＬＫ１の位相と出力クロックＣＬＫ２の位相が同じになるか、入力クロックＣＬＫ１の位相が出力クロックＣＬＫ２の位相より早くなるまでは「Ｌレベル」を出力する。
【００５５】
そして、チャージポンプ５１は、入力クロックＣＬＫ１の位相と出力クロックＣＬＫ２の位相が同じになるか、入力クロックＣＬＫ１の位相が出力クロックＣＬＫ２の位相より早くなったとき、「Ｈレベル」を出力する。
【００５６】
バッファ５３は、偶数段のインバータ回路が直列に接続された回路である。ボルテージフォロア５５は、薄膜トランジスタのドレイン電極とゲート電極を接続したバッファ回路であり、ゲート電極電位がそのままソース電極電位となる。
リセットトランジスタ５７は、ラッチ５９の入力レベルを強制的に「Ｌレベル」にリセットするための薄膜トランジスタである。
【００５７】
ラッチ５９は、２つのインバータ回路をリング状に接続した回路段である。バッファ６１は、偶数段のインバータ回路が直列に接続された回路である。論理積ゲート６３は、前述した論理ゲート（５１、５３、５５、５７、５９、６１）とシフトクロックＳＣＬＫとの論理積を出力するゲート回路である。
【００５８】
従って、論理積ゲート６３は、論理ゲート（５１、５３、５５、５７、５９、６１）の出力が「Ｈレベル」の間だけ、シフトクロックＳＣＬＫをバッファ６５に出力する。因みに、論理積ゲート６３は、論理ゲート（５１、５３、５５、５７、５９、６１）の出力が「Ｌレベル」のとき、シフトクロックＳＣＬＫの出力を停止する。なお、バッファ６５は、複数段のインバータ回路が直列に接続された回路である。
【００５９】
リング型シフトレジスタ３１は、ディジタル遅延線２３と同じ段数のＤフリップフロップをリング状に接続したシフトレジスタ回路である。このリング型シフトレジスタ３１は、特許請求の範囲における「遅延量設定部」の一つの態様である。
【００６０】
図７に、リング型シフトレジスタ３１の回路例を示す。図７の場合、リング型シフトレジスタ３１は、前段のＱ出力を次段のＤ入力とする１６段のＤフリップフロップ回路と、最終段のＱ出力を論理反転して初段のＤ入力に帰還するインバータ回路７１とで構成される。
【００６１】
なお、Ｄフリップフロップ回路はリセット端子を備え、リセット信号の入力により全てのＱ出力が「Ｌレベル」の状態に変更される。また、Ｄフリップフロップ回路はシフトクロック端子を備え、シフトクロックＳＣＬＫの供給によりＤ入力をラッチし、Ｑ出力として次段に出力する動作を実行する。
【００６２】
この形態例の場合、リセット状態から入力されるシフトクロックＳＣＬＫの立ち上がりエッジの数だけ、Ｑ出力が「Ｈレベル」に立ち上がるように動作する。勿論、Ｑ出力とその反転出力（反転Ｑ出力）の論理レベルの関係は互いに逆になる。
【００６３】
また、各フリップフロップ回路段のＱ出力と反転Ｑ出力は、ディジタル遅延線２３を構成する各段に対応するＣＭＯＳスイッチの開閉動作を実行する。ここで、Ｑ出力はＮチャネル型の薄膜トランジスタのゲート電極に接続され、反転Ｑ出力はＰチャネル型の薄膜トランジスタのゲート電極に接続される。従って、ＣＭＯＳスイッチを構成する２つの薄膜トランジスタの開動作と閉動作はいずれも同時に実行される。
【００６４】
（Ａ−３）クロック信号生成回路の動作及び効果
以下では、図８及び図９を用いて、クロック信号生成回路１１で実行される動作を説明する。
【００６５】
（ａ）リセット時
まず、電源投入時に実行されるリセット動作を説明する。図８（Ａ）は、リセット動作時のシフトクロック発生部２９の動作状態を説明する図である。
【００６６】
このとき、シフトクロック発生部２９を構成するラッチ５９の前段電位は強制的に「Ｌレベル」に設定される。
従って、シフトクロック発生部２９を構成する論理積ゲート６３には、「Ｈレベル」の論理ゲート出力が入力される。
【００６７】
このため、シフトクロック発生部２９からリング型シフトレジスタ３１には、シフトクロックＳＣＬＫが供給される（図９（Ｂ））。ただし、リセット信号（図９（Ａ））が「Ｈレベル」であるので、リング型シフトレジスタ３１を構成する各Ｄフリップフロップはリセットされる。
【００６８】
すなわち、シフトクロックＳＣＬＫが入力されても、各Ｄフリップフロップ段のＱ出力（図９（Ｃ１）〜図９（Ｃ１６））は「Ｌレベル」となる。
このため、リセット期間中のディジタル遅延線２３の遅延量は最小値のままとなる。ディジタル遅延線２３の全てのＣＭＯＳスイッチが開制御されるからである。
【００６９】
（ｂ）位相ロックまで
次に、リセット動作の終了から入力クロックＣＬＫ１と出力クロックＣＬＫ２の位相ロックまでの動作を説明する。
図８（Ｂ）に、リセット動作の終了時点の動作状態を示す。このとき、入力クロックＣＬＫ１と出力クロックＣＬＫ２は未だ同期していない。従って、チャージポンプ５１の出力は「Ｌレベル」となる。
【００７０】
勿論、シフトクロック発生部２９を構成するラッチ５９の入力電位は「Ｌレベル」であり、その状態が保持される。
従って、シフトクロック発生部２９を構成する論理積ゲート６３には、「Ｈレベル」の論理ゲート出力が入力される。
【００７１】
このため、この期間も引き続き、シフトクロック発生部２９からリング型シフトレジスタ３１にシフトクロックＳＣＬＫが供給される（図９（Ｂ））。
ところが、今回は、リセット信号（図９（Ａ））が「Ｌレベル」である。従って、シフトクロックＳＣＬＫのエッジがＤフリップフロップに入力されるたびに、先頭段から順番にＱ出力が「Ｈレベル」に立ち上がる。
【００７２】
図９（Ｃ１）〜図９（Ｃ１５）は、シフトクロックＳＣＬＫのエッジが１５個入力された場合の波形を示している。すなわち、先頭から１５段までのＤフリップフロップからは「Ｈレベル」のＱ出力が出力され、１６段目のＤフリップフロップのみ「Ｌレベル」のＱ出力が出力される。
【００７３】
（ｃ）位相ロック以降
最後に、位相ロック以降の動作を説明する。図８（Ｃ）は、位相ロック時のシフトクロック発生部２９の動作状態を説明する図である。
このとき、入力クロックＣＬＫ１と出力クロックＣＬＫ２は同期しているので、チャージポンプ５１の出力は初めて「Ｈレベル」に変化する。
【００７４】
結果的に、ラッチ５９の入力電位は「Ｈレベル」にセットされ、その状態が保持される。この電位変化により、シフトクロック発生部２９を構成する論理積ゲート６３に入力される論理ゲート出力は、「Ｈレベル」から「Ｌレベル」に切り替わり、以後その状態が維持される。
【００７５】
この電位変化以降は、図９（Ｂ）に示すように、シフトクロックＳＣＬＫのリング型レジスタ３１への供給が停止される。
勿論、シフトクロックＳＣＬＫの供給が停止されると、リング型シフトレジスタ３１における「Ｈレベル」のシフト動作は停止する。図９の例であれば、先頭から１５段目までのＱ出力が「Ｈレベル」に切り替わった状態が維持される。
【００７６】
一方、ディジタル遅延線２３を構成するＣＭＯＳインバータ回路に接続される負荷容量の接続段数は１５段となり、遅延時間の最小値より単位遅延時間の１５個分だけ遅延時間が長く調整されたクロックが出力バッファ回路２５に出力される。
【００７７】
（ｄ）まとめ
以上の通り、遅延量設定部をリング型シフトレジスタ３１で構成することにより、遅延量のディジタル制御を実現できる。
しかも、この回路構成は、カウンタとデコーダを使用する従来型の遅延量設定部に比べて素子数が少なく済み、回路規模の削減を実現できる。
【００７８】
図１０に、カウンタとデコーダで構成される遅延量設定部を用いたクロック信号生成回路例を示す。なお、図１０には図２との対応部分に同一符号を付して示す。
図１０に示すクロック信号生成回路８１は、入力バッファ回路２１、出力バッファ回路２５、位相比較回路２７、クロック発生部８３、カウンタ８５、デコーダ８７、ディジタル遅延線８９で構成される。
【００７９】
このうち入力バッファ回路２１、出力バッファ回路２５、位相比較回路２７については図２と同じものを使用する。なお、ディジタル遅延線８９は、図６に示す構造とは異なり、ＣＭＯＳインバータ回路の２段直列接続を一単位とする１６個のバッファ回路段の直列接続回路で構成される。
【００８０】
なお、各バッファ回路段（最終段を除く）の出力線路は２つに分岐され、一方は次段のバッファ回路段に接続され、他方はＣＭＯＳスイッチ経由で出力端子に接続される。この回路構成の場合、遅延量の制御は、１６個のＣＭＯＳスイッチのうち閉制御される唯一つのＣＭＯＳスイッチの位置の制御により実現される。
【００８１】
この唯一つのＣＭＯＳスイッチの位置を、カウント値に基づいて生成するのがデコーダ８７である。
図１１及び図１２に、ディジタル遅延線８９の駆動に適したカウンタ８５とデコーダ８７の回路構成例を示す。
【００８２】
このとき、図１１に示すカウンタ８５の素子数は、４個のＤフリップフロップに相当する８０個（＝２０×４）と、７個の排他的論理和ゲートに相当する７０個（＝１０×７）と、３入力論理積回路に相当する８個と、２入力論理積回路に相当する６個と、４個のバッファ回路に相当する１６個（＝４×４）の総和として与えられる。すなわち、カウンタ８５は１８０個の素子数で構成される。
【００８３】
一方、図１２に示すデコーダ８７の素子数は、１６個の４入力論理積ゲートに相当する１６０個（１０×１６）と、４個のインバータ回路に相当する８個（＝２×４）の総和として与えられる。すなわち、デコーダ８７は１６８個の素子数で構成される。
【００８４】
結局、図１０に示す従来構成の場合、カウンタ８５とデコーダ８７の部分で３４８個（＝１８０＋１６８）の素子数が必要とされる。
一方、図７に示すリング型シフトレジスタ３１の素子数は、１６個の４入力論理積ゲートに相当する１６０個（＝１０×１６）と、１個のインバータ回路に相当する２個（＝２×１）の総和で済む。すなわち、リング型シフトレジスタ３１は１６２個の素子数で構成することができる。
【００８５】
この素子数は、従来型の３４８個の半分以下で済む。従って、この回路構成の採用により、回路規模（回路面積）の大幅な縮小化を実現できる。結果として、理収を高めて製造コストを低減することが可能になる。
また、この形態例の場合、素子数が少なく済むので、従来構成に比べ、消費電力も削減することができる。
【００８６】
（Ｂ）形態例２
ここでも、ディスプレイパネルが液晶ディスプレイパネルの場合について説明する。
【００８７】
（Ｂ−１）ディスプレイパネルの構成
図１３に、この形態例で説明するディスプレイパネル９１の平面構成例を示す。なお、図１３には図１との対応部分に同一符号を付して示している。図１３に示すディスプレイパネル９１と図１に示すディスプレイパネル１との違いは、クロック信号生成回路９３の構成のみである。以下では、相違点であるクロック信号生成回路９３の構成について説明する。
【００８８】
（Ｂ−２）クロック信号生成回路の構成
図１４に、この明細書において発明者らが提案する遅延同期ループ型のクロック信号生成回路９３の内部構成例を示す。図１４には図２との対応部分に同一符号を付して示している。
【００８９】
図１４に示すクロック信号生成回路９３は、入力バッファ回路２１、ディジタル遅延線１０１、出力バッファ回路２５、位相比較回路２７、シフトクロック発生部２９、リング型シフトレジスタ１０３で構成される。すなわち、ディジタル遅延線１０１とリング型シフトレジスタ１０３以外は、形態例１の回路構成と同じである。
【００９０】
以下では、形態例２に特有な構成であるディジタル遅延線１０１とリング型シフトレジスタ１０３の回路構成について説明する。
ディジタル遅延線１０１は、形態例１の場合と同じく、入力クロックＣＬＫ１の遅延量をディジタル的に制御可能な遅延線である。ここでは、形態例１とは異なる方式により、遅延量を２値的に切り換えることができるディジタル遅延線１０１について説明する。
【００９１】
図１５に、ディジタル遅延線１０１の回路例を示す。図１５に示すディジタル遅延線１０１は、ＣＭＯＳインバータ回路の２段直列接続を一単位とする１６個のバッファ回路段の直列接続回路で構成される。
【００９２】
なお、各バッファ回路段（最終段を除く）の出力線路は２つに分岐され、一方は次段のバッファ回路段に接続され、他方はＣＭＯＳスイッチ経由で出力端子に接続される。この回路構成の場合、遅延量の制御は、１６個のＣＭＯＳスイッチのうち閉制御される唯一つのＣＭＯＳスイッチの位置の制御により実現される。
【００９３】
このため、後述するリング型シフトレジスタ１０３には、１６段のＤフリップフロップ段１０５の各段から出力されるＱ出力のうちただ一段だけ「Ｈレベル」の遅延量設定信号ＤＰを発生するデコーダ１０７が内蔵される。
【００９４】
この形態例の場合、入力クロックＣＬＫ１の遅延量（すなわち、入力クロックＣＬＫ１が通過するバッファ回路の段数）は１個から１６個の範囲で設定される。従って、先頭段に位置するＣＭＯＳスイッチが閉制御される場合が、最も遅延時間が短い状態である。
【００９５】
そして、閉制御されるＣＭＯＳスイッチの位置が一段ずつ後ろにずれる度に、ディジタル遅延線１０１上での遅延量は単位遅延量ずつ増加する仕組みになっている。従って、全ての最後尾（１６段目）のＣＭＯＳスイッチが閉制御された場合、遅延時間は最大値になる。
【００９６】
次に、リング型シフトレジスタ１０３の構成を説明する。リング型シフトレジスタ１０３は、ディジタル遅延線１０１と同じ段数のＤフリップフロップをリング状に接続したシフトレジスタ回路である。
【００９７】
図１６に、リング型シフトレジスタ１０３の回路例を示す。図１６の場合、リング型シフトレジスタ１０３は、前段のＱ出力を次段のＤ入力とする１６段のＤフリップフロップ回路と、最終段のＱ出力を論理反転して初段のＤ入力に帰還するインバータ回路１０５と、デコーダ１０７とで構成される。
【００９８】
なお、Ｄフリップフロップ回路はリセット端子を備え、リセット信号の入力により全てのＱ出力が「Ｌレベル」の状態に変更される。また、Ｄフリップフロップ回路はシフトクロック端子を備え、シフトクロックＳＣＬＫの供給によりＤ入力をラッチし、Ｑ出力として次段に出力する動作を実行する。
【００９９】
このシフトレジスタ段の構成は形態例１の構成と同じである。従って、リセット状態から入力されるシフトクロックＳＣＬＫの立ち上がりエッジの数だけ、Ｑ出力が「Ｈレベル」に立ち上がるように動作する。
ただし、これらのＱ出力をそのままディジタル遅延線１０１に与えたのでは、ディジタル遅延線１０１を正しく動作させることができない。
【０１００】
そこで、デコーダ１０７が必要となる。デコーダ１０７は、基本的に「Ｈレベル」のＱ出力が現れるＤフリップフロップの境界位置を検出する動作を実行する。この位置が、位相同期に必要な遅延時間を反映しているためである。
そこで、デコーダ１０７として、２段目のＤフリップフロップから１６段目のＤフリップフロップまでの範囲で、各Ｄフリップフロップの入力レベルと出力レベルの一致／不一致を検出する１５個の排他的論理和回路１１１を配置する。
【０１０１】
この排他的論理和回路１１１を用いれば、自段のＱ出力が「Ｈレベル」で次段のＱ出力が「Ｌレベル」となるＤフリップフロップの位置（レベル変化の境界位置）を検出することができる。
【０１０２】
なお、レベル変化の境界位置では、排他的論理和回路１１１の出力に「Ｈレベル」のパルス信号（遅延量設定信号ＤＰ）が２発現れる。このため、論理積ゲート１１３において、自段ののＱ出力と排他的論理和回路１１１の論理積を求め、「Ｈレベル」のパルス信号を１発だけ抽出する。
【０１０３】
これら１５個の論理積ゲート１１３の出力パルスは、遅延量設定信号ＤＰとして、それぞれディジタル遅延線１０１のうち対応位置のＣＭＯＳスイッチ（具体的にはゲート電極）に供給される。
【０１０４】
なお、遅延量設定信号ＤＰは正論理である。従って、Ｎチャネル型の薄膜トランジスタのゲート電極には出力パルスＤＰが直接与えられ、Ｐチャネル型の薄膜トランジスタのゲート電極には出力パルスＤＰをインバータ回路で論理反転した信号が与えられる。
【０１０５】
ただし、初段に位置する論理積ゲート１１３の出力パルスに関してだけは、リセット信号と共に論理和ゲート１１５に入力され、その論理和出力が初段のＣＭＯＳスイッチに対応した遅延量設定信号ＤＰ１として供給される。これにより、リセット信号の入力時には、初段のＣＭＯＳスイッチを強制的に閉制御することができる。
【０１０６】
（Ｂ−３）クロック信号生成回路の動作及び効果
以下では、図１７を用いて、クロック信号生成回路１１で実行される動作を説明する。なお、シフトクロック発生部２９の動作は同じであるので省略する。
【０１０７】
（ａ）リセット時
まず、電源投入時に実行されるリセット動作を説明する。
このとき、リング型シフトレジスタ１０３には、「Ｈレベル」のリセット信号（図１７（Ａ））と共にシフトクロックＳＣＬＫ（（図１７（Ｂ））が供給される。
【０１０８】
このとき、論理和ゲート１１５を通過したリセット信号により初段のＣＭＯＳスイッチだけが閉制御された状態に制御される。これにより、ディジタル遅延線１０１の遅延量は最小値に制御される。
【０１０９】
（ｂ）位相ロックまで
次に、リセット動作の終了から入力クロックＣＬＫ１と出力クロックＣＬＫ２の位相ロックまでの動作を説明する。
まず、リセット動作終了後の最初のシフトクロックＳＣＬＫの入力により、初段のＤフリップフロップのＱ出力だけが「Ｈレベル」に変化する。
【０１１０】
このとき、２段目のＤフリップフロップのＱ出力は「Ｌレベル」であるので、初段の論理積ゲート１１３の出力段にのみ「Ｈレベル」の遅延量設定信号ＤＰが現れる。これにより、やはり初段のＣＭＯＳスイッチだけが閉制御される。
【０１１１】
続いて、リセット動作終了後の２発目のシフトクロックＳＣＬＫが入力されると、初段のＤフリップフロップと２段目のフリップフロップのＱ出力が「Ｈレベル」の状態になる。従って、「Ｈレベル」のＱ出力と「Ｌレベル」のＱ出力の境界位置は、２段目のＤフリップフロップと３段目のＤフリップフロップとの間になる。
【０１１２】
従って、今度は２段目に位置する論理積ゲート１１３の出力段にのみ「Ｈレベル」の遅延量設定信号ＤＰが現れる。これにより、２段目のＣＭＯＳスイッチだけが閉制御される。以後順番に、シフトクロックＳＣＬＫが入力されるたび、閉制御されるＣＭＯＳスイッチの位置が３段目、４段目と順番にシフトする（図１７（Ｃ１）〜（Ｃ１４））。
【０１１３】
（ｃ）位相ロック以降
最後に、位相ロック以降の動作を説明する。図１７では、リセット終了後の１５個目のシフトクロックＳＣＬＫがリング型シフトレジスタ１０３に入力された時点で、位相ロックが検出された場合を表している。
【０１１４】
この場合、「Ｈレベル」のＱ出力と「Ｌレベル」のＱ出力の境界位置は、１５段目のＤフリップフロップと１６段目のＤフリップフロップとの間の状態に固定される。この結果、１５段目のＣＭＯＳスイッチを通じて１５段のバッファ回路で遅延されたクロックが出力バッファ回路２５に出力される。
【０１１５】
（ｄ）まとめ
以上の通り、遅延量設定部をリング型シフトレジスタ１０３で構成することにより、遅延量のディジタル制御を実現できる。
【０１１６】
なお、この回路構成（図１６）の総素子数は、１７個のＤフリップフロップに相当する１３６個（＝８×１７）と、１６個の排他的論理和ゲートに相当する１６０個（＝１０×１６）と、１６個の２入力論理積ゲートに相当する９６個（＝６×１６）と、１個の論理和ゲートに相当する６個と、１７個のインバータ回路に相当する３４個（＝２×１７）との総和として計算される。
【０１１７】
その個数は４３２個である。一方、形態例で説明した従来型の遅延量設定部の総素子数は３４８個であった。従って、この形態例の場合には、素子数としては形態例の構成の方が、従来回路よりも多くなる。
【０１１８】
ただし、従来型の遅延量設定部の場合には、デコーダ８７の負荷容量をドライブするためのバッファが必要となる。また、ディジタル遅延線の段数が大きくなるほど、デコーダ８７を構成する素子数の増加の割合が大きくなるので、結果的に回路面積は従来回路の方が大きくなる。
【０１１９】
なお、従来回路の素子数が増加するのは、図１２に示す構成のデコーダ８７の場合、論理積ゲートの入力数が多くなると出力インピーダンスが高くなり、出力信号の遅延時間が増大するためである。
【０１２０】
このため、回路の分割が必要となり、素子数が増加する原因となる。また、結晶シリコンと比較して薄膜トランジスタ等は移動度が低く、つまりトランジスタのオン抵抗が高いためインピーダンスを下げる工夫が必要になる。
【０１２１】
以上のように、この形態例で説明した構成の採用により、回路規模（回路面積）の縮小化を実現できる。結果として、理収を高めて製造コストを低減することが可能になる。
なお、Ｄフリップフロップに替えてＳＲフリップフロップを用いれば、論理回路を削減でき、回路規模を縮小することができる。
【０１２２】
（Ｃ）形態例３
この形態例では、入力クロックＣＬＫ１を分周してシフトクロックとして使用する場合について説明する。
【０１２３】
図１８及び図１９に、分周回路を搭載したクロック信号生成回路の構成例を示す。図１８は形態例１に分周回路１２３を追加したクロック信号生成回路１２１の例であり、図１９は形態例２に分周回路１２３を追加したクロック信号生成回路１３１の例である。
【０１２４】
なお、分周回路１２３による分周は任意である。いずれの場合も、入力クロックＣＬＫ１よりもシフトクロックＳＣＬＫの周波数を遅くできるので、その分、リング型シフトレジスタ３１及び１０３の動作マージンを確保することができる。結果的に、歩留まりへの影響も小さくすることができる。
【０１２５】
（Ｄ）形態例４
この形態例では、遅延量の調整を階層的に実行できるクロック信号生成回路の形態例を示す。ここでの階層構造は、粗調整と微調整の２段階の場合について説明する。
【０１２６】
（ａ）クロック信号生成回路の構成
図２０に、この明細書において発明者らが提案する遅延同期ループ型のクロック信号生成回路１４１の内部構成例を示す。なお、図２０には、図１８との対応部分に同一符号を付して表している。また図２０は、形態例１に適用する場合の構成例について表しているが、形態例２に適用することも勿論できる。
【０１２７】
図２０に示すクロック信号生成回路１４１は、入力バッファ回路２１、ディジタル遅延線２３、１４３、出力バッファ回路２５、位相比較回路２７、シフトクロック発生部２９、リング型シフトレジスタ３１、分周回路１２３、チャージポンプ１４５で構成される。
【０１２８】
この構成で新規な部分は、ディジタル遅延線が微調整用のディジタル遅延線１４３と粗調整用のディジタル遅延線２３の２段に分離されている点と、それぞれの駆動にチャージポンプ１４５及びリング型シフトレジスタ３１が用いられる点の２点である。
【０１２９】
この形態例の場合、チャージポンプ１４５は、位相比較回路２７の判定出力Ｑ１及びＱ２に応じてディジタル遅延線１４３の制御信号の発生に用いられる。なお、ディジタル遅延線１４３は、図２２に示すようにディジタル遅延線２３の１段部分で構成される。このため、チャージポンプ１４５は、ＣＭＯＳスイッチの開閉駆動に必要なバイアス電圧Ｖbias_nとＶbias_p（アナログ電圧）を発生する。図２１に、チャージポンプ１４５の回路構成を示す。
【０１３０】
図２１に示すチャージポンプ１４５は、インバータと、ＣＭＯＳスイッチと、保持容量で構成される。判定出力Ｑ１が「Ｈレベル」の場合、チャージポンプ１４５は、保持容量を電源電圧で充電するように動作する。すなわち、出力電圧を電源電位に変化させるように動作する。
【０１３１】
一方、判定出力Ｑ２が「Ｈレベル」の場合、チャージポンプ１４５は、保持容量を接地電圧で充電するように動作する。すなわち、負荷容量の電荷を引き抜いて出力電圧を接地電位に変化させるように動作する。
結果として、位相が進んでいる場合（判定出力が「Ｈレベル」のとき）、ＣＭＯＳスイッチは閉制御され、ディジタル遅延線１４３での遅延量が増加するように動作する。
【０１３２】
一方、位相が遅れている場合（判定出力が「Ｌレベル」のとき）、ＣＭＯＳスイッチは開制御され、ディジタル遅延線１４３での遅延量が小さくなるように動作する。
すなわち、１単位遅延量を加算するか否かの動作が、ディジタル遅延線１４３とチャージポンプ１４５によって実現される。
【０１３３】
（ｂ）クロック信号生成回路の動作及び効果
この形態例に係るクロック信号生成回路１４１の場合には、リセット動作が終了した時点で位相の関係が検出され、その後の動作期間で、微調整用のディジタル遅延線１４３と粗調整用のディジタル遅延線２３の両方が検出された位相量に応じて駆動制御される。
【０１３４】
やがて、位相ロックが検出されると、粗調整を制御するリング型シフトレジスタ３１に対するシフトクロックＳＣＬＫの供給が停止され、その時点での制御量が保存される。なお、位相ロック後に位相差が生じた場合には、チャージポンプ１４５が単独で位相の微調整を再開する。粗調整用のリング型シフトレジスタ３１のシフトクロックＳＣＬＫは分周されているため、位相差に対する反応にマージンがあるためである。
【０１３５】
このように遅延量の制御を階層的に実行することにより、位相ロックの早さと微調整とのバランスがとれたクロック信号生成回路を実現できる。なお、この形態例の場合も、リング型シフトレジスタ３１の駆動には、入力クロックＣＬＫ１を分周したシフトクロックＳＣＬＫを使用する。このため、リング型シフトレジスタ３１の動作マージンを確保でき、歩留まりを高めることができる。
【０１３６】
（Ｅ）形態例５
この形態例の場合にも、遅延量の調整を階層的に実行できるクロック信号生成回路の形態例を示す。ここでの階層構造も、粗調整と微調整の２段階とする。ただし、この形態例の場合、２段ともリング型シフトレジスタで駆動する場合を説明する。
【０１３７】
（ａ）クロック信号生成回路の構成
図２３に、この明細書において発明者らが提案する遅延同期ループ型のクロック信号生成回路１５１の内部構成例を示す。なお、図２３には、図２０との対応部分に同一符号を付して表している。また図２３は、形態例１に対応する回路に適用する場合の構成例について表しているが、形態例２に対応する回路に適用することも勿論できる。
【０１３８】
図２３に示すクロック信号生成回路１５１は、入力バッファ回路２１、微調整用のディジタル遅延線２３、粗調整用のディジタル遅延線２３、出力バッファ回路２５、位相比較回路２７、微調整用のシフトクロック発生部２９、粗調整用のシフトクロック２９、微調整用のリング型シフトレジスタ３１、粗調整用のリング型シフトレジスタ３１、微調整用のシフトクロック生成用の分周回路１２３、粗調整用のシフトクロック生成用の分周回路１２３で構成される。
【０１３９】
ただし、この形態例の場合、粗調整用のリング型シフトレジスタ３１に入力するシフトクロックＳＣＬＫ２の周波数を、微調整用のリング型シフトレジスタ３１に入力するシフトクロックＳＣＬＫ１の周波数よりも低くする。
【０１４０】
具体的には、入力クロックＣＬＫ１を第１の分周回路１２３で分周して微調整用のシフトクロックＳＣＬＫ１を生成し、更にこの微調整用のシフトクロックＳＣＬＫ１を第２の分周回路１２３で分周して粗調整用のシフトクロックＳＣＬＫ２を生成する。
【０１４１】
このシフトクロックの設定により、粗調整用のリング型シフトレジスタ３１による調整感度を微調整用のリング型シフトレジスタ３１による調整感度より低下させることができる。
【０１４２】
（ｂ）クロック信号生成回路の動作及び効果
この形態例に係るクロック信号生成回路１５１の場合、リセット動作後、微調整用のディジタル遅延線２３と粗調整用のディジタル遅延線２３の両方が検出された位相量に応じて駆動制御される。
【０１４３】
やがて、位相ロックが検出されると、粗調整用のリング型シフトレジスタ３１と微調整用のリング型シフトレジスタ３１の両方が動作を停止し、その時点の制御量が粗調整用のリング型シフトレジスタ３１と微調整用のリング型シフトレジスタ３１にそれぞれ保存される。
【０１４４】
なお、位相ロック後に位相差が生じた場合には、シフトクロックＳＣＬＫの周波数が相対的に速く調整感度の高い微調整用のリング型シフトレジスタ３１が単独で動作を再開し、遅延量の微調整動作を実行する。
【０１４５】
このように遅延量の制御を階層的に実行することにより、遅延量の粗調整と微調整とのバランスがとれたクロック信号生成回路を実現できる。なお、この形態例の場合、粗調整用のリング型シフトレジスタ３１と微調整用のリング型シフトレジスタ３１の駆動には、入力クロックＣＬＫ１を分周した２種類のシフトクロックＳＣＬＫ１及び２を使用する。このため、リング型シフトレジスタ３１の動作マージンを確保でき、歩留まりを高めることができる。
【０１４６】
（Ｆ）形態例６
ここでは、入力クロックＣＬＫ１と出力クロックＣＬＫ２の位相差が１８０°ずれた状態にロックされる状態（擬似ロック状態）への対応機能を搭載するクロック信号生成回路について説明する。
【０１４７】
前述したように、ディスプレイパネルとしてガラス基板その他の絶縁基板が用いられる場合、その表面に形成される薄膜トランジスタは、シリコンウェハ上に製造されるトランジスタと比較して特性ばらつきが大きい特性がある。
【０１４８】
このため、クロック信号生成回路を構成する薄膜トランジスタの特性バラツキが大きいプロセスでは、図２４に示すような擬似ロック状態を脱して正しい位相ロック状態を実現する機能の搭載が望まれる。この形態例は、当該機能に関するものである。
【０１４９】
（ａ）クロック信号生成回路の構成
図２５は、この擬似ロック脱出機能を有するクロック信号生成回路１６１の内部構成例を示す。なお図２５には、図１８との対応部分に同一符号を付して示す。
図２５に示すクロック信号生成回路１６１は、入力バッファ回路２１、ディジタル遅延線２３、出力バッファ回路２５、位相比較回路２７、シフトクロック発生部２９、リング型シフトレジスタ３１、分周回路１２３、位相反転／非反転部１６３及び擬似ロック検出部１６５で構成される。
【０１５０】
因みに、図２５は形態例３のうち形態例１に対応するクロック信号生成回路１２１に、位相反転／非反転部１６３と擬似ロック検出部１６５を追加した回路構成を表しているが、いうまでもなく形態例３のうち形態例２に対応するクロック信号生成回路１３１（図１９）に、位相反転／非反転部１６３と擬似ロック検出部１６５を追加する場合にも適用できる。
【０１５１】
この形態例に新規の構成部分は、ディジタル遅延線２３と出力バッファ回路２６の中間に配置される位相反転／非反転部１６３と、その制御部である擬似ロック検出部１６５である。
以下、新規な構成である位相反転／非反転部１６３と擬似ロック検出部１６５についてのみ構成を説明する。
【０１５２】
位相反転／非反転部１６３は、ディジタル遅延線２３から入力されるクロックを位相反転し又は非反転のまま出力する回路である。この位相反転／非反転部１６３が、「ロック状態解除部」として機能する。擬似ロック状態では、図２４に示したように、入力クロックＣＬＫ１と出力クロックＣＬＫ２の位相差が１８０°ずれている。
【０１５３】
擬似ロック状態の検出時において、この位相反転／非反転部１６３は、入力クロックの位相を１８０°反転するように動作する。なお、擬似ロック状態以外の位相状態では、位相反転／非反転部１６３は入力クロックをそのまま出力するように動作する。
【０１５４】
なお、位相反転／非反転部１６３による反転・非反転の切り替えは、擬似ロック検出部１６５から与えられる制御信号により実行される。
図２６に、位相反転／非反転部１６３の回路例を示す。
【０１５５】
図２６に示す位相反転／非反転部１６３は、インバータＩＮＶを２段通過する伝送路（ＣＭＯＳスイッチ１の経路）と１段のみ通過する伝送路（ＣＭＯＳスイッチ２の経路）を有しており、ＣＭＯＳセンサ１及び２によっていずれか一方の伝送路だけが選択されるようになっている。
【０１５６】
すなわち、ＣＭＯＳスイッチ１及び２の動作は排他的となるように配線が設定されている。従って、図２６の位相反転／非反転部１６３は、擬似ロック検出信号ＷＮＧの接続を反転している。なお、インバータＩＮＶ３は、擬似ロック検出信号ＷＮＧの極性を反転するために用いられる。
【０１５７】
擬似ロック検出部１６５は、入力クロックＣＬＫ１と出力クロックＣＬＫ２の擬似ロック状態を検出する回路である。図２７に、擬似ロック検出部１６５の回路構成を示す。図２７（Ａ）は、ゲート回路と論理回路１７１とを組み合わせる場合の回路構成であり、図２７（Ｂ）は、ゲート回路の組み合わせだけで構成される回路構成である。
【０１５８】
図２８に、擬似ロック検出部１６５の入出力関係を示す。図２８に黒枠で囲んで示すように、擬似ロック検出部１６５は、出力信号Ｑ１及びＱ２が共に「Ｌレベル」であって、かつ、入力クロックＣＬＫ１と出力クロックＣＬＫ２の信号レベルが異なるとき、入力クロックＣＬＫ１と出力クロックＣＬＫ２が擬似ロック状態にあると判定する。
【０１５９】
因みに、出力信号Ｑ１及びＱ２が共に「Ｌレベル」であることは、図２７の否定論理和ゲートにて検出される。また、入力クロックＣＬＫ１と出力クロックＣＬＫ２の信号レベルが異なることは、図２７の排他的論理和ゲートにて検出される。なお、論理回路１７１は、論理積ゲートと同じ論理演算を実現する。
【０１６０】
擬似ロック検出部１６５は、擬似ロック状態の検出時、擬似ロック検出信号ＷＮＧを「Ｈレベル」に変換する。なお、擬似ロック状態が検出されない場合、擬似ロック検出部３３は、「Ｌレベル」の擬似ロック検出信号ＷＮＧを出力する。
【０１６１】
（ｂ）クロック信号生成回路の動作及び効果
この形態例に係るクロック信号生成回路１６１の場合には、位相比較回路２７の判定出力Ｑ１及びＱ２が共に「Ｌレベル」となり、位相ロック状態と判定された場合でも、擬似ロック検出部１６５によってそのロック状態が正規のものか偽物のものかを判定し、偽物（擬似ロック）であると判定された場合には、位相判定／非反転部１６３によってディジタル遅延線２３の出力クロックの位相を反転することができる。
【０１６２】
擬似ロック状態と正規のロック状態は１８０°の位相差があるので、この反転動作により出力クロックＣＬＫ２は正しいロック位相に変更することができる。
以上のように、このクロック信号生成回路の場合には、出力クロックＣＬＫ２の位相が擬似ロック状態に誤って引き込まれた場合でも、この状態から確実に抜け出して正規のロック状態に引き込むことができる。
【０１６３】
なお、この形態例の場合には、位相反転／非反転部１６３を用いてクロック位相を１８０°反転しているが、通常の位相比較動作によってロック状態に収束できる位相関係に変更できるのであれば、擬似ロック状態の検出時の位相変化量は１８０°でなくても良い。例えば擬似ロック状態から９０°以上位相を変更することができれば、通常の位相比較動作によってもロック状態に収束させることができる。
【０１６４】
（Ｇ）他の構成例
（Ｇ−１）リング型シフトレジスタ
前述の形態例の説明では、リング型シフトレジスタをＤフリップフロップの多段接続回路として説明した。
しかし、セット・リセット（ＳＲ）フリップフロップを含め、他の種類のフリップフロップ回路を用いてリング型シフトレジスタを構成することもできる。
【０１６５】
（Ｇ−２）入出力クロックの関係
前述の形態例の説明では、入力クロックＣＬＫ１と出力クロックＣＬＫ２が同じ周波数の場合について説明した。
しかし、クロック周波数は異なっていても良い
【０１６６】
（Ｇ−３）シフトクロック
前述の形態例の説明では、シフトクロックＳＣＬＫを入力クロックＣＬＫ１又はその分周クロック（再分周クロックを含む。）として生成する場合について説明した。
しかし、動作マージンを確保するだけであれば、シフトクロックＳＣＬＫは、入力クロックＣＬＫ１又は出力クロックＣＬＫ２より周波数が低ければその位相関係は問わない。
【０１６７】
（Ｇ−４）絶縁基板
前述の形態例では、クロック信号生成回路を構成する能動素子は、ポリシリコン（高温・低温を問わず）、アモルファスシリコン、有機材料等の薄膜形成技術や印刷技術を用いて絶縁基板であるガラス基板３の表面に直接形成される場合について説明した。
しかし、クロック信号生成回路が形成される絶縁基板は、ガラス基板３に実装されるプラスチックその他の絶縁基板でも良い。
【０１６８】
（Ｇ−５）ディスプレイパネルへの応用例
前述の形態例で説明したクロック信号生成回路は、液晶パネルだけでなく、有機ＥＬパネル、プラズマディスプレイ、フィールドエミッションディスプレイその他の自発光型ディスプレイパネルに搭載する場合にも適用できる。
【０１６９】
（Ｇ−６）電子機器への応用例
（ａ）システム例
前述したクロック信号生成回路は、システムディスプレイ以外の電子機器にも搭載することができる。以下、電子機器の一例を示す。
【０１７０】
図２９に、電子機器のうちディスプレイパネルを搭載するシステム構成例を示す。この電子機器１８１は、ディスプレイパネル１８３と、システム制御部１８５と、クロック信号生成回路１８７で構成される。ここで、クロック信号生成回路１８７は、ディスプレイパネル１８３の基板上に形成されていても良いし、別の基板上に形成されていても良い。
【０１７１】
システム制御部１８５は、システム全体の動作を制御する処理ユニットであり、例えばＣＰＵで構成される。この他、電子機器の用途に応じたインターフェースで構成される。
【０１７２】
図３０に、電子機器のうち撮像デバイス（イメージャ）を搭載するシステム構成例を示す。この電子機器１９１は、撮像デバイス１９３と、システム制御部１９５と、クロック信号生成回路１９７で構成される。
【０１７３】
ここで、クロック信号生成回路１９７は、撮像デバイスの動作クロックを生成する回路である。形態例の場合と同様、クロック信号生成回路１９７は、撮像デバイス１９３の基板上に形成されていても良いし、別の基板上に形成されていても良い。
【０１７４】
システム制御部１９５は、システム全体の動作を制御する処理ユニットであり、例えばＣＰＵで構成される。この他、電子機器の用途に応じたインターフェースで構成される。なお、システム制御部１９５を搭載しないセンシングデバイス単体としての構成もあり得る。
【０１７５】
（ｂ）電子機器の外観例
以下では、前述したクロック信号生成回路を内蔵する電子機器の外観例を例示する。なお、クロック信号生成回路は、筐体内のいずれかの部分に内蔵されている。
【０１７６】
図３１は、テレビジョン受像機２０１の外観例である。テレビジョン受像機２０１は、筐体としてのフロントパネル２０３の正面にディスプレイパネル２０５を配置した構造を有している。
【０１７７】
図３２に、デジタルカメラ２１１の外観例を示す。なお、図３２（Ａ）はデジタルカメラの正面側（被写体側）外観例であり、図３２（Ｂ）はデジタルカメラの背面側（撮影者側）外観例である。
【０１７８】
デジタルカメラ２１１は、保護カバー２１３、撮像レンズ部２１５、ディスプレイパネル２１７、コントロールスイッチ２１９、シャッターボタン２２１その他を筐体に配置した構造を有している。
【０１７９】
図３３に、ビデオカメラ２３１の外観例を示す。ビデオカメラ２３１は、本体２３３の前方に被写体を撮像する撮像レンズ２３５を配置し、本体２３３の背面に撮影スタート／ストップスイッチ２３７を配置し、本体２３３の側面にディスプレイパネル２３９を配置した構造を有している。
【０１８０】
図３４に、携帯電話機の外観例を示す。図３４に示す携帯電話機２４１は折りたたみ式であり、図３４（Ａ）が筐体を開いた状態の外観例であり、図３４（Ｂ）が筐体を折りたたんだ状態の外観例である。
【０１８１】
携帯電話機２４１は、上側筐体２４３、下側筐体２４５、連結部（この例ではヒンジ部）２４７、主ディスプレイパネル２４９、補助ディスプレイパネル２５１、ピクチャーライト２５３、撮像レンズ２５５を筐体表面に配置した構造を有している。
【０１８２】
図３５に、コンピュータの外観例を示す。コンピュータ２６１は、下型筐体２６３、上側筐体２６５、キーボード２６７及びディスプレイパネル２６９で構成される。
【０１８３】
これらの他、クロック信号生成回路は、オーディオ再生装置、ゲーム機、電子ブック、電子辞書その他の電子機器にも搭載できる。
【０１８４】
（Ｇ−７）位相比較回路
前述の形態例の説明では、位相比較回路２７が図４に示す回路構成を有する場合について説明した。
【０１８５】
しかし、位相比較回路２７には、図３６に示す回路構成を採用することもできる。すなわち、出力クロックＣＬＫ２をクロックとして動作するＤフリップフロップ２７１としても構成することができる。この場合、入力クロックＣＬＫ１をＤ入力端子に接続すれば良い。
【０１８６】
この回路構成の場合、位相比較回路２７は、図３７で示す関係で動作する。すなわち、ロック状態か出力クロックＣＬＫ２の位相が入力クロックＣＬＫ１の位相より遅いとき、Ｑ出力は「Ｈレベル」となり、出力クロックＣＬＫ２の位相が入力クロックＣＬＫ１の位相より早いとき、Ｑ出力は「Ｌレベル」となる。
【０１８７】
このＱ出力は、シフトクロック発生部２９を構成するチャージポンプ５１（図６）の出力と同じである。従って、図３６に示す回路構成の位相比較回路２７を用いる場合、シフトクロック発生部２９の回路構成は図３８に示す構成で良い。すなわち、図６で説明したシフトクロック発生部２９の回路構成からチャージポンプ５１を除いた回路構成で良い。
【０１８８】
参考までに、この回路構成を採用する場合におけるシフトクロック発生部２９の動作を図３９に示す。図３９に示す動作内容は、形態例１で説明した図８の動作内容と全く同じである。
【０１８９】
（Ｇ−８）その他
前述した形態例には、発明の趣旨の範囲内で様々な変形例が考えられる。例えば本明細書の記載に基づいて創作される又は組み合わせられる各種の変形例及び応用例も考えられる。
【図面の簡単な説明】
【０１９０】
【図１】ディスプレイパネルの平面構成例を示す図である。
【図２】形態例１に係るクロック信号生成回路の構成例を示す図である。
【図３】ディジタル遅延線の構成例を示す図である。
【図４】位相比較回路の構成例を示す図である。
【図５】位相比較回路の動作状態を説明する図である。
【図６】シフトクロック発生部の構成例を示す図である。
【図７】リング型シフトレジスタとディジタル遅延線との接続関係を示す図である。
【図８】シフトクロック発生部の動作状態を説明する図である
【図９】形態例１に係るクロック信号生成回路の動作例を示す図である。
【図１０】クロック信号生成回路の従来構成例を示す図である。
【図１１】カウンタの従来構成例を示す図である。
【図１２】デコーダの従来構成例を示す図である。
【図１３】ディスプレイパネルの構成例を示す図である。
【図１４】形態例２に係るクロック信号生成回路の構成例を示す図である。
【図１５】ディジタル遅延線の構成例を示す図である。
【図１６】リング型シフトレジスタとディジタル遅延線との接続関係を示す図である。
【図１７】形態例２に係るクロック信号生成回路の動作例を示す図である。
【図１８】形態例３に係るクロック信号生成回路の構成例を示す図である（その１）。
【図１９】形態例３に係るクロック信号生成回路の構成例を示す図である（その２）。
【図２０】形態例４に係るクロック信号生成回路の構成例を示す図である。
【図２１】チャージポンプの構成例を示す図である。
【図２２】微調整用のディジタル遅延線の構成例を示す図である。
【図２３】形態例５に係るクロック信号生成回路の構成例を示す図である。
【図２４】擬似ロック状態を説明する図である。
【図２５】形態例６に係るクロック信号生成回路の構成例を示す図である。
【図２６】位相反転／非反転部の内部構成例を示す図である。
【図２７】擬似ロック検出部のゲート構成を示す図である。
【図２８】擬似ロック検出部の入出力関係を示す図である。
【図２９】電子機器のシステム構成例を示す図である。
【図３０】電子機器のシステム構成例を示す図である。
【図３１】電子機器の外観例を示す図である。
【図３２】電子機器の外観例を示す図である。
【図３３】電子機器の外観例を示す図である。
【図３４】電子機器の外観例を示す図である。
【図３５】電子機器の外観例を示す図である。
【図３６】位相比較回路の他の構成例を示す図である。
【図３７】図３６に示す位相比較回路の動作状態を説明する図である。
【図３８】図３６の位相比較回路に適したシフトクロック発生部の構成例を示す図である。
【図３９】図３８に示すシフトクロック発生部の動作状態を説明する図である。
【符号の説明】
【０１９１】
１１ クロック信号生成回路
２３ ディジタル遅延線
２７ 位相比較回路
２９ シフトクロック発生部
３１ リング型シフトレジスタ
９３ クロック信号生成回路
１０１ ディジタル遅延線
１０３ リング型シフトレジスタ
１２１ クロック信号生成回路
１２３ 分周回路
１３１ クロック信号生成回路
１４１ クロック信号生成回路
１４３ ディジタル遅延線
１４５ チャージポンプ
１５１ クロック信号生成回路
１６１ クロック信号生成回路
１６３ 位相反転／非反転部
１６５ 擬似ロック検出部
【特許請求の範囲】
【請求項１】
第１のクロック信号を遅延して第２のクロック信号を生成するディジタル型の遅延線路と、
前記ディジタル型の遅延線路の遅延時間長を、各段のフリップフロップ出力により設定するリング型シフトレジスタと、
前記第１のクロック信号と前記第２のクロック信号の位相関係に基づいて、前記リング型シフトレジスタに対するシフトクロックの供給を制御する遅延量制御部と
を有することを特徴とする遅延同期ループ型のクロック信号生成回路。
【請求項２】
請求項１に記載のクロック信号生成回路において、
前記ディジタル型の遅延線路は、遅延時間長の粗調整用の第１の遅延線路と、遅延時間長の微調整用の第２の遅延線路の直列接続によって構成され、
前記リング型シフトレジスタは、前記第１の遅延線路に対応する第１のリング型シフトレジスタと、前記第２の遅延線路に対応する第２のリング型シフトレジスタとで構成され、
前記遅延量制御部は、前記第１の遅延線路に対応する第１の遅延量制御部と、前記第２の遅延線路に対応する第２の遅延量制御部とで構成される
ことを特徴とする遅延同期ループ型のクロック信号生成回路。
【請求項３】
請求項２に記載のクロック信号生成回路において、
前記第１及び第２のリング型シフトレジスタを駆動するシフトクロックは、前記第１のクロック信号又は前記第２のクロック信号の周波数より低い
ことを特徴とするクロック信号生成回路。
【請求項４】
請求項２又は３に記載のクロック信号生成回路において、
前記シフトクロック信号は、前記第１のクロック信号の分周出力として与えられる
ことを特徴とするクロック信号生成回路。
【請求項５】
請求項２〜４のいずれか一つに記載のクロック信号生成回路において、
前記第１のリング型シフトレジスタに入力される第１のシフトクロック信号の周波数は、前記第２のリング型シフトレジスタに入力される第２のシフトクロック信号の周波数より低い
ことを特徴とするクロック信号生成回路。
【請求項６】
請求項２〜５のいずれか一つに記載のクロック信号生成回路において、
粗調整用と微調整用の両方で遅延時間長が設定された状態で、新たに位相差の発生が生じた場合には、まず微調整用の遅延時間長の設定動作だけを再開する
ことを特徴とするクロック信号生成回路。
【請求項７】
請求項１に記載のクロック信号生成回路において、
前記ディジタル型の遅延線路は、遅延時間長の粗調整用の第１の遅延線路と、遅延時間長の微調整用の第２の遅延線路の直列接続によって構成され、
前記第１の遅延線路の遅延時間長の設定は前記リング型シフトレジスタが実行し、前記第２の遅延線路の遅延時間長の設定はディジタル型の遅延量設定部が実行する
ことを特徴とする遅延同期ループ型のクロック信号生成回路。
【請求項８】
請求項７に記載のクロック信号生成回路において、
前記リング型シフトレジスタを駆動するシフトクロックは、前記第１のクロック信号又は前記第２のクロック信号の周波数より低い
ことを特徴とするクロック信号生成回路。
【請求項９】
請求項７又は８に記載のクロック信号生成回路において、
粗調整用と微調整用の両方で遅延時間長が設定された状態で、新たに位相差の発生が生じた場合には、まず微調整用の遅延時間長の設定動作だけを再開する
ことを特徴とするクロック信号生成回路。
【請求項１０】
請求項１に記載のクロック信号生成回路において、
前記リング型シフトレジスタを駆動するシフトクロックは、前記第１のクロック信号又は前記第２のクロック信号の周波数より低い
ことを特徴とするクロック信号生成回路。
【請求項１１】
請求項１０に記載のクロック信号生成回路において、
前記シフトクロックは、前記第１のクロック信号の分周出力として与えられる
ことを特徴とするクロック信号生成回路。
【請求項１２】
表示パネルと、
第１のクロック信号を遅延して第２のクロック信号を生成するディジタル型の遅延線路と、前記ディジタル型の遅延線路の遅延時間長を、各段のフリップフロップ出力により設定するリング型シフトレジスタと、前記第１のクロック信号と前記第２のクロック信号の位相関係に基づいて、前記リング型シフトレジスタに対するシフトクロックの供給を制御する遅延量制御部とを有する遅延同期ループ型のクロック信号生成回路と、
前記第２のクロック信号に基づいて表示パネルを駆動する駆動回路と
を有することを特徴とする表示パネルモジュール。
【請求項１３】
請求項１２に記載の表示パネルモジュールにおいて、
前記クロック信号生成回路の能動素子は、絶縁基板上に形成又は印刷された薄膜トランジスタである
ことを特徴とする表示パネルモジュール。
【請求項１４】
請求項１２又は１３に記載の表示パネルモジュールにおいて、
前記表示パネルは、液晶パネルである
ことを特徴とする表示パネルモジュール。
【請求項１５】
撮像素子と、
第１のクロック信号を遅延して第２のクロック信号を生成するディジタル型の遅延線路と、前記ディジタル型の遅延線路の遅延時間長を、各段のフリップフロップ出力により設定するリング型シフトレジスタと、前記第１のクロック信号と前記第２のクロック信号の位相関係に基づいて、前記リング型シフトレジスタに対するシフトクロックの供給を制御する遅延量制御部とを有する遅延同期ループ型のクロック信号生成回路と、
前記第２のクロック信号に基づいて前記撮像素子を駆動する駆動回路と
を有することを特徴とする撮像デバイス。
【請求項１６】
第１のクロック信号を遅延して第２のクロック信号を生成するディジタル型の遅延線路と、前記ディジタル型の遅延線路の遅延時間長を、各段のフリップフロップ出力により設定するリング型シフトレジスタと、前記第１のクロック信号と前記第２のクロック信号の位相関係に基づいて、前記リング型シフトレジスタに対するシフトクロックの供給を制御する遅延量制御部とを有する遅延同期ループ型のクロック信号生成回路と、
システム全体の動作を制御するシステム制御部と、
前記システム制御部に対する操作入力を受け付ける操作入力部と
を有することを特徴とする電子機器。
【請求項１】
第１のクロック信号を遅延して第２のクロック信号を生成するディジタル型の遅延線路と、
前記ディジタル型の遅延線路の遅延時間長を、各段のフリップフロップ出力により設定するリング型シフトレジスタと、
前記第１のクロック信号と前記第２のクロック信号の位相関係に基づいて、前記リング型シフトレジスタに対するシフトクロックの供給を制御する遅延量制御部と
を有することを特徴とする遅延同期ループ型のクロック信号生成回路。
【請求項２】
請求項１に記載のクロック信号生成回路において、
前記ディジタル型の遅延線路は、遅延時間長の粗調整用の第１の遅延線路と、遅延時間長の微調整用の第２の遅延線路の直列接続によって構成され、
前記リング型シフトレジスタは、前記第１の遅延線路に対応する第１のリング型シフトレジスタと、前記第２の遅延線路に対応する第２のリング型シフトレジスタとで構成され、
前記遅延量制御部は、前記第１の遅延線路に対応する第１の遅延量制御部と、前記第２の遅延線路に対応する第２の遅延量制御部とで構成される
ことを特徴とする遅延同期ループ型のクロック信号生成回路。
【請求項３】
請求項２に記載のクロック信号生成回路において、
前記第１及び第２のリング型シフトレジスタを駆動するシフトクロックは、前記第１のクロック信号又は前記第２のクロック信号の周波数より低い
ことを特徴とするクロック信号生成回路。
【請求項４】
請求項２又は３に記載のクロック信号生成回路において、
前記シフトクロック信号は、前記第１のクロック信号の分周出力として与えられる
ことを特徴とするクロック信号生成回路。
【請求項５】
請求項２〜４のいずれか一つに記載のクロック信号生成回路において、
前記第１のリング型シフトレジスタに入力される第１のシフトクロック信号の周波数は、前記第２のリング型シフトレジスタに入力される第２のシフトクロック信号の周波数より低い
ことを特徴とするクロック信号生成回路。
【請求項６】
請求項２〜５のいずれか一つに記載のクロック信号生成回路において、
粗調整用と微調整用の両方で遅延時間長が設定された状態で、新たに位相差の発生が生じた場合には、まず微調整用の遅延時間長の設定動作だけを再開する
ことを特徴とするクロック信号生成回路。
【請求項７】
請求項１に記載のクロック信号生成回路において、
前記ディジタル型の遅延線路は、遅延時間長の粗調整用の第１の遅延線路と、遅延時間長の微調整用の第２の遅延線路の直列接続によって構成され、
前記第１の遅延線路の遅延時間長の設定は前記リング型シフトレジスタが実行し、前記第２の遅延線路の遅延時間長の設定はディジタル型の遅延量設定部が実行する
ことを特徴とする遅延同期ループ型のクロック信号生成回路。
【請求項８】
請求項７に記載のクロック信号生成回路において、
前記リング型シフトレジスタを駆動するシフトクロックは、前記第１のクロック信号又は前記第２のクロック信号の周波数より低い
ことを特徴とするクロック信号生成回路。
【請求項９】
請求項７又は８に記載のクロック信号生成回路において、
粗調整用と微調整用の両方で遅延時間長が設定された状態で、新たに位相差の発生が生じた場合には、まず微調整用の遅延時間長の設定動作だけを再開する
ことを特徴とするクロック信号生成回路。
【請求項１０】
請求項１に記載のクロック信号生成回路において、
前記リング型シフトレジスタを駆動するシフトクロックは、前記第１のクロック信号又は前記第２のクロック信号の周波数より低い
ことを特徴とするクロック信号生成回路。
【請求項１１】
請求項１０に記載のクロック信号生成回路において、
前記シフトクロックは、前記第１のクロック信号の分周出力として与えられる
ことを特徴とするクロック信号生成回路。
【請求項１２】
表示パネルと、
第１のクロック信号を遅延して第２のクロック信号を生成するディジタル型の遅延線路と、前記ディジタル型の遅延線路の遅延時間長を、各段のフリップフロップ出力により設定するリング型シフトレジスタと、前記第１のクロック信号と前記第２のクロック信号の位相関係に基づいて、前記リング型シフトレジスタに対するシフトクロックの供給を制御する遅延量制御部とを有する遅延同期ループ型のクロック信号生成回路と、
前記第２のクロック信号に基づいて表示パネルを駆動する駆動回路と
を有することを特徴とする表示パネルモジュール。
【請求項１３】
請求項１２に記載の表示パネルモジュールにおいて、
前記クロック信号生成回路の能動素子は、絶縁基板上に形成又は印刷された薄膜トランジスタである
ことを特徴とする表示パネルモジュール。
【請求項１４】
請求項１２又は１３に記載の表示パネルモジュールにおいて、
前記表示パネルは、液晶パネルである
ことを特徴とする表示パネルモジュール。
【請求項１５】
撮像素子と、
第１のクロック信号を遅延して第２のクロック信号を生成するディジタル型の遅延線路と、前記ディジタル型の遅延線路の遅延時間長を、各段のフリップフロップ出力により設定するリング型シフトレジスタと、前記第１のクロック信号と前記第２のクロック信号の位相関係に基づいて、前記リング型シフトレジスタに対するシフトクロックの供給を制御する遅延量制御部とを有する遅延同期ループ型のクロック信号生成回路と、
前記第２のクロック信号に基づいて前記撮像素子を駆動する駆動回路と
を有することを特徴とする撮像デバイス。
【請求項１６】
第１のクロック信号を遅延して第２のクロック信号を生成するディジタル型の遅延線路と、前記ディジタル型の遅延線路の遅延時間長を、各段のフリップフロップ出力により設定するリング型シフトレジスタと、前記第１のクロック信号と前記第２のクロック信号の位相関係に基づいて、前記リング型シフトレジスタに対するシフトクロックの供給を制御する遅延量制御部とを有する遅延同期ループ型のクロック信号生成回路と、
システム全体の動作を制御するシステム制御部と、
前記システム制御部に対する操作入力を受け付ける操作入力部と
を有することを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３６】
【図３７】
【図３８】
【図３９】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３６】
【図３７】
【図３８】
【図３９】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【公開番号】特開２００９−１４１５６９（Ｐ２００９−１４１５６９Ａ）
【公開日】平成２１年６月２５日（２００９．６．２５）
【国際特許分類】
【出願番号】特願２００７−３１４６３４（Ｐ２００７−３１４６３４）
【出願日】平成１９年１２月５日（２００７．１２．５）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２１年６月２５日（２００９．６．２５）
【国際特許分類】
【出願日】平成１９年１２月５日（２００７．１２．５）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
[ Back to top ]