クロック同期回路及びそれを備えた半導体装置
【課題】複数の回路間で異なるクロックを使用した場合であっても、安定した通信が可能であるクロック同期回路及びそれを備えた半導体装置の提供を課題とする。
【解決手段】受信したデータの変化点を検出し、リセット信号を出力する手段と、クロック信号を出力する基準クロック発生回路と、クロック信号をカウントする基準クロックカウンター回路と、基準クロックカウンター回路から出力された信号を分周する分周回路と、分周回路から出力された信号により回路動作用基準クロック信号を出力する手段とを設ける。
【解決手段】受信したデータの変化点を検出し、リセット信号を出力する手段と、クロック信号を出力する基準クロック発生回路と、クロック信号をカウントする基準クロックカウンター回路と、基準クロックカウンター回路から出力された信号を分周する分周回路と、分周回路から出力された信号により回路動作用基準クロック信号を出力する手段とを設ける。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のクロックを使用した場合のクロック同期回路及びそれを備えた半導体装置に関する。
【背景技術】
【０００２】
近年、インターネットの普及で、ＩＴ（Ｉｎｆｏｒｍａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ）は全世界に浸透し、大変革をもたらしている。特に最近ではユビキタス情報社会と言われるように、いつでも、どこでも、ネットワークにアクセスできる環境が整ってきた。このような環境の中、個々の対象物にＩＤ（固体識別番号）を与えることで、その対象物の履歴を明確にし、生産、管理等に役立てるといった固体認識技術が注目されている。その中でも、特に、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ（ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、無線チップ、電子タグともよばれる）等の無線で信号の送受信が可能である半導体装置が、企業内、市場等で試験的に導入され始めている。
【０００３】
このような半導体装置は、リーダ／ライタから受信した信号に基づいて動作を行うが、具体的にはリーダ／ライタに設けられた送信回路から出力された信号がＲＦＩＤタグ等の半導体装置に設けられた受信回路に入力される。
【０００４】
例えば、基準クロック発生回路４１１、データ信号発生回路４１２が設けられた送信回路４１０から、基準クロック発生回路４２１、分周回路４２３、受信回路動作用基準クロック発生回路４２４が設けられた受信回路４２０にデータ信号が送信される場合を考える（図５）。この場合、送信回路４１０では基準クロック発生回路４１１によりクロック信号が生成され、受信回路４２０では基準クロック発生回路４２１によりクロック信号が生成される。そして、送信回路４１０の基準クロック発生回路４１１で生成されたクロック信号に同期するデータ信号（データ信号４０２、データ信号４０４）が受信回路４２０のロジック回路４２２に入力され、受信回路動作用基準クロック発生回路４２４で生成されたクロック信号によりラッチされる。
【０００５】
一般的に、外部のリーダ／ライタ等に設けられた送信回路４１０とＲＦＩＤタグ等に設けられた受信回路４２０とで信号の送受信を行う場合、それぞれの回路毎に異なるクロック信号を用いて信号の送受信を行う。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
複数の回路間（例えば、送信回路と受信回路間）で異なるクロック信号を使用していた場合、各回路におけるデータ信号は各回路のクロック信号に同期している。その結果、データ信号の変化点とデータ信号を受け取る回路のクロック信号の変化点が重なりあう場合や、隣接してしまう場合がある。これにより、データ信号を受け取る場合、データ信号のセットアップ時間、ホールド時間が一定にならない問題が生じる。
【０００７】
例えば、図６は、送信回路４１０から受信回路４２０に入力されるデータ信号（ここでは、「データ信号４０２」又は「データ信号４０４」）が、受信回路４２０における受信回路動作用基準クロック発生回路４２４で生成された受信回路動作用基準クロック信号４０１に対してずれが生じた場合のタイミングチャートを示している。
【０００８】
この場合、送信回路４１０から受信回路４２０に入力されるデータ信号の変化タイミングが、受信回路動作用基準クロック信号４０１の立ち上がりに対して一定の期間４０６だけ早い場合のデータ信号４０２に対応する論理値４０３と、受信回路動作用基準クロック信号４０１の立ち上がりに対して一定の期間４０７だけ遅い場合のデータ信号４０４に対応する論理値４０５とが出力される。つまり、受信回路動作用基準クロック信号４０１に対して、送信回路４１０から受信回路４２０に入力されるデータ信号が早かったり、遅かったりすると、受信回路動作用基準クロック信号４０１の立ち上がりエッジで判定した場合、判定した論理値が異なって出力される。
【０００９】
このように、送信回路から受信回路に入力されるデータ信号の変化タイミングと受信回路動作用基準クロック信号の立ち上がりタイミングの関係が少しでも早かったり、遅かったりすると受信回路動作用基準クロック信号の立ち上がりタイミングでの論理値が異なり回路動作が不安定になってしまう問題があった。
【００１０】
本発明は上記問題を鑑み、複数の回路間で異なるクロック信号を使用した場合であっても、安定した通信が可能であるクロック同期回路及びそれを備えた半導体装置の提供を課題とする。
【課題を解決するための手段】
【００１１】
また、本発明のクロック同期回路の一は、受信したデータの変化点を検出し、リセット信号を出力する手段と、クロック信号を出力する基準クロック発生回路と、クロック信号をカウントする基準クロックカウンター回路とを有し、基準クロックカウンター回路は、リセット信号が入力された場合にクロック信号をカウントして得られたカウンター値をリセットする。
【００１２】
また、本発明のクロック同期回路の一は、受信したデータの変化点を検出し、リセット信号を出力する手段と、クロック信号を出力する基準クロック発生回路と、クロック信号をカウントする基準クロックカウンター回路と、基準クロックカウンター回路から出力された信号を分周する分周回路と、分周回路から出力された信号により回路動作用基準クロック信号を出力する手段とを有し、基準クロックカウンター回路は、リセット信号が入力された場合にクロック信号をカウントして得られたカウンター値をリセットする。
【００１３】
また、本発明のクロック同期回路の一は、受信したデータ信号の変化点を検出するデータ信号カウンター回路と、データ信号カウンター回路から出力された信号が入力されるカウンター値比較回路と、クロック信号を出力する基準クロック発生回路と、クロック信号をカウントしカウンター値を得る基準クロックカウンター回路と、基準クロックカウンター回路から出力された信号を分周する分周回路と、分周回路から出力された信号により回路動作用基準クロック信号を出力する手段とを有し、カウンター値比較回路は、データ信号カウンター回路から出力される信号に応じてリセット信号を出力し、基準クロックカウンター回路は、リセット信号によって、カウンター値をリセットする。
【００１４】
本発明の半導体装置の一は、アンテナを備えリーダ／ライタと無線通信により信号の送受信を行う半導体装置であって、リーダ／ライタから受信したデータ信号の変化点を検出し、リセット信号を出力する手段と、クロック信号を出力する基準クロック発生回路と、クロック信号をカウントする基準クロックカウンター回路とを有し、基準クロックカウンター回路は、リセット信号が入力された場合にクロック信号をカウントして得られたカウンター値をリセットする。
【００１５】
また、本発明の半導体装置の一は、アンテナを備えリーダ／ライタと無線通信により信号の送受信を行う半導体装置であって、リーダ／ライタから受信したデータ信号の変化点を検出し、リセット信号を出力する手段と、クロック信号を出力する基準クロック発生回路と、クロック信号をカウントする基準クロックカウンター回路と、基準クロックカウンター回路から出力された信号を分周する分周回路と、分周回路から出力された信号により回路動作用基準クロック信号を出力する手段とを有し、基準クロックカウンター回路は、リセット信号が入力された場合にクロック信号をカウントして得られたカウンター値をリセットする。
【００１６】
また、本発明の半導体装置の一は、アンテナを備えリーダ／ライタと無線通信により信号の送受信を行う半導体装置であって、リーダ／ライタから受信したデータ信号の変化点を検出するデータ信号カウンター回路と、データ信号カウンター回路から出力された信号が入力されるカウンター値比較回路と、クロック信号を出力する基準クロック発生回路と、クロック信号をカウントしカウンター値を得る基準クロックカウンター回路と、基準クロックカウンター回路から出力された信号を分周する分周回路と、分周回路から出力された信号により回路動作用基準クロック信号を出力する手段とを有し、カウンター値比較回路は、データ信号カウンター回路から出力される信号に応じてリセット信号を出力し、基準クロックカウンター回路は、リセット信号によって、カウンター値をリセットする。
【発明の効果】
【００１７】
本発明により、異なるクロック信号で動作している回路間でデータ信号を入出力した場合であっても安定した通信を提供できる。また、本発明のクロック同期回路を用いることによって、受信回路動作用の基準クロックにより受信回路全体が動作しているため遅延時間の計算が容易で回路設計が容易となる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。
【００１９】
（実施の形態１）
本実施の形態では、本発明のクロック同期回路の一例に関して図面を参照して説明する。
【００２０】
本発明のクロック同期回路は、受信したデータ信号（特定のデータを含む信号）の変化点を検出してリセット信号を出力する手段と、クロック信号を発生する基準クロック発生手段と、基準クロック発生手段から出力されたクロック信号をカウントし、且つリセット信号が入力された場合にクロック信号をカウントして得られたカウンター値をリセットする手段とを有している。また、当該クロック信号のカウントに応じて受信回路動作用基準クロック信号発生手段が受信回路を動作するための基準となるクロック信号を出力する。以下、具体的な構成等について説明する。
【００２１】
図１に、クロック同期回路のブロック図を示す。図１に示すクロック同期回路は、第１の記憶手段１２１、第２の記憶手段１２２、第１の記憶手段１２１からの出力信号１０３の反転信号１０５を発生する手段１２３、第２の記憶手段１２２から出力された信号１０４と第１の記憶手段１２１からの出力信号１０３の反転信号１０５とを比較する手段１２４、基準クロック発生回路１２５、基準クロックカウンター回路１２６、分周回路１２７、受信回路動作用基準クロック発生回路１２８を有している。なお、受信回路動作用基準クロック発生回路１２８で生成された受信回路動作用基準クロック信号は、半導体装置を構成するロジック回路等の回路に出力される。
【００２２】
ここでは、第１の記憶手段１２１、第２の記憶手段１２２としてラッチ回路（以下、「第１のラッチ回路１２１」、「第２のラッチ回路１２２」とも記す）を用い、第１の記憶手段１２１からの出力信号１０３の反転信号１０５を生成する手段１２３としてＮＯＴ回路（以下、「ＮＯＴ回路１２３」とも記す）を用い、第２の記憶手段１２２から出力された信号１０４と第１の記憶手段１２１からの出力信号１０３の反転信号１０５とを比較する手段１２４としてＡＮＤ回路（以下、「ＡＮＤ回路１２４」とも記す）を用いる例を示している。なお、これらの回路に限られず、受信したデータの変化点を検出できる回路であればどのような回路を用いてもよい。
【００２３】
基準クロック発生回路１２５は、受信回路１２０においてクロック信号を発生する回路である。また、基準クロックカウンター回路１２６は、基準クロック発生回路１２５から発生したクロック信号をカウントする手段を有している。また、基準クロックカウンター回路１２６は、ＡＮＤ回路１２４から出力されたリセット信号１０６によって、基準クロック発生回路１２５から出力されたクロック信号１０７をカウントして得られたカウンター値をリセットする手段を有している。また、分周回路１２７は、基準クロックカウンター回路１２６から発生した信号１０８を分周する回路である。受信回路動作用基準クロック発生回路１２８は、受信回路１２０の動作用基準クロック信号を生成する回路である。
【００２４】
また、図１では、基準クロック発生回路１１１とデータ信号発生回路１１２とを有する送信回路１１０が示されている。送信回路１１０は、図１に示した受信回路１２０に入力するデータ信号１０２を発生する回路として機能する。基準クロック発生回路１１１は、送信回路１１０においてクロック信号を生成する回路であり、データ信号発生回路１１２は受信回路１２０に入力するデータ信号１０２を生成する回路である。つまり、受信回路１２０と送信回路１１０は、それぞれクロック信号を発生する回路（ここでは、受信回路１２０における基準クロック発生回路１２５、送信回路１１０における基準クロック発生回路１１１）を内蔵している。従って、通常、受信回路１２０と送信回路１１０はそれぞれ異なるクロック信号を生成しており、同期動作していない。
【００２５】
また、送信回路１１０における基準クロック発生回路１１１から出力される信号１０１は、データ信号発生回路１１２を動作させるクロック信号であり、データ信号発生回路１１２から出力されるデータ信号１０２が受信回路１２０の回路（第１の記憶手段１２１、ロジック回路等）に入力される。なお、送信回路１１０と受信回路１２０のデータ信号１０２の送受信は無線通信を用いてもよいし、有線通信を用いて行ってもよい。
【００２６】
受信回路１２０において、第１のラッチ回路１２１から出力された信号１０３は、第２のラッチ回路１２２とＮＯＴ回路１２３に入力される。また、受信回路１２０における基準クロック発生回路１２５から出力された信号１１７は、第１のラッチ回路１２１及び第２のラッチ回路１２２を動作させるクロック信号として当該第１のラッチ回路１２１及び第２のラッチ回路１２２に入力される。
【００２７】
なお、ここでは、受信したデータ信号１０２の変化点を検出する手段として、第１のラッチ回路１２１、第２のラッチ回路１２２、ＮＯＴ回路１２３、ＡＮＤ回路１２４を用いて検出する例を示しているが、代わりにＯＲ回路、ＮＡＮＤ回路、ＮＯＲ回路、ＥＸＯＲ回路、ＥＸ−ＮＯＲ回路等の判定回路手段を用いてもよい。
【００２８】
また、ここでは、受信回路１２０において分周回路１２７を用いているが、基準クロックカウンター回路１２６の値によって受信回路１２０における受信回路動作用基準クロック発生回路１２８の周波数を満たす場合は、使用しない構成とすることも可能である。
【００２９】
次に、本実施の形態で示すクロック同期回路における回路の動作の一例を図２のフローチャートを用いて説明する。
【００３０】
まず、電源が供給されると受信回路１２０における基準クロック発生回路１２５においてクロック信号が発生する（２０１）。ここでは、基準クロック発生回路１２５として、リングオシレータを用いてクロック信号を発生させ、基準クロックカウンター回路１２６によりクロック信号をカウントする（２０２）。なお、基準クロック発生回路１２５としてリングオシレータの他に、水晶発振器や外部からの入力信号の手段を用いてもよい。
【００３１】
次に、外部の回路（ここでは、送信回路１１０）から同期信号が入力されたか否かを第１の記憶手段１２１、第２の記憶手段１２２等により判定する（２０３）。同期信号が入力されていない場合（Ｎｏ）は、再びリングオシレータのクロック信号をカウントする（２０２）。一方、同期信号が入力された場合（ＹＥＳ）は、カウントにより得られたカウンター値が適切な値であるか否かを判定する（２０４）。
【００３２】
カウンター値が適切でない場合（Ｎｏ）は、カウンター値を破棄する（２０８）。カウンター値が適切な場合（Ｙｅｓ）は、当該カウンター値がラッチレジスタに記憶される（２０５）。なお、ここでは、ラッチレジスタは基準クロックカウンター回路１２６に設けた構成とすることができる。また、同期信号が入力された場合には、リセット信号によりカウンター値がリセットされる。
【００３３】
次に、ラッチレジスタに記憶されたカウンター値とクロック発生用カウンターの値を比較する（２０６）。なお、ラッチレジスタに記憶されたカウンター値とクロック発生用カウンターの値を比較する回路は、基準クロックカウンター回路１２６に設けた構成とすることができる。また、ここでいうクロック発生用カウンターとは、分周回路１２７の分周数を決めるためのカウンターを指す。
【００３４】
ラッチレジスタに記憶されたカウンター値とクロック発生用カウンター値が異なる場合（Ｎｏ）、クロック発生用カウンター値をカウントアップさせ（２１０）、受信回路動作用基準クロック発生回路１２８によりクロック信号を発生させる（２１１）。一方、ラッチレジスタに記憶されたカウンター値とクロック発生用カウンター値が同じ場合（Ｙｅｓ）、クロックカウンターをリセットする回路によって、クロック発生用カウンター値をリセットする（２０７）。
【００３５】
次に、上述した回路動作のタイミングチャートについて図３を参照して説明する。
【００３６】
図３に示すタイミングチャートは、送信回路１１０から受信回路１２０に入力されるデータ信号１０２、第１のラッチ回路１２１から出力される信号１０３、第２のラッチ回路１２２から出力される信号１０４、基準クロックリセット信号１０６、クロック信号１０７、基準クロックカウンター回路１２６で生成される基準クロックカウンター値３０６、受信回路動作用基準クロック発生回路１２８で生成される受信回路動作用基準クロック信号３０７の動作を示している。
【００３７】
また、図３において、送信回路１１０から受信回路１２０に入力されるデータ信号１０２と受信回路１２０の第１のラッチ回路１２１から出力される信号１０３との時間差を時間差３０８として表しており、第１のラッチ回路１２１から出力される信号１０３と第２のラッチ回路１２２から出力される信号１０４との時間差を時間差３０９として表している。また、基準クロックをリセットする期間を期間３１０として表している。
【００３８】
ここでは、送信回路１１０から受信回路１２０に入力されるデータ信号１０２と第１のラッチ回路１２１から出力される信号１０３との時間差３０８によって、送信回路１１０と受信回路１２０の時間のずれを調整する。
【００３９】
また、第１のラッチ回路１２１と第２のラッチ回路１２２の記憶したデータの比較を行うことにより、基準クロックリセット信号１０６を発生させる。つまり、第１のラッチ回路１２１から出力される信号１０３と第２のラッチ回路１２２から出力される信号１０４との比較によって基準クロックリセット期間３１０が発生する。基準クロックリセット期間３１０によって、基準クロックカウンター値３０６の値がリセットされる。また、基準クロックカウンター値３０６の値から受信回路動作用基準クロック信号３０７が発生する。
【００４０】
以上のように、上述したクロック同期回路を適用することにより、受信回路動作用基準クロック発生回路１２８から出力される受信回路動作用基準クロック信号３０７は、送信回路１１０から出力されたデータ信号と同期をとることが可能となる。従って、当該受信回路動作用基準クロック信号３０７を利用して半導体装置のロジック回路等を駆動することにより、複数の回路間で異なるクロック信号を使用した場合であっても、安定した通信が可能となる。
【００４１】
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。
【００４２】
（実施の形態２）
本実施の形態では、上記実施の形態と異なる構造を有するクロック同期回路の一例に関して図面を参照して説明する。
【００４３】
図４に、同期回路のブロック図の一例を示す。図４に示す同期回路は、データ信号カウンター回路５１０、カウンター値比較回路５１１、基準クロック発生回路１２５、基準クロックカウンター回路１２６、分周回路１２７、受信回路動作用基準クロック発生回路１２８を有している。つまり、図１に示した同期回路において、第１のラッチ回路１２１、第２のラッチ回路１２２、ＮＯＴ回路１２３、ＡＮＤ回路１２４をデータ信号カウンター回路５１０、カウンター値比較回路５１１に置き換えた構造となっている。
【００４４】
データ信号カウンター回路５１０は、受信したデータ信号の変化点を検出する手段を備えており、データ信号のＬｏｗ又はＨｉｇｈのデータ信号をカウントする。データ信号カウンター回路５１０から出力された信号５０１は、カウンター値比較回路５１１に入力される。カウンター値比較回路５１１において、データ信号カウンター回路５１０においてカウントして得られたカウンター値の信号とあらかじめ設定された比較値とが比較され、一致する場合に当該カウンター値比較回路５１１からリセット信号５０２が出力される。
【００４５】
このように、送信回路１１０から送信されたデータ信号の変化点を検出し、当該変化点に基づいて生成されたリセット信号を用いて基準クロックカウンター回路１２６のカウントを制御することによって、送信回路１１０と受信回路１２０において異なるクロック信号を用いた場合であっても、受信回路において同期をとることができる。
【００４６】
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。
【００４７】
（実施の形態３）
本実施の形態では、上記実施の形態で示したクロック同期回路を有し且つ無線で情報の送受信が可能な半導体装置に関して図面を参照して説明する。
【００４８】
近年、超小型ＩＣチップと、無線通信用のアンテナを組み合わせたＲＦＩＤタグ等の半導体装置が脚光を浴びている。ＲＦＩＤタグは、無線通信装置（リーダ／ライタともいう）を使った通信信号（動作磁界）の授受により、データを書き込みや、データを読み出しをすることができる。
【００４９】
ＲＦＩＤタグ等の無線で情報の送受信が可能な半導体装置の応用分野として、例えば、流通業界における商品管理が挙げられる。近年では、バーコードなどを利用した商品管理が主流であるが、バーコードは光学的に読み取るため、遮蔽物があるとデータを読み取れない。一方、ＲＦＩＤタグでは、無線でデータを読み取るため、遮蔽物があっても読み取れる。従って、商品管理の効率化、低コスト化などを図ることができる。その他、乗車券、航空旅客券、料金の自動精算など、広範な応用が考えられている。
【００５０】
ＲＦＩＤタグの応用分野が広がりつつある中で、より高機能なＲＦＩＤタグに対する要求も高まっている。例えば、送受信データを暗号化することで、第三者へのデータ漏洩の防止が可能となる。これには、復号化／暗号化の処理をハードウェア的に処理する方式と、ソフトウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式とが考えられる。ハードウェア的に処理する方式では、復号化／暗号化を行う専用回路で演算回路を構成する。ソフトウェア的に処理する方式では、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：中央処理装置）と大規模メモリとで演算回路を構成し、復号化／暗号化プログラムをＣＰＵで実行する。ハードウェア及びソフトウェアを併用する方式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で復号化／暗号化の演算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行する。
【００５１】
本実施の形態では、本発明における半導体装置の一例として、暗号処理機能を有するＲＦＩＤタグについて図７、図８を用いて説明する。図７は、ＲＦＩＤタグのブロック図であり、図８はＲＦＩＤタグのレイアウト図である。
【００５２】
まず、図７を用いて本実施の形態で示す半導体装置のブロック構成を説明する。図７において、ＲＦＩＤタグ等の半導体装置（以下「ＲＦＩＤタグ１００１」と記す）は、ＣＰＵ１００２と、ＲＯＭ１００３と、ＲＡＭ１００４と、コントローラ１００５とから構成される演算回路１００６と、アンテナ１００７と、共振回路１００８と、電源回路１００９と、リセット回路１０１０と、クロック生成回路１０１１と、復調回路１０１２と、変調回路１０１３と、電源管理回路１０１４とから構成されるアナログ部１０１５とを有している。コントローラ１００５は、ＣＰＵインターフェース（ＣＰＵＩＦ）１０１６と、制御レジスタ１０１７と、コード抽出回路１０１８と、符号化回路１０１９とから構成される。なお、図７では、説明の簡単化のため、通信信号を受信信号１０２０と、送信信号１０２１とに分けて示したが、実際には、両者は一体とされた信号でありおり、ＲＦＩＤタグ１００１及びリーダ／ライタの間で同時に送受信される。受信信号１０２０は、アンテナ１００７と共振回路１００８とで受信された後、復調回路１０１２により復調される。また、送信信号１０２１は、変調回路１０１３により変調された後、アンテナ１００７より送信される。なお、クロック生成回路１０１１は上記実施の形態で示した構成で設けることができる。
【００５３】
図７において、通信信号により形成される磁界中にＲＦＩＤタグ１００１を置くと、アンテナ１００７と共振回路１００８により、誘導起電力を生じる。誘導起電力は、電源回路１００９における電気容量により保持され、また電気容量によって電位が安定化され、ＲＦＩＤタグ１００１の各回路に電源電圧として供給される。リセット回路１０１０は、ＲＦＩＤタグ１００１全体の初期リセット信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。クロック生成回路１０１１は、電源管理回路１０１４より生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路１０１２は、ＡＳＫ方式の受信信号１０２０の振幅の変動を”０”／”１”の受信データ１０２２として検出する。復調回路１０１２は、例えばローパスフィルターとする。さらに、変調回路１０１３は、送信データをＡＳＫ方式の送信信号１０２１の振幅を変動させて送信する。例えば、送信データ１０２３が”０”の場合、共振回路１００８の共振点を変化させ、通信信号の振幅を変化させる。電源管理回路１０１４は、電源回路１００９より演算回路１００６に供給される電源電圧または演算回路１００６における消費電流を監視し、クロック生成回路１０１１において、クロック信号の周波数とデューティー比を変更するための制御信号を生成する。
【００５４】
本実施の形態におけるＲＦＩＤタグの動作を説明する。まず、リーダ／ライタより送信された暗号文データを含む受信信号１０２０を、ＲＦＩＤタグ１００１により受信する。受信信号１０２０は、復調回路１０１２で復調された後、コード抽出回路１０１８で制御コマンドや暗号文のデータなどに分解され、制御レジスタ１０１７に格納される。ここで、制御コマンドは、ＲＦＩＤタグ１００１の応答を指定するデータである。例えば、固有ＩＤ番号の送信、動作停止、暗号解読などを指定する。ここでは、暗号解読の制御コマンドを受信したとする。
【００５５】
続いて、演算回路１００６において、ＣＰＵ１００２が、ＲＯＭ１００３に格納された暗号解読プログラムにしたがって、ＲＯＭ１００３にあらかじめ格納された秘密鍵１０２４を用いて暗号文を解読（復号）する。復号された暗号文（復号文）は、制御レジスタ１０１７に格納される。この際、ＲＡＭ１００４をデータ格納領域として用いる。なお、ＣＰＵ１００２は、ＣＰＵＩＦ１０１６を介してＲＯＭ１００３、ＲＡＭ１００４、制御レジスタ１０１７にアクセスする。ＣＰＵＩＦ１０１６は、ＣＰＵ１００２が要求するアドレスより、ＲＯＭ１００３、ＲＡＭ１００４、制御レジスタ１０１７のいずれかに対するアクセス信号を生成する機能を有している。
【００５６】
最後に、符号化回路１０１９において、復号文から送信データ１０２３を生成し、変調回路１０１３で変調し、アンテナ１００７より送信信号１０２１をリーダ／ライタに送信する。
【００５７】
なお、本実施の形態では、演算方式として、ソフトウェア的に処理する方式、すなわち、ＣＰＵと大規模メモリとで演算回路を構成し、プログラムをＣＰＵで実行する方式について説明したが、目的に応じて最適な演算方式を選び、当該方式に基づいて構成することも可能である。例えば、演算方式として、他にも、演算をハードウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式と、が考えられる。ハードウェア的に処理する方式では、専用回路で演算回路を構成すれば良い。ハードウェア及びソフトウェアを併用する方式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で演算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行すれば良い。
【００５８】
次に、図８を用いて、ＲＦＩＤタグのレイアウト構成について説明する。なお、図８において、図７に相当する部分には、同一の番号を付し、説明を省略する。
【００５９】
図８において、ＦＰＣパッド１１０７は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔ Ｃｉｒｃｕｉｔ）をＲＦＩＤタグ１００１に貼る時に用いる電極パッド群であり、アンテナバンプ１１０８は、アンテナ（図示せず）を貼り付ける電極パッドである。なお、アンテナを貼り付ける際には、アンテナバンプ１１０８に過度の圧力が印加される可能性がある。したがって、アンテナバンプ１１０８の下には、トランジスタなど、回路を構成する部品を配置しないことが望ましい。
【００６０】
ＦＰＣパッド１１０７は、主に不良解析時に用いると有効である。半導体装置では、電源電圧を通信信号から得るため、例えば、アンテナや電源回路で不良が発生している場合、演算回路が全く動作しない。このため、不良解析が著しく困難となる。しかし、ＦＰＣより、ＦＰＣパッド１１０７を介してＲＦＩＤタグ１００１に電源電圧を供給し、また、アンテナより供給される電気信号の代わりに、任意の電気信号を入力することで、演算回路を動作させることが可能になる。したがって、不良解析が効率的に行える。
【００６１】
さらに、ＦＰＣパッド１１０７を、プローバーを使った測定が可能な配置にすると更に有効である。すなわち、ＦＰＣパッド１１０７において、電極パッドを、プローバーの針のピッチに合わせて配置することで、プローバーによる測定が可能となる。プローバーを用いることで、不良解析時に、ＦＰＣを貼り付ける工数を減らすことができる。また、基板上に複数のＲＦＩＤタグを形成した状態でも測定できるので、個々のＲＦＩＤタグに分断する工数も減らすことができる。また、量産時に、アンテナを貼り付ける工程の直前に、ＲＦＩＤタグの良品検査を行うことが可能である。したがって、工程の早い段階で不良品を選別できるので、生産コストを削減することができる。
【００６２】
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。
【００６３】
（実施の形態４）
本実施の形態では、上記実施の形態で示したＲＦＩＤタグ等の半導体装置を構成する素子の作製方法を説明する。本発明に係る半導体装置を構成する各回路の素子として薄膜トランジスタを用いて作製することができる。本実施の形態では、半導体装置を構成する回路を薄膜トランジスタで形成し、薄膜トランジスタの製造に使用した基板から、可撓性（フレキシブル）基板に回路を転載し、フレキシブルな半導体装置を製造する方法を示す。
【００６４】
本実施の形態では、半導体装置を構成する回路として、インバータなどを構成するｐチャネル型ＴＦＴ（「Ｐｃｈ−ＴＦＴ」とも表記する。）及びｎチャネル型ＴＦＴ（「Ｎｃｈ−ＴＦＴ」とも表記する。）、並びにアンテナを代表的に示す。以下、図９〜図１１に図示する断面図を用いて、半導体装置の作製方法を説明する。
【００６５】
まず、基板１３０１の一表面に絶縁膜１３０２を介して剥離層１３０３を形成し、続けて下地膜として機能する絶縁膜１３０４と半導体膜１３０５（例えば、非晶質珪素を含む膜）を積層して形成する（図９（Ａ）参照）。なお、絶縁膜１３０２、剥離層１３０３、絶縁膜１３０４および非晶質半導体膜１３０５は、連続して形成することができる。
【００６６】
基板１３０１は、ガラス基板、石英基板、金属基板（例えばステンレス基板など）、セラミック基板、Ｓｉ基板等の半導体基板、など、から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。なお、本工程では、剥離層１３０３は、絶縁膜１３０２を介して基板１３０１の全面に設けているが、必要に応じて、基板１３０１の全面に剥離層を設けた後に、フォトリソグラフィ法により選択的に設けてもよい。
【００６７】
絶縁膜１３０２、絶縁膜１３０４は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、絶縁膜１３０２、１３０４を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。絶縁膜１３０２は、基板１３０１から剥離層１３０３又はその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能し、絶縁膜１３０４は基板１３０１、剥離層１３０３からその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能する。このように、ブロッキング層として機能する絶縁膜１３０２、１３０４を形成することによって、基板１３０１からＮａなどのアルカリ金属やアルカリ土類金属が、剥離層１３０３から剥離層に含まれる不純物元素がこの上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板１３０１として石英を用いるような場合には絶縁膜１３０２、１３０４を省略してもよい。
【００６８】
剥離層１３０３は、金属膜や金属膜と金属酸化膜の積層構造等を用いることができる。金属膜としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）から選択された元素または元素を主成分とする合金材料若しくは化合物材料からなる膜を単層又は積層して形成する。また、金属膜や金属酸化膜は、スパッタ法やプラズマＣＶＤ法等の各種ＣＶＤ法等により、これらの材料を用いて形成することができる。金属膜と金属酸化膜の積層構造としては、上述した金属膜を形成した後に、酸素雰囲気化またはＮ２Ｏ雰囲気下におけるプラズマ処理、酸素雰囲気化またはＮ２Ｏ雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を設けることができる。例えば、金属膜としてスパッタ法やＣＶＤ法等によりタングステン膜を設けた場合、タングステン膜にプラズマ処理を行うことによって、タングステン膜表面にタングステン酸化物からなる金属酸化膜を形成することができる。他にも、例えば、金属膜（例えば、タングステン）を形成した後に、当該金属膜上にスパッタ法で酸化珪素（ＳｉＯ２）等の絶縁膜を設けると共に、金属膜上に金属酸化物（例えば、タングステン上にタングステン酸化物）を形成してもよい。また、プラズマ処理として、例えば高密度プラズマ処理を行ってもよい。また、金属酸化膜の他にも、金属窒化物や金属酸化窒化物を用いてもよい。この場合、金属膜に窒素雰囲気下または窒素と酸素雰囲気下でプラズマ処理や加熱処理を行えばよい。
【００６９】
非晶質半導体膜１３０５は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により、２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで形成する。
【００７０】
次に、非晶質半導体膜１３０５にレーザー光を照射して結晶化を行う。なお、レーザー光の照射と、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により非晶質半導体膜１３０５の結晶化を行ってもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングして、結晶質半導体膜１３０５ａ〜１３０５ｆを形成し、当該半導体膜１３０５ａ〜１３０５ｆを覆うようにゲート絶縁膜１３０６を形成する（図９（Ｂ）参照）。
【００７１】
ゲート絶縁膜１３０６は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、ゲート絶縁膜１３０６を２層構造とする場合、第１層目の絶縁膜として酸化窒化シリコン膜を形成し、第２層目の絶縁膜として窒化酸化シリコン膜を形成するとよい。また、第１層目の絶縁膜として酸化シリコン膜を形成し、第２層目の絶縁膜として窒化シリコン膜を形成してもよい。
【００７２】
結晶質半導体膜１３０５ａ〜１３０５ｆの作製工程の一例を以下に簡単に説明すると、まず、プラズマＣＶＤ法を用いて、膜厚５０〜６０ｎｍの非晶質半導体膜を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導体膜に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体膜を形成する。その後、レーザー光を照射し、フォトリソグラフィ法を用いることよって結晶質半導体膜１３０５ａ〜１３０５ｆを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザー光の照射だけで非晶質半導体膜の結晶化を行ってもよい。
【００７３】
結晶化に用いるレーザー発振器としては、連続発振型のレーザービーム（ＣＷレーザービーム）やパルス発振型のレーザービーム（パルスレーザービーム）を用いることができる。ここで用いることができるレーザービームは、Ａｒレーザー、Ｋｒレーザー、エキシマレーザーなどの気体レーザー、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、ガラスレーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザーまたは金蒸気レーザーのうち一種または複数種から発振されるものを用いることができる。このようなレーザービームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザービームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザー（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザーのパワー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、Ａｒイオンレーザー、またはＴｉ：サファイアレーザーは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザービームを発振させると、半導体膜がレーザーによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザーを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
【００７４】
また、ゲート絶縁膜１３０６は、半導体膜１３０５ａ〜１３０５ｆに対し前述の高密度プラズマ処理を行い、表面を酸化又は窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素（ＮＯ２）、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することができる。
【００７５】
このような高密度プラズマを用いた処理により、１〜２０ｎｍ、代表的には５〜１０ｎｍの絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度はきわめて低くすることができる。このような、高密度プラズマ処理は、半導体膜（結晶性シリコン、或いは多結晶シリコン）を直接酸化（若しくは窒化）するため、形成される絶縁膜の厚さは理想的には、ばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
【００７６】
ゲート絶縁膜は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。
【００７７】
また、半導体膜に対し、連続発振レーザー若しくは１０ＭＨｚ以上の周波数で発振するレーザービームを照射しながら一方向に走査して結晶化させて得られた半導体膜１３０５ａ〜１３０５ｆは、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁膜を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高い薄膜トランジスタ（ＴＦＴ）を得ることができる。
【００７８】
次に、ゲート絶縁膜１３０６上に、第１の導電膜と第２の導電膜とを積層して形成する。ここでは、第１の導電膜は、ＣＶＤ法やスパッタリング法等により、２０〜１００ｎｍの厚さで形成する。第２の導電膜は、１００〜４００ｎｍの厚さで形成する。第１の導電膜と第２の導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。第１の導電膜と第２の導電膜の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電膜と第２の導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【００７９】
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、半導体膜１３０５ａ〜１３０５ｆの上方にゲート電極１３０７を形成する。ここでは、ゲート電極１３０７として、第１の導電膜１３０７ａと第２の導電膜１３０７ｂの積層構造で設けた例を示している。
【００８０】
次に、ゲート電極１３０７をマスクとして半導体膜１３０５ａ〜１３０５ｆに、イオンドープ法またはイオン注入法により、ｎ型を付与する不純物元素を低濃度に添加し、その後、フォトリソグラフィ法によりレジストからなるマスクを選択的に形成して、ｐ型を付与する不純物元素を高濃度に添加する。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０１５〜１×１０１９／ｃｍ３の濃度で含まれるように半導体膜１３０５ａ〜１３０５ｆに選択的に導入し、ｎ型を示す不純物領域１３０８を形成する。また、ｐ型を付与する不純物元素としてボロン（Ｂ）を用い、１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように選択的に半導体膜１３０５ｃ、１３０５ｅに導入し、ｐ型を示す不純物領域１３０９を形成する（図９（Ｃ）参照）。
【００８１】
続いて、ゲート絶縁膜１３０６とゲート電極１３０７を覆うように、絶縁膜を形成する。絶縁膜は、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。次に、絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極１３０７の側面に接する絶縁膜１３１０（サイドウォールともよばれる）を形成する。絶縁膜１３１０は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。
【００８２】
続いて、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極１３０７および絶縁膜１３１０をマスクとして用いて、半導体膜１３０５ａ、１３０５ｂ、１３０５ｄ、１３０５ｆにｎ型を付与する不純物元素を高濃度に添加して、ｎ型を示す不純物領域１３１１を形成する。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように半導体膜１３０５ａ、１３０５ｂ、１３０５ｄ、１３０５ｆに選択的に導入し、不純物領域１３０８より高濃度のｎ型を示す不純物領域１３１１を形成する。
【００８３】
以上の工程により、ｎチャネル型薄膜トランジスタ１３００ａ、１３００ｂ、１３００ｄ、１３００ｆとｐチャネル型薄膜トランジスタ１３００ｃ、１３００ｅが形成される（図９（Ｄ）参照）。
【００８４】
ｎチャネル型薄膜トランジスタ１３００ａは、ゲート電極１３０７と重なる半導体膜１３０５ａの領域にチャネル形成領域が形成され、ゲート電極１３０７及び絶縁膜１３１０と重ならない領域にソース領域又はドレイン領域を形成する不純物領域１３１１が形成され、絶縁膜１３１０と重なる領域であってチャネル形成領域と不純物領域１３１１の間に低濃度不純物領域（ＬＤＤ領域）が形成されている。また、ｎチャネル型薄膜トランジスタ１３００ｂ、１３００ｄ、１３００ｆも同様にチャネル形成領域、低濃度不純物領域及び不純物領域１３１１が形成されている。
【００８５】
ｐチャネル型薄膜トランジスタ１３００ｃは、ゲート電極１３０７と重なる半導体膜１３０５ｃの領域にチャネル形成領域が形成され、ゲート電極１３０７と重ならない領域にソース領域又はドレイン領域を形成する不純物領域１３０９が形成されている。また、ｐチャネル型薄膜トランジスタ１３００ｅも同様にチャネル形成領域及び不純物領域１３０９が形成されている。なお、ここでは、ｐチャネル型薄膜トランジスタ１３００ｃ、１３００ｅには、ＬＤＤ領域を設けていないが、ｐチャネル型薄膜トランジスタにＬＤＤ領域を設けてもよいし、ｎチャネル型薄膜トランジスタにＬＤＤ領域を設けない構成としてもよい。
【００８６】
次に、半導体膜１３０５ａ〜１３０５ｆ、ゲート電極１３０７等を覆うように、絶縁膜を単層または積層して形成し、当該絶縁膜上に薄膜トランジスタ１３００ａ〜１３００ｆのソース領域又はドレイン領域を形成する不純物領域１３０９、１３１１と電気的に接続する導電膜１３１３を形成する（図１０（Ａ）参照）。絶縁膜は、ＣＶＤ法、スパッタ法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等により、珪素の酸化物や珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等により、単層または積層で形成する。ここでは、当該絶縁膜を２層で設け、１層目の絶縁膜１３１２ａとして窒化酸化珪素膜で形成し、２層目の絶縁膜１３１２ｂとして酸化窒化珪素膜で形成する。また、導電膜１３１３は、薄膜トランジスタ１３００ａ〜１３００ｆのソース電極又はドレイン電極を形成しうる。
【００８７】
なお、絶縁膜１３１２ａ、１３１２ｂを形成する前、または絶縁膜１３１２ａ、１３１２ｂのうちの１つまたは複数の薄膜を形成した後に、半導体膜の結晶性の回復や半導体膜に添加された不純物元素の活性化、半導体膜の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザーアニール法またはＲＴＡ法などを適用するとよい。
【００８８】
導電膜１３１３は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電膜１３１３は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１３１３を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
【００８９】
次に、導電膜１３１３を覆うように、絶縁膜１３１４を形成し、当該絶縁膜１３１４上に、薄膜トランジスタ１３００ａ、１３００ｆのソース電極又はドレイン電極を形成する導電膜１３１３とそれぞれ電気的に接続する導電膜１３１５ａ、１３１５ｂを形成する。また、薄膜トランジスタ１３００ｂのソース電極又はドレイン電極を形成する導電膜１３１３と電気的に接続する導電膜１３１６を形成する。なお、導電膜１３１５ａ、１３１５ｂと導電膜１３１６は同一の材料で同時に形成してもよい。導電膜１３１５ａ、１３１５ｂと導電膜１３１６は、上述した導電膜１３１３で示したいずれかの材料を用いて形成することができる。
【００９０】
続いて、導電膜１３１６にアンテナとして機能する導電膜１３１７が電気的に接続されるように形成する（図１０（Ｂ）参照）。
【００９１】
絶縁膜１３１４は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【００９２】
導電膜１３１７は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
【００９３】
例えば、スクリーン印刷法を用いてアンテナとして機能する導電膜１３１７を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーのはんだは、低コストであるといった利点を有している。
【００９４】
また、導電膜１３１５ａ、１３１５ｂは、後の工程において本発明の半導体装置に含まれるバッテリーと電気的に接続される配線として機能しうる。また、アンテナとして機能する導電膜１３１７を形成する際に、導電膜１３１５ａ、１３１５ｂに電気的に接続するように別途導電膜を形成し、当該導電膜をバッテリーに接続する配線として利用してもよい。
【００９５】
次に、導電膜１３１７を覆うように絶縁膜１３１８を形成した後、薄膜トランジスタ１３００ａ〜１３００ｆ、導電膜１３１７等を含む層（以下、「素子形成層１３１９」と記す）を基板１３０１から剥離する。ここでは、レーザー光（例えばＵＶ光）を照射することによって、薄膜トランジスタ１３００ａ〜１３００ｆを避けた領域に開口部を形成後（図１０（Ｃ）参照）、物理的な力を用いて基板１３０１から素子形成層１３１９を剥離することができる。また、基板１３０１から素子形成層１３１９を剥離する前に、形成した開口部にエッチング剤を導入して、剥離層１３０３を選択的に除去してもよい。エッチング剤は、フッ化ハロゲンまたはハロゲン間化合物を含む気体又は液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素（ＣｌＦ３）を使用する。そうすると、素子形成層１３１９は、基板１３０１から剥離された状態となる。なお、剥離層１３０３は、全て除去せず一部分を残存させてもよい。こうすることによって、エッチング剤の消費量を抑え剥離層の除去に要する処理時間を短縮することが可能となる。また、剥離層１３０３の除去を行った後にも、基板１３０１上に素子形成層１３１９を保持しておくことが可能となる。また、素子形成層１３１９が剥離された基板１３０１を再利用することによって、コストの削減をすることができる。
【００９６】
絶縁膜１３１８は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。
【００９７】
本実施の形態では、レーザー光の照射により素子形成層１３１９に開口部を形成した後に、当該素子形成層１３１９の一方の面（絶縁膜１３１８の露出した面）に第１のシート材１３２０を貼り合わせた後、基板１３０１から素子形成層１３１９を剥離する（図１１（Ａ）参照）。
【００９８】
次に、素子形成層１３１９の他方の面（剥離により露出した面）に、第２のシート材１３２１を設けた後、加熱処理と加圧処理の一方又は両方を行って第２のシート材１３２１を貼り合わせる（図１１（Ｂ）参照）。第１のシート材１３２０、第２のシート材１３２１として、ホットメルトフィルム等を用いることができる。
【００９９】
また、第１のシート材１３２０、第２のシート材１３２１として、静電気等を防止する帯電防止対策を施したフィルム（以下、帯電防止フィルムと記す）を用いることもできる。帯電防止フィルムとしては、帯電防止可能な材料を樹脂中に分散させたフィルム、及び帯電防止可能な材料が貼り付けられたフィルム等が挙げられる。帯電防止可能な材料が設けられたフィルムは、片面に帯電防止可能な材料を設けたフィルムであってもよいし、両面に帯電防止可能な材料を設けたフィルムであってもよい。さらに、片面に帯電防止可能な材料が設けられたフィルムは、帯電防止可能な材料が設けられた面をフィルムの内側になるように層に貼り付けてもよいし、フィルムの外側になるように貼り付けてもよい。なお、帯電防止可能な材料はフィルムの全面、あるいは一部に設けてあればよい。ここでの帯電防止可能な材料としては、金属、インジウムと錫の酸化物（ＩＴＯ）、両性界面活性剤や陽イオン性界面活性剤や非イオン性界面活性剤等の界面活性剤用いることができる。また、他にも帯電防止材料として、側鎖にカルボキシル基および４級アンモニウム塩基をもつ架橋性共重合体高分子を含む樹脂材料等を用いることができる。これらの材料をフィルムに貼り付けたり、練り込んだり、塗布することによって帯電防止フィルムとすることができる。帯電防止フィルムで封止を行うことによって、商品として取り扱う際に、外部からの静電気等によって半導体素子に悪影響が及ぶことを抑制することができる。
【０１００】
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。
【０１０１】
（実施の形態５）
本実施の形態では、上記実施の形態とは異なる半導体装置の作製方法について説明する。本発明におけるトランジスタは上記実施の形態で説明した絶縁基板上の薄膜トランジスタの他、単結晶基板上のＭＯＳトランジスタで構成することもできる。
【０１０２】
本実施の形態では、半導体装置を構成する回路として、インバータなどを構成するｐチャネル型ＴＦＴ（「Ｐｃｈ−ＴＦＴ」とも表記する。）及びｎチャネル型ＴＦＴ（「Ｎｃｈ−ＴＦＴ」とも表記する。）を代表的に示す。以下、図１２〜図１４に図示する断面図を用いて、半導体装置の作製方法を説明する。
【０１０３】
まず、半導体基板２３００に素子を分離した領域２３０４、２３０６（以下、領域２３０４、２３０６とも記す）を形成する（図１２（Ａ）参照）。半導体基板２３００に設けられた領域２３０４、２３０６は、それぞれ絶縁膜２３０２（フィールド酸化膜ともいう）によって分離されている。また、ここでは、半導体基板２３００としてｎ型の導電型を有する単結晶Ｓｉ基板を用い、半導体基板２３００の領域２３０６にｐウェル２３０７を設けた例を示している。
【０１０４】
また、基板２３００は、半導体基板であれば特に限定されず用いることができる。例えば、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。
【０１０５】
素子分離領域２３０４、２３０６は、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を適宜用いることができる。
【０１０６】
また、半導体基板２３００の領域２３０６に形成されたｐウェルは、半導体基板２３００にｐ型の導電型を有する不純物元素を選択的に導入することによって形成することができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。
【０１０７】
なお、本実施の形態では、半導体基板２３００としてｎ型の導電型を有する半導体基板を用いているため、領域２３０４には不純物元素の導入を行っていないが、ｎ型を示す不純物元素を導入することにより領域２３０４にｎウェルを形成してもよい。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。一方、ｐ型の導電型を有する半導体基板を用いる場合には、領域２３０４にｎ型を示す不純物元素を導入してｎウェルを形成し、領域２３０６には不純物元素の導入を行わない構成としてもよい。
【０１０８】
次に、領域２３０４、２３０６を覆うように絶縁膜２３３２、２３３４をそれぞれ形成する（図１２（Ｂ）参照）。
【０１０９】
絶縁膜２３３２、２３３４は、例えば、熱処理を行い半導体基板２３００に設けられた領域２３０４、２３０６の表面を酸化させることにより酸化珪素膜で絶縁膜２３３２、２３３４を形成することができる。また、熱酸化法により酸化珪素膜を形成した後に、窒化処理を行うことによって酸化珪素膜の表面を窒化させることにより、酸化珪素膜と酸素と窒素を有する膜（酸窒化珪素膜）との積層構造で形成してもよい。
【０１１０】
他にも、上述したように、プラズマ処理を用いて絶縁膜２３３２、２３３４を形成してもよい。例えば、半導体基板２３００に設けられた領域２３０４、２３０６の表面に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、絶縁膜２３３２、２３３４として酸化珪素（ＳｉＯｘ）膜又は窒化珪素（ＳｉＮｘ）膜で形成することができる。また、高密度プラズマ処理により領域２３０４、２３０６の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域２３０４、２３０６の表面に接して酸化珪素膜が形成され、当該酸化珪素膜上に酸窒化珪素膜が形成され、絶縁膜２３３２、２３３４は酸化珪素膜と酸窒化珪素膜とが積層された膜となる。また、熱酸化法により領域２３０４、２３０６の表面に酸化珪素膜を形成した後に高密度プラズマ処理により酸化処理又は窒化処理を行ってもよい。
【０１１１】
また、半導体基板２３００の領域２３０４、２３０６に形成された絶縁膜２３３２、２３３４は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
【０１１２】
次に、領域２３０４、２３０６の上方に形成された絶縁膜２３３２、２３３４を覆うように導電膜を形成する（図１２（Ｃ）参照）。ここでは、導電膜として、導電膜２３３６と導電膜２３３８を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。
【０１１３】
導電膜２３３６、２３３８としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。
【０１１４】
ここでは、導電膜２３３６として窒化タンタルを用いて形成し、その上に導電膜２３３８としてタングステンを用いて積層構造で設ける。また、他にも、導電膜２３３６として、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜２３３８として、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。
【０１１５】
次に、積層して設けられた導電膜２３３６、２３３８を選択的にエッチングして除去することによって、領域２３０４、２３０６の上方の一部に導電膜２３３６、２３３８を残存させ、それぞれゲート電極２３４０、２３４２を形成する（図１３（Ａ）参照）。
【０１１６】
次に、領域２３０４を覆うようにレジストマスク２３４８を選択的に形成し、当該レジストマスク２３４８、ゲート電極２３４２をマスクとして領域２３０６に不純物元素を導入することによって不純物領域を形成する（図１３（Ｂ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、リン（Ｐ）を用いる。
【０１１７】
図１３（Ｂ）においては、不純物元素を導入することによって、領域２３０６にソース領域又はドレイン領域を形成する不純物領域２３５２とチャネル形成領域２３５０が形成される。
【０１１８】
次に、領域２３０６を覆うようにレジストマスク２３６６を選択的に形成し、当該レジストマスク２３６６、ゲート電極２３４０をマスクとして領域２３０４に不純物元素を導入することによって不純物領域を形成する（図１３（Ｃ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、図１３（Ｂ）で領域２３０６に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、領域２３０４にソース領域又はドレイン領域を形成する不純物領域２３７０とチャネル形成領域２３６８を形成される。
【０１１９】
次に、絶縁膜２３３２、２３３４、ゲート電極２３４０、２３４２を覆うように第２の絶縁膜２３７２を形成し、当該第２の絶縁膜２３７２上に領域２３０４、２３０６にそれぞれ形成された不純物領域２３５２、２３７０と電気的に接続する配線２３７４を形成する（図１４参照）。
【０１２０】
第２の絶縁膜２３７２は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０１２１】
配線２３７４は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。配線２３７４は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、配線２３７４を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
【０１２２】
なお、本発明の半導体装置を構成するトランジスタの構造は図示した構造に限定されるものではないことを付記する。例えば、逆スタガ構造、フィンＦＥＴ構造等の構造のトランジスタの構造を取り得る。フィンＦＥＴ構造であることでトランジスタサイズの微細化に伴う短チャネル効果を抑制することができるため好適である。
【０１２３】
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。
【０１２４】
（実施の形態６）
本実施の形態では、上記実施の形態とは異なる半導体装置の作製方法について説明する。本発明におけるトランジスタは上記実施の形態で説明した単結晶基板上のＭＯＳトランジスタとは異なる作製方法で設けられたＭＯＳトランジスタで構成することもできる。
【０１２５】
本実施の形態では、半導体装置を構成する回路として、インバータなどを構成するｐチャネル型ＴＦＴ（「Ｐｃｈ−ＴＦＴ」とも表記する。）及びｎチャネル型ＴＦＴ（「Ｎｃｈ−ＴＦＴ」とも表記する。）を代表的に示す。以下、図１５〜図１８に図示する断面図を用いて、半導体装置の作製方法を説明する。
【０１２６】
まず、基板２６００上に絶縁膜を形成する。ここでは、ｎ型の導電型を有する単結晶Ｓｉを基板２６００として用い、当該基板２６００上に絶縁膜２６０２と絶縁膜２６０４を形成する（図１５（Ａ）参照）。例えば、基板２６００に熱処理を行うことにより絶縁膜２６０２として酸化珪素（ＳｉＯｘ）膜を形成し、当該絶縁膜２６０２上にＣＶＤ法を用いて窒化珪素（ＳｉＮｘ）膜を成膜する。
【０１２７】
また、基板２６００は、半導体基板であれば特に限定されず用いることができる。例えば、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。
【０１２８】
また、絶縁膜２６０４は、絶縁膜２６０２を形成した後に高密度プラズマ処理により当該絶縁膜２６０２を窒化することにより設けてもよい。なお、基板２６００上に設ける絶縁膜は単層又は３層以上の積層構造で設けてもよい。
【０１２９】
次に、絶縁膜２６０４上に選択的にレジストマスク２６０６のパターンを形成し、当該レジストマスク２６０６をマスクとして選択的にエッチングを行うことによって、基板２６００に選択的に凹部２６０８を形成する（図１５（Ｂ）参照）。基板２６００、絶縁膜２６０２、２６０４のエッチングとしては、プラズマを利用したドライエッチングにより行うことができる。
【０１３０】
次に、レジストマスク２６０６のパターンを除去した後、基板２６００に形成された凹部２６０８を充填するように絶縁膜２６１０を形成する（図１５（Ｃ）参照）。
【０１３１】
絶縁膜２６１０は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。ここでは、絶縁膜２６１０として、常圧ＣＶＤ法または減圧ＣＶＤ法によりＴＥＯＳ（テトラエチルオルソシリケート）ガスを用いて酸化珪素膜を形成する。
【０１３２】
次に、研削処理、研磨処理又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行うことによって、基板２６００の表面を露出させる。ここでは、基板２６００の表面を露出させることにより、基板２６００の凹部２６０８に形成された絶縁膜２６１１間に領域２６１２、２６１３が設けられる。なお、絶縁膜２６１１は、基板２６００の表面に形成された絶縁膜２６１０が研削処理、研磨処理又はＣＭＰ処理により除去されることにより得られたものである。続いて、ｐ型の導電型を有する不純物元素を選択的に導入することによって、基板２６００の領域２６１３にｐウェル２６１５を形成する（図１６（Ａ）参照）。
【０１３３】
ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、ボロン（Ｂ）を領域２６１３に導入する。
【０１３４】
なお、本実施の形態では、基板２６００としてｎ型の導電型を有する半導体基板を用いているため、領域２６１２には不純物元素の導入を行っていないが、ｎ型を示す不純物元素を導入することにより領域２６１２にｎウェルを形成してもよい。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。
【０１３５】
一方、ｐ型の導電型を有する半導体基板を用いる場合には、領域２６１２にｎ型を示す不純物元素を導入してｎウェルを形成し、領域２６１３には不純物元素の導入を行わない構成としてもよい。
【０１３６】
次に、基板２６００の領域２６１２、２６１３の表面上に絶縁膜２６３２、２６３４をそれぞれ形成する（図１６（Ｂ）参照）。
【０１３７】
絶縁膜２６３２、２６３４は、例えば、熱処理を行い基板２６００に設けられた領域２６１２、２６１３の表面を酸化させることにより酸化珪素膜で形成することができる。また、熱酸化法により酸化珪素膜を形成した後に、窒化処理を行うことによって酸化珪素膜の表面を窒化させることにより、酸化珪素膜と酸素と窒素を有する膜（酸窒化珪素膜）との積層構造で形成してもよい。
【０１３８】
他にも、上述したように、プラズマ処理を用いて絶縁膜２６３２、２６３４を形成してもよい。例えば、基板２６００に設けられた領域２６１２、２６１３の表面に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、絶縁膜２６３２、２６３４として酸化珪素（ＳｉＯｘ）膜又は窒化珪素（ＳｉＮｘ）膜で形成することができる。また、高密度プラズマ処理により領域２６１２、２６１３の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域２６１２、２６１３の表面に接して酸化珪素膜が形成され、当該酸化珪素膜上に酸窒化珪素膜が形成され、絶縁膜２６３２、２６３４は酸化珪素膜と酸窒化珪素膜とが積層された膜となる。また、熱酸化法により領域２６１２、２６１３の表面に酸化珪素膜を形成した後に高密度プラズマ処理により酸化処理又は窒化処理を行ってもよい。
【０１３９】
なお、基板２６００の領域２６１２、２６１３に形成された絶縁膜２６３２、２６３４は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
【０１４０】
次に、基板２６００に設けられた領域２６１２、２６１３の上方に形成された絶縁膜２６３２、２６３４を覆うように導電膜を形成する（図１６（Ｃ）参照）。ここでは、導電膜として、導電膜２６３６と導電膜２６３８を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。
【０１４１】
導電膜２６３６、２６３８としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。
【０１４２】
ここでは、導電膜２６３６として窒化タンタルを用いて形成し、その上に導電膜２６３８としてタングステンを用いて積層構造で設ける。また、他にも、導電膜２６３６として、窒化タンタル、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜２６３８として、タングステン、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。
【０１４３】
次に、積層して設けられた導電膜２６３６、２６３８を選択的にエッチングして除去することによって、基板２６００の領域２６１２、２６１３の上方の一部に導電膜２６３６、２６３８を残存させ、それぞれゲート電極として機能する導電膜２６４０、２６４２を形成する（図１７（Ａ）参照）。また、ここでは、基板２６００において、導電膜２６４０、２６４２と重ならない領域２６１２、２６１３の表面が露出するようにする。
【０１４４】
具体的には、基板２６００の領域２６１２において、導電膜２６４０の下方に形成された絶縁膜２６３２のうち当該導電膜２６４０と重ならない部分を選択的に除去し、導電膜２６４０と絶縁膜２６３２の端部が概略一致するように形成する。また、基板２６００の領域２６１３において、導電膜２６４２の下方に形成された絶縁膜２６３４のうち当該導電膜２６４２と重ならない部分を選択的に除去し、導電膜２６４２と絶縁膜２６３４の端部が概略一致するように形成する。
【０１４５】
この場合、導電膜２６４０、２６４２の形成と同時に重ならない部分の絶縁膜等を除去してもよいし、導電膜２６４０、２６４２を形成後残存したレジストマスク又は当該導電膜２６４０、２６４２をマスクとして重ならない部分の絶縁膜等を除去してもよい。
【０１４６】
次に、基板２６００の領域２６１２、２６１３に不純物元素を選択的に導入する（図１７（Ｂ）参照）。ここでは、領域２６１３に導電膜２６４２をマスクとしてｎ型を付与する低濃度の不純物元素を選択的に導入し、領域２６１２に導電膜２６４０をマスクとしてｐ型を付与する低濃度の不純物元素を選択的に導入する。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。
【０１４７】
次に、導電膜２６４０、２６４２の側面に接するサイドウォール２６５４を形成する。具体的には、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。そして、当該絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電膜２６４０、２６４２の側面に接するように形成することができる。なお、サイドウォール２６５４は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。また、ここでは、サイドウォール２６５４は、導電膜２６４０、２６４２の下方に形成された絶縁膜の側面にも接するように形成されている。
【０１４８】
続いて、当該サイドウォール２６５４、導電膜２６４０、２６４２をマスクとして基板２６００の領域２６１２、２６１３に不純物元素を導入することによって、ソース領域又はドレイン領域として機能する不純物領域を形成する（図１７（Ｃ）参照）。ここでは、基板２６００の領域２６１３にサイドウォール２６５４と導電膜２６４２をマスクとして高濃度のｎ型を付与する不純物元素を導入し、領域２６１２にサイドウォール２６５４と導電膜２６４０をマスクとして高濃度のｐ型を付与する不純物元素を導入する。
【０１４９】
その結果、基板２６００の領域２６１２には、ソース領域又はドレイン領域を形成する不純物領域２６５８と、ＬＤＤ領域を形成する低濃度不純物領域２６６０と、チャネル形成領域２６５６が形成される。また、基板２６００の領域２６１３には、ソース領域又はドレイン領域を形成する不純物領域２６６４と、ＬＤＤ領域を形成する低濃度不純物領域２６６６と、チャネル形成領域２６６２が形成される。
【０１５０】
なお、本実施の形態では、導電膜２６４０、２６４２と重ならない基板２６００の領域２６１２、２６１３を露出させた状態で不純物元素の導入を行っている。従って、基板２６００の領域２６１２、２６１３にそれぞれ形成されるチャネル形成領域２６５６、２６６２は導電膜２６４０、２６４２と自己整合的に形成することができる。
【０１５１】
次に、基板２６００の領域２６１２、２６１３上に設けられた絶縁膜や導電膜等を覆うように第２の絶縁膜２６７７を形成し、当該第２の絶縁膜２６７７に開口部２６７８を形成する（図１８（Ａ）参照）。
【０１５２】
第２の絶縁膜２６７７は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０１５３】
次に、ＣＶＤ法を用いて開口部２６７８に導電膜２６８０を形成し、当該導電膜２６８０と電気的に接続するように第２の絶縁膜２６７７上に導電膜２６８２ａ〜２６８２ｄを選択的に形成する（図１８（Ｂ）参照）。
【０１５４】
導電膜２６８０、２６８２ａ〜２６８２ｄは、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電膜２６８０、２６８２ａ〜２６８２ｄは、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜２６８０、２６８２ａ〜２６８２ｄを形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。ここでは、導電膜２６８０はＣＶＤ法によりタングステン（Ｗ）を選択成長することにより形成することができる。
【０１５５】
以上の工程により、基板２６００の領域２６１２に形成されたｐ型のトランジスタと、領域２６１３に形成されたｎ型のトランジスタとを具備する半導体装置を得ることができる。
【０１５６】
なお本発明のトランジスタを構成するトランジスタの構造は図示した構造に限定されるものではないことを付記する。例えば、逆スタガ構造、フィンＦＥＴ構造等の構造のトランジスタの構造を取り得る。フィンＦＥＴ構造であることでトランジスタサイズの微細化に伴う短チャネル効果を抑制することができるため好適である。
【０１５７】
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。
【０１５８】
（実施の形態７）
図１９を用いて、上記実施の形態で説明したＲＦＩＤタグとして機能する半導体装置３０００の使用方法を説明する。
【０１５９】
半導体装置の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１９（Ａ）参照）、包装用容器類（包装紙やボトル等、図１９（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１９（Ｂ）参照）、乗り物類（自転車等、図１９（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札（図１９（Ｅ）、図１９（Ｆ）参照）等の物品に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。
【０１６０】
本発明の半導体装置３０００は、本発明の記憶素子を有し、プリント基板への実装や、表面に貼ったり、埋め込んだりすることにより、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりして各物品に固定される。本発明の半導体装置３０００は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置３０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。
【０１６１】
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。
【図面の簡単な説明】
【０１６２】
【図１】本発明のクロック同期回路の一例を示す図。
【図２】本発明のクロック同期回路のフローチャートの一例を示す図。
【図３】本発明のクロック同期回路のタイミングチャートの一例を示す図。
【図４】本発明のクロック同期回路の一例を示す図。
【図５】従来の半導体装置を示す図。
【図６】従来の半導体装置のタイミングチャートを示す図。
【図７】本発明の半導体装置の一例を示す図。
【図８】本発明の半導体装置の一例を示す図。
【図９】本発明の半導体装置の作製方法の一例を示す図。
【図１０】本発明の半導体装置の作製方法の一例を示す図。
【図１１】本発明の半導体装置の作製方法の一例を示す図。
【図１２】本発明の半導体装置の作製方法の一例を示す図。
【図１３】本発明の半導体装置の作製方法の一例を示す図。
【図１４】本発明の半導体装置の作製方法の一例を示す図。
【図１５】本発明の半導体装置の作製方法の一例を示す図。
【図１６】本発明の半導体装置の作製方法の一例を示す図。
【図１７】本発明の半導体装置の作製方法の一例を示す図。
【図１８】本発明の半導体装置の作製方法の一例を示す図。
【図１９】本発明の半導体装置の使用形態の一例を示す図。
【符号の説明】
【０１６３】
１０１ 信号
１０２ データ信号
１０３ 信号
１０４ 信号
１０５ 反転信号
１０６ リセット信号
１０７ クロック信号
１０８ 信号
１１０ 送信回路
１１１ 基準クロック発生回路
１１２ データ信号発生回路
１１４ ＮＯＴ回路
１１５ ＡＮＤ回路
１１７ 信号
１２０ 受信回路
１２１ 記憶手段
１２１ ラッチ回路
１２２ 記憶手段
１２２ ラッチ回路
１２３ 手段
１２３ ＮＯＴ回路
１２４ 手段
１２４ ＡＮＤ回路
１２５ 基準クロック発生回路
１２６ 基準クロックカウンター回路
１２７ 分周回路
１２８ 受信回路動作用基準クロック発生回路
３０６ 基準クロックカウンター値
３０７ 受信回路動作用基準クロック信号
３０８ 時間差
３０９ 時間差
３１０ 期間
４０１ 受信回路動作用基準クロック信号
４０２ データ信号
４０３ 論理値
４０４ データ信号
４０５ 論理値
４０６ 期間
４０７ 期間
４１０ 送信回路
４１１ 基準クロック発生回路
４１２ データ信号発生回路
４２０ 受信回路
４２１ 基準クロック発生回路
４２２ ロジック回路
４２３ 分周回路
４２４ 受信回路動作用基準クロック発生回路
５０１ 信号
５０２ リセット信号
５１０ データ信号カウンター回路
５１１ カウンター値比較回路
【技術分野】
【０００１】
本発明は、複数のクロックを使用した場合のクロック同期回路及びそれを備えた半導体装置に関する。
【背景技術】
【０００２】
近年、インターネットの普及で、ＩＴ（Ｉｎｆｏｒｍａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ）は全世界に浸透し、大変革をもたらしている。特に最近ではユビキタス情報社会と言われるように、いつでも、どこでも、ネットワークにアクセスできる環境が整ってきた。このような環境の中、個々の対象物にＩＤ（固体識別番号）を与えることで、その対象物の履歴を明確にし、生産、管理等に役立てるといった固体認識技術が注目されている。その中でも、特に、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ（ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、無線チップ、電子タグともよばれる）等の無線で信号の送受信が可能である半導体装置が、企業内、市場等で試験的に導入され始めている。
【０００３】
このような半導体装置は、リーダ／ライタから受信した信号に基づいて動作を行うが、具体的にはリーダ／ライタに設けられた送信回路から出力された信号がＲＦＩＤタグ等の半導体装置に設けられた受信回路に入力される。
【０００４】
例えば、基準クロック発生回路４１１、データ信号発生回路４１２が設けられた送信回路４１０から、基準クロック発生回路４２１、分周回路４２３、受信回路動作用基準クロック発生回路４２４が設けられた受信回路４２０にデータ信号が送信される場合を考える（図５）。この場合、送信回路４１０では基準クロック発生回路４１１によりクロック信号が生成され、受信回路４２０では基準クロック発生回路４２１によりクロック信号が生成される。そして、送信回路４１０の基準クロック発生回路４１１で生成されたクロック信号に同期するデータ信号（データ信号４０２、データ信号４０４）が受信回路４２０のロジック回路４２２に入力され、受信回路動作用基準クロック発生回路４２４で生成されたクロック信号によりラッチされる。
【０００５】
一般的に、外部のリーダ／ライタ等に設けられた送信回路４１０とＲＦＩＤタグ等に設けられた受信回路４２０とで信号の送受信を行う場合、それぞれの回路毎に異なるクロック信号を用いて信号の送受信を行う。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
複数の回路間（例えば、送信回路と受信回路間）で異なるクロック信号を使用していた場合、各回路におけるデータ信号は各回路のクロック信号に同期している。その結果、データ信号の変化点とデータ信号を受け取る回路のクロック信号の変化点が重なりあう場合や、隣接してしまう場合がある。これにより、データ信号を受け取る場合、データ信号のセットアップ時間、ホールド時間が一定にならない問題が生じる。
【０００７】
例えば、図６は、送信回路４１０から受信回路４２０に入力されるデータ信号（ここでは、「データ信号４０２」又は「データ信号４０４」）が、受信回路４２０における受信回路動作用基準クロック発生回路４２４で生成された受信回路動作用基準クロック信号４０１に対してずれが生じた場合のタイミングチャートを示している。
【０００８】
この場合、送信回路４１０から受信回路４２０に入力されるデータ信号の変化タイミングが、受信回路動作用基準クロック信号４０１の立ち上がりに対して一定の期間４０６だけ早い場合のデータ信号４０２に対応する論理値４０３と、受信回路動作用基準クロック信号４０１の立ち上がりに対して一定の期間４０７だけ遅い場合のデータ信号４０４に対応する論理値４０５とが出力される。つまり、受信回路動作用基準クロック信号４０１に対して、送信回路４１０から受信回路４２０に入力されるデータ信号が早かったり、遅かったりすると、受信回路動作用基準クロック信号４０１の立ち上がりエッジで判定した場合、判定した論理値が異なって出力される。
【０００９】
このように、送信回路から受信回路に入力されるデータ信号の変化タイミングと受信回路動作用基準クロック信号の立ち上がりタイミングの関係が少しでも早かったり、遅かったりすると受信回路動作用基準クロック信号の立ち上がりタイミングでの論理値が異なり回路動作が不安定になってしまう問題があった。
【００１０】
本発明は上記問題を鑑み、複数の回路間で異なるクロック信号を使用した場合であっても、安定した通信が可能であるクロック同期回路及びそれを備えた半導体装置の提供を課題とする。
【課題を解決するための手段】
【００１１】
また、本発明のクロック同期回路の一は、受信したデータの変化点を検出し、リセット信号を出力する手段と、クロック信号を出力する基準クロック発生回路と、クロック信号をカウントする基準クロックカウンター回路とを有し、基準クロックカウンター回路は、リセット信号が入力された場合にクロック信号をカウントして得られたカウンター値をリセットする。
【００１２】
また、本発明のクロック同期回路の一は、受信したデータの変化点を検出し、リセット信号を出力する手段と、クロック信号を出力する基準クロック発生回路と、クロック信号をカウントする基準クロックカウンター回路と、基準クロックカウンター回路から出力された信号を分周する分周回路と、分周回路から出力された信号により回路動作用基準クロック信号を出力する手段とを有し、基準クロックカウンター回路は、リセット信号が入力された場合にクロック信号をカウントして得られたカウンター値をリセットする。
【００１３】
また、本発明のクロック同期回路の一は、受信したデータ信号の変化点を検出するデータ信号カウンター回路と、データ信号カウンター回路から出力された信号が入力されるカウンター値比較回路と、クロック信号を出力する基準クロック発生回路と、クロック信号をカウントしカウンター値を得る基準クロックカウンター回路と、基準クロックカウンター回路から出力された信号を分周する分周回路と、分周回路から出力された信号により回路動作用基準クロック信号を出力する手段とを有し、カウンター値比較回路は、データ信号カウンター回路から出力される信号に応じてリセット信号を出力し、基準クロックカウンター回路は、リセット信号によって、カウンター値をリセットする。
【００１４】
本発明の半導体装置の一は、アンテナを備えリーダ／ライタと無線通信により信号の送受信を行う半導体装置であって、リーダ／ライタから受信したデータ信号の変化点を検出し、リセット信号を出力する手段と、クロック信号を出力する基準クロック発生回路と、クロック信号をカウントする基準クロックカウンター回路とを有し、基準クロックカウンター回路は、リセット信号が入力された場合にクロック信号をカウントして得られたカウンター値をリセットする。
【００１５】
また、本発明の半導体装置の一は、アンテナを備えリーダ／ライタと無線通信により信号の送受信を行う半導体装置であって、リーダ／ライタから受信したデータ信号の変化点を検出し、リセット信号を出力する手段と、クロック信号を出力する基準クロック発生回路と、クロック信号をカウントする基準クロックカウンター回路と、基準クロックカウンター回路から出力された信号を分周する分周回路と、分周回路から出力された信号により回路動作用基準クロック信号を出力する手段とを有し、基準クロックカウンター回路は、リセット信号が入力された場合にクロック信号をカウントして得られたカウンター値をリセットする。
【００１６】
また、本発明の半導体装置の一は、アンテナを備えリーダ／ライタと無線通信により信号の送受信を行う半導体装置であって、リーダ／ライタから受信したデータ信号の変化点を検出するデータ信号カウンター回路と、データ信号カウンター回路から出力された信号が入力されるカウンター値比較回路と、クロック信号を出力する基準クロック発生回路と、クロック信号をカウントしカウンター値を得る基準クロックカウンター回路と、基準クロックカウンター回路から出力された信号を分周する分周回路と、分周回路から出力された信号により回路動作用基準クロック信号を出力する手段とを有し、カウンター値比較回路は、データ信号カウンター回路から出力される信号に応じてリセット信号を出力し、基準クロックカウンター回路は、リセット信号によって、カウンター値をリセットする。
【発明の効果】
【００１７】
本発明により、異なるクロック信号で動作している回路間でデータ信号を入出力した場合であっても安定した通信を提供できる。また、本発明のクロック同期回路を用いることによって、受信回路動作用の基準クロックにより受信回路全体が動作しているため遅延時間の計算が容易で回路設計が容易となる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。
【００１９】
（実施の形態１）
本実施の形態では、本発明のクロック同期回路の一例に関して図面を参照して説明する。
【００２０】
本発明のクロック同期回路は、受信したデータ信号（特定のデータを含む信号）の変化点を検出してリセット信号を出力する手段と、クロック信号を発生する基準クロック発生手段と、基準クロック発生手段から出力されたクロック信号をカウントし、且つリセット信号が入力された場合にクロック信号をカウントして得られたカウンター値をリセットする手段とを有している。また、当該クロック信号のカウントに応じて受信回路動作用基準クロック信号発生手段が受信回路を動作するための基準となるクロック信号を出力する。以下、具体的な構成等について説明する。
【００２１】
図１に、クロック同期回路のブロック図を示す。図１に示すクロック同期回路は、第１の記憶手段１２１、第２の記憶手段１２２、第１の記憶手段１２１からの出力信号１０３の反転信号１０５を発生する手段１２３、第２の記憶手段１２２から出力された信号１０４と第１の記憶手段１２１からの出力信号１０３の反転信号１０５とを比較する手段１２４、基準クロック発生回路１２５、基準クロックカウンター回路１２６、分周回路１２７、受信回路動作用基準クロック発生回路１２８を有している。なお、受信回路動作用基準クロック発生回路１２８で生成された受信回路動作用基準クロック信号は、半導体装置を構成するロジック回路等の回路に出力される。
【００２２】
ここでは、第１の記憶手段１２１、第２の記憶手段１２２としてラッチ回路（以下、「第１のラッチ回路１２１」、「第２のラッチ回路１２２」とも記す）を用い、第１の記憶手段１２１からの出力信号１０３の反転信号１０５を生成する手段１２３としてＮＯＴ回路（以下、「ＮＯＴ回路１２３」とも記す）を用い、第２の記憶手段１２２から出力された信号１０４と第１の記憶手段１２１からの出力信号１０３の反転信号１０５とを比較する手段１２４としてＡＮＤ回路（以下、「ＡＮＤ回路１２４」とも記す）を用いる例を示している。なお、これらの回路に限られず、受信したデータの変化点を検出できる回路であればどのような回路を用いてもよい。
【００２３】
基準クロック発生回路１２５は、受信回路１２０においてクロック信号を発生する回路である。また、基準クロックカウンター回路１２６は、基準クロック発生回路１２５から発生したクロック信号をカウントする手段を有している。また、基準クロックカウンター回路１２６は、ＡＮＤ回路１２４から出力されたリセット信号１０６によって、基準クロック発生回路１２５から出力されたクロック信号１０７をカウントして得られたカウンター値をリセットする手段を有している。また、分周回路１２７は、基準クロックカウンター回路１２６から発生した信号１０８を分周する回路である。受信回路動作用基準クロック発生回路１２８は、受信回路１２０の動作用基準クロック信号を生成する回路である。
【００２４】
また、図１では、基準クロック発生回路１１１とデータ信号発生回路１１２とを有する送信回路１１０が示されている。送信回路１１０は、図１に示した受信回路１２０に入力するデータ信号１０２を発生する回路として機能する。基準クロック発生回路１１１は、送信回路１１０においてクロック信号を生成する回路であり、データ信号発生回路１１２は受信回路１２０に入力するデータ信号１０２を生成する回路である。つまり、受信回路１２０と送信回路１１０は、それぞれクロック信号を発生する回路（ここでは、受信回路１２０における基準クロック発生回路１２５、送信回路１１０における基準クロック発生回路１１１）を内蔵している。従って、通常、受信回路１２０と送信回路１１０はそれぞれ異なるクロック信号を生成しており、同期動作していない。
【００２５】
また、送信回路１１０における基準クロック発生回路１１１から出力される信号１０１は、データ信号発生回路１１２を動作させるクロック信号であり、データ信号発生回路１１２から出力されるデータ信号１０２が受信回路１２０の回路（第１の記憶手段１２１、ロジック回路等）に入力される。なお、送信回路１１０と受信回路１２０のデータ信号１０２の送受信は無線通信を用いてもよいし、有線通信を用いて行ってもよい。
【００２６】
受信回路１２０において、第１のラッチ回路１２１から出力された信号１０３は、第２のラッチ回路１２２とＮＯＴ回路１２３に入力される。また、受信回路１２０における基準クロック発生回路１２５から出力された信号１１７は、第１のラッチ回路１２１及び第２のラッチ回路１２２を動作させるクロック信号として当該第１のラッチ回路１２１及び第２のラッチ回路１２２に入力される。
【００２７】
なお、ここでは、受信したデータ信号１０２の変化点を検出する手段として、第１のラッチ回路１２１、第２のラッチ回路１２２、ＮＯＴ回路１２３、ＡＮＤ回路１２４を用いて検出する例を示しているが、代わりにＯＲ回路、ＮＡＮＤ回路、ＮＯＲ回路、ＥＸＯＲ回路、ＥＸ−ＮＯＲ回路等の判定回路手段を用いてもよい。
【００２８】
また、ここでは、受信回路１２０において分周回路１２７を用いているが、基準クロックカウンター回路１２６の値によって受信回路１２０における受信回路動作用基準クロック発生回路１２８の周波数を満たす場合は、使用しない構成とすることも可能である。
【００２９】
次に、本実施の形態で示すクロック同期回路における回路の動作の一例を図２のフローチャートを用いて説明する。
【００３０】
まず、電源が供給されると受信回路１２０における基準クロック発生回路１２５においてクロック信号が発生する（２０１）。ここでは、基準クロック発生回路１２５として、リングオシレータを用いてクロック信号を発生させ、基準クロックカウンター回路１２６によりクロック信号をカウントする（２０２）。なお、基準クロック発生回路１２５としてリングオシレータの他に、水晶発振器や外部からの入力信号の手段を用いてもよい。
【００３１】
次に、外部の回路（ここでは、送信回路１１０）から同期信号が入力されたか否かを第１の記憶手段１２１、第２の記憶手段１２２等により判定する（２０３）。同期信号が入力されていない場合（Ｎｏ）は、再びリングオシレータのクロック信号をカウントする（２０２）。一方、同期信号が入力された場合（ＹＥＳ）は、カウントにより得られたカウンター値が適切な値であるか否かを判定する（２０４）。
【００３２】
カウンター値が適切でない場合（Ｎｏ）は、カウンター値を破棄する（２０８）。カウンター値が適切な場合（Ｙｅｓ）は、当該カウンター値がラッチレジスタに記憶される（２０５）。なお、ここでは、ラッチレジスタは基準クロックカウンター回路１２６に設けた構成とすることができる。また、同期信号が入力された場合には、リセット信号によりカウンター値がリセットされる。
【００３３】
次に、ラッチレジスタに記憶されたカウンター値とクロック発生用カウンターの値を比較する（２０６）。なお、ラッチレジスタに記憶されたカウンター値とクロック発生用カウンターの値を比較する回路は、基準クロックカウンター回路１２６に設けた構成とすることができる。また、ここでいうクロック発生用カウンターとは、分周回路１２７の分周数を決めるためのカウンターを指す。
【００３４】
ラッチレジスタに記憶されたカウンター値とクロック発生用カウンター値が異なる場合（Ｎｏ）、クロック発生用カウンター値をカウントアップさせ（２１０）、受信回路動作用基準クロック発生回路１２８によりクロック信号を発生させる（２１１）。一方、ラッチレジスタに記憶されたカウンター値とクロック発生用カウンター値が同じ場合（Ｙｅｓ）、クロックカウンターをリセットする回路によって、クロック発生用カウンター値をリセットする（２０７）。
【００３５】
次に、上述した回路動作のタイミングチャートについて図３を参照して説明する。
【００３６】
図３に示すタイミングチャートは、送信回路１１０から受信回路１２０に入力されるデータ信号１０２、第１のラッチ回路１２１から出力される信号１０３、第２のラッチ回路１２２から出力される信号１０４、基準クロックリセット信号１０６、クロック信号１０７、基準クロックカウンター回路１２６で生成される基準クロックカウンター値３０６、受信回路動作用基準クロック発生回路１２８で生成される受信回路動作用基準クロック信号３０７の動作を示している。
【００３７】
また、図３において、送信回路１１０から受信回路１２０に入力されるデータ信号１０２と受信回路１２０の第１のラッチ回路１２１から出力される信号１０３との時間差を時間差３０８として表しており、第１のラッチ回路１２１から出力される信号１０３と第２のラッチ回路１２２から出力される信号１０４との時間差を時間差３０９として表している。また、基準クロックをリセットする期間を期間３１０として表している。
【００３８】
ここでは、送信回路１１０から受信回路１２０に入力されるデータ信号１０２と第１のラッチ回路１２１から出力される信号１０３との時間差３０８によって、送信回路１１０と受信回路１２０の時間のずれを調整する。
【００３９】
また、第１のラッチ回路１２１と第２のラッチ回路１２２の記憶したデータの比較を行うことにより、基準クロックリセット信号１０６を発生させる。つまり、第１のラッチ回路１２１から出力される信号１０３と第２のラッチ回路１２２から出力される信号１０４との比較によって基準クロックリセット期間３１０が発生する。基準クロックリセット期間３１０によって、基準クロックカウンター値３０６の値がリセットされる。また、基準クロックカウンター値３０６の値から受信回路動作用基準クロック信号３０７が発生する。
【００４０】
以上のように、上述したクロック同期回路を適用することにより、受信回路動作用基準クロック発生回路１２８から出力される受信回路動作用基準クロック信号３０７は、送信回路１１０から出力されたデータ信号と同期をとることが可能となる。従って、当該受信回路動作用基準クロック信号３０７を利用して半導体装置のロジック回路等を駆動することにより、複数の回路間で異なるクロック信号を使用した場合であっても、安定した通信が可能となる。
【００４１】
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。
【００４２】
（実施の形態２）
本実施の形態では、上記実施の形態と異なる構造を有するクロック同期回路の一例に関して図面を参照して説明する。
【００４３】
図４に、同期回路のブロック図の一例を示す。図４に示す同期回路は、データ信号カウンター回路５１０、カウンター値比較回路５１１、基準クロック発生回路１２５、基準クロックカウンター回路１２６、分周回路１２７、受信回路動作用基準クロック発生回路１２８を有している。つまり、図１に示した同期回路において、第１のラッチ回路１２１、第２のラッチ回路１２２、ＮＯＴ回路１２３、ＡＮＤ回路１２４をデータ信号カウンター回路５１０、カウンター値比較回路５１１に置き換えた構造となっている。
【００４４】
データ信号カウンター回路５１０は、受信したデータ信号の変化点を検出する手段を備えており、データ信号のＬｏｗ又はＨｉｇｈのデータ信号をカウントする。データ信号カウンター回路５１０から出力された信号５０１は、カウンター値比較回路５１１に入力される。カウンター値比較回路５１１において、データ信号カウンター回路５１０においてカウントして得られたカウンター値の信号とあらかじめ設定された比較値とが比較され、一致する場合に当該カウンター値比較回路５１１からリセット信号５０２が出力される。
【００４５】
このように、送信回路１１０から送信されたデータ信号の変化点を検出し、当該変化点に基づいて生成されたリセット信号を用いて基準クロックカウンター回路１２６のカウントを制御することによって、送信回路１１０と受信回路１２０において異なるクロック信号を用いた場合であっても、受信回路において同期をとることができる。
【００４６】
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。
【００４７】
（実施の形態３）
本実施の形態では、上記実施の形態で示したクロック同期回路を有し且つ無線で情報の送受信が可能な半導体装置に関して図面を参照して説明する。
【００４８】
近年、超小型ＩＣチップと、無線通信用のアンテナを組み合わせたＲＦＩＤタグ等の半導体装置が脚光を浴びている。ＲＦＩＤタグは、無線通信装置（リーダ／ライタともいう）を使った通信信号（動作磁界）の授受により、データを書き込みや、データを読み出しをすることができる。
【００４９】
ＲＦＩＤタグ等の無線で情報の送受信が可能な半導体装置の応用分野として、例えば、流通業界における商品管理が挙げられる。近年では、バーコードなどを利用した商品管理が主流であるが、バーコードは光学的に読み取るため、遮蔽物があるとデータを読み取れない。一方、ＲＦＩＤタグでは、無線でデータを読み取るため、遮蔽物があっても読み取れる。従って、商品管理の効率化、低コスト化などを図ることができる。その他、乗車券、航空旅客券、料金の自動精算など、広範な応用が考えられている。
【００５０】
ＲＦＩＤタグの応用分野が広がりつつある中で、より高機能なＲＦＩＤタグに対する要求も高まっている。例えば、送受信データを暗号化することで、第三者へのデータ漏洩の防止が可能となる。これには、復号化／暗号化の処理をハードウェア的に処理する方式と、ソフトウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式とが考えられる。ハードウェア的に処理する方式では、復号化／暗号化を行う専用回路で演算回路を構成する。ソフトウェア的に処理する方式では、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：中央処理装置）と大規模メモリとで演算回路を構成し、復号化／暗号化プログラムをＣＰＵで実行する。ハードウェア及びソフトウェアを併用する方式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で復号化／暗号化の演算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行する。
【００５１】
本実施の形態では、本発明における半導体装置の一例として、暗号処理機能を有するＲＦＩＤタグについて図７、図８を用いて説明する。図７は、ＲＦＩＤタグのブロック図であり、図８はＲＦＩＤタグのレイアウト図である。
【００５２】
まず、図７を用いて本実施の形態で示す半導体装置のブロック構成を説明する。図７において、ＲＦＩＤタグ等の半導体装置（以下「ＲＦＩＤタグ１００１」と記す）は、ＣＰＵ１００２と、ＲＯＭ１００３と、ＲＡＭ１００４と、コントローラ１００５とから構成される演算回路１００６と、アンテナ１００７と、共振回路１００８と、電源回路１００９と、リセット回路１０１０と、クロック生成回路１０１１と、復調回路１０１２と、変調回路１０１３と、電源管理回路１０１４とから構成されるアナログ部１０１５とを有している。コントローラ１００５は、ＣＰＵインターフェース（ＣＰＵＩＦ）１０１６と、制御レジスタ１０１７と、コード抽出回路１０１８と、符号化回路１０１９とから構成される。なお、図７では、説明の簡単化のため、通信信号を受信信号１０２０と、送信信号１０２１とに分けて示したが、実際には、両者は一体とされた信号でありおり、ＲＦＩＤタグ１００１及びリーダ／ライタの間で同時に送受信される。受信信号１０２０は、アンテナ１００７と共振回路１００８とで受信された後、復調回路１０１２により復調される。また、送信信号１０２１は、変調回路１０１３により変調された後、アンテナ１００７より送信される。なお、クロック生成回路１０１１は上記実施の形態で示した構成で設けることができる。
【００５３】
図７において、通信信号により形成される磁界中にＲＦＩＤタグ１００１を置くと、アンテナ１００７と共振回路１００８により、誘導起電力を生じる。誘導起電力は、電源回路１００９における電気容量により保持され、また電気容量によって電位が安定化され、ＲＦＩＤタグ１００１の各回路に電源電圧として供給される。リセット回路１０１０は、ＲＦＩＤタグ１００１全体の初期リセット信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。クロック生成回路１０１１は、電源管理回路１０１４より生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路１０１２は、ＡＳＫ方式の受信信号１０２０の振幅の変動を”０”／”１”の受信データ１０２２として検出する。復調回路１０１２は、例えばローパスフィルターとする。さらに、変調回路１０１３は、送信データをＡＳＫ方式の送信信号１０２１の振幅を変動させて送信する。例えば、送信データ１０２３が”０”の場合、共振回路１００８の共振点を変化させ、通信信号の振幅を変化させる。電源管理回路１０１４は、電源回路１００９より演算回路１００６に供給される電源電圧または演算回路１００６における消費電流を監視し、クロック生成回路１０１１において、クロック信号の周波数とデューティー比を変更するための制御信号を生成する。
【００５４】
本実施の形態におけるＲＦＩＤタグの動作を説明する。まず、リーダ／ライタより送信された暗号文データを含む受信信号１０２０を、ＲＦＩＤタグ１００１により受信する。受信信号１０２０は、復調回路１０１２で復調された後、コード抽出回路１０１８で制御コマンドや暗号文のデータなどに分解され、制御レジスタ１０１７に格納される。ここで、制御コマンドは、ＲＦＩＤタグ１００１の応答を指定するデータである。例えば、固有ＩＤ番号の送信、動作停止、暗号解読などを指定する。ここでは、暗号解読の制御コマンドを受信したとする。
【００５５】
続いて、演算回路１００６において、ＣＰＵ１００２が、ＲＯＭ１００３に格納された暗号解読プログラムにしたがって、ＲＯＭ１００３にあらかじめ格納された秘密鍵１０２４を用いて暗号文を解読（復号）する。復号された暗号文（復号文）は、制御レジスタ１０１７に格納される。この際、ＲＡＭ１００４をデータ格納領域として用いる。なお、ＣＰＵ１００２は、ＣＰＵＩＦ１０１６を介してＲＯＭ１００３、ＲＡＭ１００４、制御レジスタ１０１７にアクセスする。ＣＰＵＩＦ１０１６は、ＣＰＵ１００２が要求するアドレスより、ＲＯＭ１００３、ＲＡＭ１００４、制御レジスタ１０１７のいずれかに対するアクセス信号を生成する機能を有している。
【００５６】
最後に、符号化回路１０１９において、復号文から送信データ１０２３を生成し、変調回路１０１３で変調し、アンテナ１００７より送信信号１０２１をリーダ／ライタに送信する。
【００５７】
なお、本実施の形態では、演算方式として、ソフトウェア的に処理する方式、すなわち、ＣＰＵと大規模メモリとで演算回路を構成し、プログラムをＣＰＵで実行する方式について説明したが、目的に応じて最適な演算方式を選び、当該方式に基づいて構成することも可能である。例えば、演算方式として、他にも、演算をハードウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式と、が考えられる。ハードウェア的に処理する方式では、専用回路で演算回路を構成すれば良い。ハードウェア及びソフトウェアを併用する方式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で演算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行すれば良い。
【００５８】
次に、図８を用いて、ＲＦＩＤタグのレイアウト構成について説明する。なお、図８において、図７に相当する部分には、同一の番号を付し、説明を省略する。
【００５９】
図８において、ＦＰＣパッド１１０７は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔ Ｃｉｒｃｕｉｔ）をＲＦＩＤタグ１００１に貼る時に用いる電極パッド群であり、アンテナバンプ１１０８は、アンテナ（図示せず）を貼り付ける電極パッドである。なお、アンテナを貼り付ける際には、アンテナバンプ１１０８に過度の圧力が印加される可能性がある。したがって、アンテナバンプ１１０８の下には、トランジスタなど、回路を構成する部品を配置しないことが望ましい。
【００６０】
ＦＰＣパッド１１０７は、主に不良解析時に用いると有効である。半導体装置では、電源電圧を通信信号から得るため、例えば、アンテナや電源回路で不良が発生している場合、演算回路が全く動作しない。このため、不良解析が著しく困難となる。しかし、ＦＰＣより、ＦＰＣパッド１１０７を介してＲＦＩＤタグ１００１に電源電圧を供給し、また、アンテナより供給される電気信号の代わりに、任意の電気信号を入力することで、演算回路を動作させることが可能になる。したがって、不良解析が効率的に行える。
【００６１】
さらに、ＦＰＣパッド１１０７を、プローバーを使った測定が可能な配置にすると更に有効である。すなわち、ＦＰＣパッド１１０７において、電極パッドを、プローバーの針のピッチに合わせて配置することで、プローバーによる測定が可能となる。プローバーを用いることで、不良解析時に、ＦＰＣを貼り付ける工数を減らすことができる。また、基板上に複数のＲＦＩＤタグを形成した状態でも測定できるので、個々のＲＦＩＤタグに分断する工数も減らすことができる。また、量産時に、アンテナを貼り付ける工程の直前に、ＲＦＩＤタグの良品検査を行うことが可能である。したがって、工程の早い段階で不良品を選別できるので、生産コストを削減することができる。
【００６２】
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。
【００６３】
（実施の形態４）
本実施の形態では、上記実施の形態で示したＲＦＩＤタグ等の半導体装置を構成する素子の作製方法を説明する。本発明に係る半導体装置を構成する各回路の素子として薄膜トランジスタを用いて作製することができる。本実施の形態では、半導体装置を構成する回路を薄膜トランジスタで形成し、薄膜トランジスタの製造に使用した基板から、可撓性（フレキシブル）基板に回路を転載し、フレキシブルな半導体装置を製造する方法を示す。
【００６４】
本実施の形態では、半導体装置を構成する回路として、インバータなどを構成するｐチャネル型ＴＦＴ（「Ｐｃｈ−ＴＦＴ」とも表記する。）及びｎチャネル型ＴＦＴ（「Ｎｃｈ−ＴＦＴ」とも表記する。）、並びにアンテナを代表的に示す。以下、図９〜図１１に図示する断面図を用いて、半導体装置の作製方法を説明する。
【００６５】
まず、基板１３０１の一表面に絶縁膜１３０２を介して剥離層１３０３を形成し、続けて下地膜として機能する絶縁膜１３０４と半導体膜１３０５（例えば、非晶質珪素を含む膜）を積層して形成する（図９（Ａ）参照）。なお、絶縁膜１３０２、剥離層１３０３、絶縁膜１３０４および非晶質半導体膜１３０５は、連続して形成することができる。
【００６６】
基板１３０１は、ガラス基板、石英基板、金属基板（例えばステンレス基板など）、セラミック基板、Ｓｉ基板等の半導体基板、など、から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。なお、本工程では、剥離層１３０３は、絶縁膜１３０２を介して基板１３０１の全面に設けているが、必要に応じて、基板１３０１の全面に剥離層を設けた後に、フォトリソグラフィ法により選択的に設けてもよい。
【００６７】
絶縁膜１３０２、絶縁膜１３０４は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、絶縁膜１３０２、１３０４を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。絶縁膜１３０２は、基板１３０１から剥離層１３０３又はその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能し、絶縁膜１３０４は基板１３０１、剥離層１３０３からその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能する。このように、ブロッキング層として機能する絶縁膜１３０２、１３０４を形成することによって、基板１３０１からＮａなどのアルカリ金属やアルカリ土類金属が、剥離層１３０３から剥離層に含まれる不純物元素がこの上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板１３０１として石英を用いるような場合には絶縁膜１３０２、１３０４を省略してもよい。
【００６８】
剥離層１３０３は、金属膜や金属膜と金属酸化膜の積層構造等を用いることができる。金属膜としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）から選択された元素または元素を主成分とする合金材料若しくは化合物材料からなる膜を単層又は積層して形成する。また、金属膜や金属酸化膜は、スパッタ法やプラズマＣＶＤ法等の各種ＣＶＤ法等により、これらの材料を用いて形成することができる。金属膜と金属酸化膜の積層構造としては、上述した金属膜を形成した後に、酸素雰囲気化またはＮ２Ｏ雰囲気下におけるプラズマ処理、酸素雰囲気化またはＮ２Ｏ雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を設けることができる。例えば、金属膜としてスパッタ法やＣＶＤ法等によりタングステン膜を設けた場合、タングステン膜にプラズマ処理を行うことによって、タングステン膜表面にタングステン酸化物からなる金属酸化膜を形成することができる。他にも、例えば、金属膜（例えば、タングステン）を形成した後に、当該金属膜上にスパッタ法で酸化珪素（ＳｉＯ２）等の絶縁膜を設けると共に、金属膜上に金属酸化物（例えば、タングステン上にタングステン酸化物）を形成してもよい。また、プラズマ処理として、例えば高密度プラズマ処理を行ってもよい。また、金属酸化膜の他にも、金属窒化物や金属酸化窒化物を用いてもよい。この場合、金属膜に窒素雰囲気下または窒素と酸素雰囲気下でプラズマ処理や加熱処理を行えばよい。
【００６９】
非晶質半導体膜１３０５は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により、２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで形成する。
【００７０】
次に、非晶質半導体膜１３０５にレーザー光を照射して結晶化を行う。なお、レーザー光の照射と、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により非晶質半導体膜１３０５の結晶化を行ってもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングして、結晶質半導体膜１３０５ａ〜１３０５ｆを形成し、当該半導体膜１３０５ａ〜１３０５ｆを覆うようにゲート絶縁膜１３０６を形成する（図９（Ｂ）参照）。
【００７１】
ゲート絶縁膜１３０６は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、ゲート絶縁膜１３０６を２層構造とする場合、第１層目の絶縁膜として酸化窒化シリコン膜を形成し、第２層目の絶縁膜として窒化酸化シリコン膜を形成するとよい。また、第１層目の絶縁膜として酸化シリコン膜を形成し、第２層目の絶縁膜として窒化シリコン膜を形成してもよい。
【００７２】
結晶質半導体膜１３０５ａ〜１３０５ｆの作製工程の一例を以下に簡単に説明すると、まず、プラズマＣＶＤ法を用いて、膜厚５０〜６０ｎｍの非晶質半導体膜を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導体膜に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体膜を形成する。その後、レーザー光を照射し、フォトリソグラフィ法を用いることよって結晶質半導体膜１３０５ａ〜１３０５ｆを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザー光の照射だけで非晶質半導体膜の結晶化を行ってもよい。
【００７３】
結晶化に用いるレーザー発振器としては、連続発振型のレーザービーム（ＣＷレーザービーム）やパルス発振型のレーザービーム（パルスレーザービーム）を用いることができる。ここで用いることができるレーザービームは、Ａｒレーザー、Ｋｒレーザー、エキシマレーザーなどの気体レーザー、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、ガラスレーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザーまたは金蒸気レーザーのうち一種または複数種から発振されるものを用いることができる。このようなレーザービームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザービームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザー（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザーのパワー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、Ａｒイオンレーザー、またはＴｉ：サファイアレーザーは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザービームを発振させると、半導体膜がレーザーによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザーを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
【００７４】
また、ゲート絶縁膜１３０６は、半導体膜１３０５ａ〜１３０５ｆに対し前述の高密度プラズマ処理を行い、表面を酸化又は窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素（ＮＯ２）、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することができる。
【００７５】
このような高密度プラズマを用いた処理により、１〜２０ｎｍ、代表的には５〜１０ｎｍの絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度はきわめて低くすることができる。このような、高密度プラズマ処理は、半導体膜（結晶性シリコン、或いは多結晶シリコン）を直接酸化（若しくは窒化）するため、形成される絶縁膜の厚さは理想的には、ばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
【００７６】
ゲート絶縁膜は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。
【００７７】
また、半導体膜に対し、連続発振レーザー若しくは１０ＭＨｚ以上の周波数で発振するレーザービームを照射しながら一方向に走査して結晶化させて得られた半導体膜１３０５ａ〜１３０５ｆは、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁膜を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高い薄膜トランジスタ（ＴＦＴ）を得ることができる。
【００７８】
次に、ゲート絶縁膜１３０６上に、第１の導電膜と第２の導電膜とを積層して形成する。ここでは、第１の導電膜は、ＣＶＤ法やスパッタリング法等により、２０〜１００ｎｍの厚さで形成する。第２の導電膜は、１００〜４００ｎｍの厚さで形成する。第１の導電膜と第２の導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。第１の導電膜と第２の導電膜の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電膜と第２の導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【００７９】
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、半導体膜１３０５ａ〜１３０５ｆの上方にゲート電極１３０７を形成する。ここでは、ゲート電極１３０７として、第１の導電膜１３０７ａと第２の導電膜１３０７ｂの積層構造で設けた例を示している。
【００８０】
次に、ゲート電極１３０７をマスクとして半導体膜１３０５ａ〜１３０５ｆに、イオンドープ法またはイオン注入法により、ｎ型を付与する不純物元素を低濃度に添加し、その後、フォトリソグラフィ法によりレジストからなるマスクを選択的に形成して、ｐ型を付与する不純物元素を高濃度に添加する。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０１５〜１×１０１９／ｃｍ３の濃度で含まれるように半導体膜１３０５ａ〜１３０５ｆに選択的に導入し、ｎ型を示す不純物領域１３０８を形成する。また、ｐ型を付与する不純物元素としてボロン（Ｂ）を用い、１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように選択的に半導体膜１３０５ｃ、１３０５ｅに導入し、ｐ型を示す不純物領域１３０９を形成する（図９（Ｃ）参照）。
【００８１】
続いて、ゲート絶縁膜１３０６とゲート電極１３０７を覆うように、絶縁膜を形成する。絶縁膜は、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。次に、絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極１３０７の側面に接する絶縁膜１３１０（サイドウォールともよばれる）を形成する。絶縁膜１３１０は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。
【００８２】
続いて、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極１３０７および絶縁膜１３１０をマスクとして用いて、半導体膜１３０５ａ、１３０５ｂ、１３０５ｄ、１３０５ｆにｎ型を付与する不純物元素を高濃度に添加して、ｎ型を示す不純物領域１３１１を形成する。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように半導体膜１３０５ａ、１３０５ｂ、１３０５ｄ、１３０５ｆに選択的に導入し、不純物領域１３０８より高濃度のｎ型を示す不純物領域１３１１を形成する。
【００８３】
以上の工程により、ｎチャネル型薄膜トランジスタ１３００ａ、１３００ｂ、１３００ｄ、１３００ｆとｐチャネル型薄膜トランジスタ１３００ｃ、１３００ｅが形成される（図９（Ｄ）参照）。
【００８４】
ｎチャネル型薄膜トランジスタ１３００ａは、ゲート電極１３０７と重なる半導体膜１３０５ａの領域にチャネル形成領域が形成され、ゲート電極１３０７及び絶縁膜１３１０と重ならない領域にソース領域又はドレイン領域を形成する不純物領域１３１１が形成され、絶縁膜１３１０と重なる領域であってチャネル形成領域と不純物領域１３１１の間に低濃度不純物領域（ＬＤＤ領域）が形成されている。また、ｎチャネル型薄膜トランジスタ１３００ｂ、１３００ｄ、１３００ｆも同様にチャネル形成領域、低濃度不純物領域及び不純物領域１３１１が形成されている。
【００８５】
ｐチャネル型薄膜トランジスタ１３００ｃは、ゲート電極１３０７と重なる半導体膜１３０５ｃの領域にチャネル形成領域が形成され、ゲート電極１３０７と重ならない領域にソース領域又はドレイン領域を形成する不純物領域１３０９が形成されている。また、ｐチャネル型薄膜トランジスタ１３００ｅも同様にチャネル形成領域及び不純物領域１３０９が形成されている。なお、ここでは、ｐチャネル型薄膜トランジスタ１３００ｃ、１３００ｅには、ＬＤＤ領域を設けていないが、ｐチャネル型薄膜トランジスタにＬＤＤ領域を設けてもよいし、ｎチャネル型薄膜トランジスタにＬＤＤ領域を設けない構成としてもよい。
【００８６】
次に、半導体膜１３０５ａ〜１３０５ｆ、ゲート電極１３０７等を覆うように、絶縁膜を単層または積層して形成し、当該絶縁膜上に薄膜トランジスタ１３００ａ〜１３００ｆのソース領域又はドレイン領域を形成する不純物領域１３０９、１３１１と電気的に接続する導電膜１３１３を形成する（図１０（Ａ）参照）。絶縁膜は、ＣＶＤ法、スパッタ法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等により、珪素の酸化物や珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等により、単層または積層で形成する。ここでは、当該絶縁膜を２層で設け、１層目の絶縁膜１３１２ａとして窒化酸化珪素膜で形成し、２層目の絶縁膜１３１２ｂとして酸化窒化珪素膜で形成する。また、導電膜１３１３は、薄膜トランジスタ１３００ａ〜１３００ｆのソース電極又はドレイン電極を形成しうる。
【００８７】
なお、絶縁膜１３１２ａ、１３１２ｂを形成する前、または絶縁膜１３１２ａ、１３１２ｂのうちの１つまたは複数の薄膜を形成した後に、半導体膜の結晶性の回復や半導体膜に添加された不純物元素の活性化、半導体膜の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザーアニール法またはＲＴＡ法などを適用するとよい。
【００８８】
導電膜１３１３は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電膜１３１３は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１３１３を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
【００８９】
次に、導電膜１３１３を覆うように、絶縁膜１３１４を形成し、当該絶縁膜１３１４上に、薄膜トランジスタ１３００ａ、１３００ｆのソース電極又はドレイン電極を形成する導電膜１３１３とそれぞれ電気的に接続する導電膜１３１５ａ、１３１５ｂを形成する。また、薄膜トランジスタ１３００ｂのソース電極又はドレイン電極を形成する導電膜１３１３と電気的に接続する導電膜１３１６を形成する。なお、導電膜１３１５ａ、１３１５ｂと導電膜１３１６は同一の材料で同時に形成してもよい。導電膜１３１５ａ、１３１５ｂと導電膜１３１６は、上述した導電膜１３１３で示したいずれかの材料を用いて形成することができる。
【００９０】
続いて、導電膜１３１６にアンテナとして機能する導電膜１３１７が電気的に接続されるように形成する（図１０（Ｂ）参照）。
【００９１】
絶縁膜１３１４は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【００９２】
導電膜１３１７は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
【００９３】
例えば、スクリーン印刷法を用いてアンテナとして機能する導電膜１３１７を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーのはんだは、低コストであるといった利点を有している。
【００９４】
また、導電膜１３１５ａ、１３１５ｂは、後の工程において本発明の半導体装置に含まれるバッテリーと電気的に接続される配線として機能しうる。また、アンテナとして機能する導電膜１３１７を形成する際に、導電膜１３１５ａ、１３１５ｂに電気的に接続するように別途導電膜を形成し、当該導電膜をバッテリーに接続する配線として利用してもよい。
【００９５】
次に、導電膜１３１７を覆うように絶縁膜１３１８を形成した後、薄膜トランジスタ１３００ａ〜１３００ｆ、導電膜１３１７等を含む層（以下、「素子形成層１３１９」と記す）を基板１３０１から剥離する。ここでは、レーザー光（例えばＵＶ光）を照射することによって、薄膜トランジスタ１３００ａ〜１３００ｆを避けた領域に開口部を形成後（図１０（Ｃ）参照）、物理的な力を用いて基板１３０１から素子形成層１３１９を剥離することができる。また、基板１３０１から素子形成層１３１９を剥離する前に、形成した開口部にエッチング剤を導入して、剥離層１３０３を選択的に除去してもよい。エッチング剤は、フッ化ハロゲンまたはハロゲン間化合物を含む気体又は液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素（ＣｌＦ３）を使用する。そうすると、素子形成層１３１９は、基板１３０１から剥離された状態となる。なお、剥離層１３０３は、全て除去せず一部分を残存させてもよい。こうすることによって、エッチング剤の消費量を抑え剥離層の除去に要する処理時間を短縮することが可能となる。また、剥離層１３０３の除去を行った後にも、基板１３０１上に素子形成層１３１９を保持しておくことが可能となる。また、素子形成層１３１９が剥離された基板１３０１を再利用することによって、コストの削減をすることができる。
【００９６】
絶縁膜１３１８は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。
【００９７】
本実施の形態では、レーザー光の照射により素子形成層１３１９に開口部を形成した後に、当該素子形成層１３１９の一方の面（絶縁膜１３１８の露出した面）に第１のシート材１３２０を貼り合わせた後、基板１３０１から素子形成層１３１９を剥離する（図１１（Ａ）参照）。
【００９８】
次に、素子形成層１３１９の他方の面（剥離により露出した面）に、第２のシート材１３２１を設けた後、加熱処理と加圧処理の一方又は両方を行って第２のシート材１３２１を貼り合わせる（図１１（Ｂ）参照）。第１のシート材１３２０、第２のシート材１３２１として、ホットメルトフィルム等を用いることができる。
【００９９】
また、第１のシート材１３２０、第２のシート材１３２１として、静電気等を防止する帯電防止対策を施したフィルム（以下、帯電防止フィルムと記す）を用いることもできる。帯電防止フィルムとしては、帯電防止可能な材料を樹脂中に分散させたフィルム、及び帯電防止可能な材料が貼り付けられたフィルム等が挙げられる。帯電防止可能な材料が設けられたフィルムは、片面に帯電防止可能な材料を設けたフィルムであってもよいし、両面に帯電防止可能な材料を設けたフィルムであってもよい。さらに、片面に帯電防止可能な材料が設けられたフィルムは、帯電防止可能な材料が設けられた面をフィルムの内側になるように層に貼り付けてもよいし、フィルムの外側になるように貼り付けてもよい。なお、帯電防止可能な材料はフィルムの全面、あるいは一部に設けてあればよい。ここでの帯電防止可能な材料としては、金属、インジウムと錫の酸化物（ＩＴＯ）、両性界面活性剤や陽イオン性界面活性剤や非イオン性界面活性剤等の界面活性剤用いることができる。また、他にも帯電防止材料として、側鎖にカルボキシル基および４級アンモニウム塩基をもつ架橋性共重合体高分子を含む樹脂材料等を用いることができる。これらの材料をフィルムに貼り付けたり、練り込んだり、塗布することによって帯電防止フィルムとすることができる。帯電防止フィルムで封止を行うことによって、商品として取り扱う際に、外部からの静電気等によって半導体素子に悪影響が及ぶことを抑制することができる。
【０１００】
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。
【０１０１】
（実施の形態５）
本実施の形態では、上記実施の形態とは異なる半導体装置の作製方法について説明する。本発明におけるトランジスタは上記実施の形態で説明した絶縁基板上の薄膜トランジスタの他、単結晶基板上のＭＯＳトランジスタで構成することもできる。
【０１０２】
本実施の形態では、半導体装置を構成する回路として、インバータなどを構成するｐチャネル型ＴＦＴ（「Ｐｃｈ−ＴＦＴ」とも表記する。）及びｎチャネル型ＴＦＴ（「Ｎｃｈ−ＴＦＴ」とも表記する。）を代表的に示す。以下、図１２〜図１４に図示する断面図を用いて、半導体装置の作製方法を説明する。
【０１０３】
まず、半導体基板２３００に素子を分離した領域２３０４、２３０６（以下、領域２３０４、２３０６とも記す）を形成する（図１２（Ａ）参照）。半導体基板２３００に設けられた領域２３０４、２３０６は、それぞれ絶縁膜２３０２（フィールド酸化膜ともいう）によって分離されている。また、ここでは、半導体基板２３００としてｎ型の導電型を有する単結晶Ｓｉ基板を用い、半導体基板２３００の領域２３０６にｐウェル２３０７を設けた例を示している。
【０１０４】
また、基板２３００は、半導体基板であれば特に限定されず用いることができる。例えば、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。
【０１０５】
素子分離領域２３０４、２３０６は、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を適宜用いることができる。
【０１０６】
また、半導体基板２３００の領域２３０６に形成されたｐウェルは、半導体基板２３００にｐ型の導電型を有する不純物元素を選択的に導入することによって形成することができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。
【０１０７】
なお、本実施の形態では、半導体基板２３００としてｎ型の導電型を有する半導体基板を用いているため、領域２３０４には不純物元素の導入を行っていないが、ｎ型を示す不純物元素を導入することにより領域２３０４にｎウェルを形成してもよい。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。一方、ｐ型の導電型を有する半導体基板を用いる場合には、領域２３０４にｎ型を示す不純物元素を導入してｎウェルを形成し、領域２３０６には不純物元素の導入を行わない構成としてもよい。
【０１０８】
次に、領域２３０４、２３０６を覆うように絶縁膜２３３２、２３３４をそれぞれ形成する（図１２（Ｂ）参照）。
【０１０９】
絶縁膜２３３２、２３３４は、例えば、熱処理を行い半導体基板２３００に設けられた領域２３０４、２３０６の表面を酸化させることにより酸化珪素膜で絶縁膜２３３２、２３３４を形成することができる。また、熱酸化法により酸化珪素膜を形成した後に、窒化処理を行うことによって酸化珪素膜の表面を窒化させることにより、酸化珪素膜と酸素と窒素を有する膜（酸窒化珪素膜）との積層構造で形成してもよい。
【０１１０】
他にも、上述したように、プラズマ処理を用いて絶縁膜２３３２、２３３４を形成してもよい。例えば、半導体基板２３００に設けられた領域２３０４、２３０６の表面に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、絶縁膜２３３２、２３３４として酸化珪素（ＳｉＯｘ）膜又は窒化珪素（ＳｉＮｘ）膜で形成することができる。また、高密度プラズマ処理により領域２３０４、２３０６の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域２３０４、２３０６の表面に接して酸化珪素膜が形成され、当該酸化珪素膜上に酸窒化珪素膜が形成され、絶縁膜２３３２、２３３４は酸化珪素膜と酸窒化珪素膜とが積層された膜となる。また、熱酸化法により領域２３０４、２３０６の表面に酸化珪素膜を形成した後に高密度プラズマ処理により酸化処理又は窒化処理を行ってもよい。
【０１１１】
また、半導体基板２３００の領域２３０４、２３０６に形成された絶縁膜２３３２、２３３４は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
【０１１２】
次に、領域２３０４、２３０６の上方に形成された絶縁膜２３３２、２３３４を覆うように導電膜を形成する（図１２（Ｃ）参照）。ここでは、導電膜として、導電膜２３３６と導電膜２３３８を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。
【０１１３】
導電膜２３３６、２３３８としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。
【０１１４】
ここでは、導電膜２３３６として窒化タンタルを用いて形成し、その上に導電膜２３３８としてタングステンを用いて積層構造で設ける。また、他にも、導電膜２３３６として、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜２３３８として、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。
【０１１５】
次に、積層して設けられた導電膜２３３６、２３３８を選択的にエッチングして除去することによって、領域２３０４、２３０６の上方の一部に導電膜２３３６、２３３８を残存させ、それぞれゲート電極２３４０、２３４２を形成する（図１３（Ａ）参照）。
【０１１６】
次に、領域２３０４を覆うようにレジストマスク２３４８を選択的に形成し、当該レジストマスク２３４８、ゲート電極２３４２をマスクとして領域２３０６に不純物元素を導入することによって不純物領域を形成する（図１３（Ｂ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、リン（Ｐ）を用いる。
【０１１７】
図１３（Ｂ）においては、不純物元素を導入することによって、領域２３０６にソース領域又はドレイン領域を形成する不純物領域２３５２とチャネル形成領域２３５０が形成される。
【０１１８】
次に、領域２３０６を覆うようにレジストマスク２３６６を選択的に形成し、当該レジストマスク２３６６、ゲート電極２３４０をマスクとして領域２３０４に不純物元素を導入することによって不純物領域を形成する（図１３（Ｃ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、図１３（Ｂ）で領域２３０６に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、領域２３０４にソース領域又はドレイン領域を形成する不純物領域２３７０とチャネル形成領域２３６８を形成される。
【０１１９】
次に、絶縁膜２３３２、２３３４、ゲート電極２３４０、２３４２を覆うように第２の絶縁膜２３７２を形成し、当該第２の絶縁膜２３７２上に領域２３０４、２３０６にそれぞれ形成された不純物領域２３５２、２３７０と電気的に接続する配線２３７４を形成する（図１４参照）。
【０１２０】
第２の絶縁膜２３７２は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０１２１】
配線２３７４は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。配線２３７４は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、配線２３７４を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
【０１２２】
なお、本発明の半導体装置を構成するトランジスタの構造は図示した構造に限定されるものではないことを付記する。例えば、逆スタガ構造、フィンＦＥＴ構造等の構造のトランジスタの構造を取り得る。フィンＦＥＴ構造であることでトランジスタサイズの微細化に伴う短チャネル効果を抑制することができるため好適である。
【０１２３】
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。
【０１２４】
（実施の形態６）
本実施の形態では、上記実施の形態とは異なる半導体装置の作製方法について説明する。本発明におけるトランジスタは上記実施の形態で説明した単結晶基板上のＭＯＳトランジスタとは異なる作製方法で設けられたＭＯＳトランジスタで構成することもできる。
【０１２５】
本実施の形態では、半導体装置を構成する回路として、インバータなどを構成するｐチャネル型ＴＦＴ（「Ｐｃｈ−ＴＦＴ」とも表記する。）及びｎチャネル型ＴＦＴ（「Ｎｃｈ−ＴＦＴ」とも表記する。）を代表的に示す。以下、図１５〜図１８に図示する断面図を用いて、半導体装置の作製方法を説明する。
【０１２６】
まず、基板２６００上に絶縁膜を形成する。ここでは、ｎ型の導電型を有する単結晶Ｓｉを基板２６００として用い、当該基板２６００上に絶縁膜２６０２と絶縁膜２６０４を形成する（図１５（Ａ）参照）。例えば、基板２６００に熱処理を行うことにより絶縁膜２６０２として酸化珪素（ＳｉＯｘ）膜を形成し、当該絶縁膜２６０２上にＣＶＤ法を用いて窒化珪素（ＳｉＮｘ）膜を成膜する。
【０１２７】
また、基板２６００は、半導体基板であれば特に限定されず用いることができる。例えば、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。
【０１２８】
また、絶縁膜２６０４は、絶縁膜２６０２を形成した後に高密度プラズマ処理により当該絶縁膜２６０２を窒化することにより設けてもよい。なお、基板２６００上に設ける絶縁膜は単層又は３層以上の積層構造で設けてもよい。
【０１２９】
次に、絶縁膜２６０４上に選択的にレジストマスク２６０６のパターンを形成し、当該レジストマスク２６０６をマスクとして選択的にエッチングを行うことによって、基板２６００に選択的に凹部２６０８を形成する（図１５（Ｂ）参照）。基板２６００、絶縁膜２６０２、２６０４のエッチングとしては、プラズマを利用したドライエッチングにより行うことができる。
【０１３０】
次に、レジストマスク２６０６のパターンを除去した後、基板２６００に形成された凹部２６０８を充填するように絶縁膜２６１０を形成する（図１５（Ｃ）参照）。
【０１３１】
絶縁膜２６１０は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。ここでは、絶縁膜２６１０として、常圧ＣＶＤ法または減圧ＣＶＤ法によりＴＥＯＳ（テトラエチルオルソシリケート）ガスを用いて酸化珪素膜を形成する。
【０１３２】
次に、研削処理、研磨処理又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行うことによって、基板２６００の表面を露出させる。ここでは、基板２６００の表面を露出させることにより、基板２６００の凹部２６０８に形成された絶縁膜２６１１間に領域２６１２、２６１３が設けられる。なお、絶縁膜２６１１は、基板２６００の表面に形成された絶縁膜２６１０が研削処理、研磨処理又はＣＭＰ処理により除去されることにより得られたものである。続いて、ｐ型の導電型を有する不純物元素を選択的に導入することによって、基板２６００の領域２６１３にｐウェル２６１５を形成する（図１６（Ａ）参照）。
【０１３３】
ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、ボロン（Ｂ）を領域２６１３に導入する。
【０１３４】
なお、本実施の形態では、基板２６００としてｎ型の導電型を有する半導体基板を用いているため、領域２６１２には不純物元素の導入を行っていないが、ｎ型を示す不純物元素を導入することにより領域２６１２にｎウェルを形成してもよい。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。
【０１３５】
一方、ｐ型の導電型を有する半導体基板を用いる場合には、領域２６１２にｎ型を示す不純物元素を導入してｎウェルを形成し、領域２６１３には不純物元素の導入を行わない構成としてもよい。
【０１３６】
次に、基板２６００の領域２６１２、２６１３の表面上に絶縁膜２６３２、２６３４をそれぞれ形成する（図１６（Ｂ）参照）。
【０１３７】
絶縁膜２６３２、２６３４は、例えば、熱処理を行い基板２６００に設けられた領域２６１２、２６１３の表面を酸化させることにより酸化珪素膜で形成することができる。また、熱酸化法により酸化珪素膜を形成した後に、窒化処理を行うことによって酸化珪素膜の表面を窒化させることにより、酸化珪素膜と酸素と窒素を有する膜（酸窒化珪素膜）との積層構造で形成してもよい。
【０１３８】
他にも、上述したように、プラズマ処理を用いて絶縁膜２６３２、２６３４を形成してもよい。例えば、基板２６００に設けられた領域２６１２、２６１３の表面に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、絶縁膜２６３２、２６３４として酸化珪素（ＳｉＯｘ）膜又は窒化珪素（ＳｉＮｘ）膜で形成することができる。また、高密度プラズマ処理により領域２６１２、２６１３の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域２６１２、２６１３の表面に接して酸化珪素膜が形成され、当該酸化珪素膜上に酸窒化珪素膜が形成され、絶縁膜２６３２、２６３４は酸化珪素膜と酸窒化珪素膜とが積層された膜となる。また、熱酸化法により領域２６１２、２６１３の表面に酸化珪素膜を形成した後に高密度プラズマ処理により酸化処理又は窒化処理を行ってもよい。
【０１３９】
なお、基板２６００の領域２６１２、２６１３に形成された絶縁膜２６３２、２６３４は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
【０１４０】
次に、基板２６００に設けられた領域２６１２、２６１３の上方に形成された絶縁膜２６３２、２６３４を覆うように導電膜を形成する（図１６（Ｃ）参照）。ここでは、導電膜として、導電膜２６３６と導電膜２６３８を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。
【０１４１】
導電膜２６３６、２６３８としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。
【０１４２】
ここでは、導電膜２６３６として窒化タンタルを用いて形成し、その上に導電膜２６３８としてタングステンを用いて積層構造で設ける。また、他にも、導電膜２６３６として、窒化タンタル、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜２６３８として、タングステン、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。
【０１４３】
次に、積層して設けられた導電膜２６３６、２６３８を選択的にエッチングして除去することによって、基板２６００の領域２６１２、２６１３の上方の一部に導電膜２６３６、２６３８を残存させ、それぞれゲート電極として機能する導電膜２６４０、２６４２を形成する（図１７（Ａ）参照）。また、ここでは、基板２６００において、導電膜２６４０、２６４２と重ならない領域２６１２、２６１３の表面が露出するようにする。
【０１４４】
具体的には、基板２６００の領域２６１２において、導電膜２６４０の下方に形成された絶縁膜２６３２のうち当該導電膜２６４０と重ならない部分を選択的に除去し、導電膜２６４０と絶縁膜２６３２の端部が概略一致するように形成する。また、基板２６００の領域２６１３において、導電膜２６４２の下方に形成された絶縁膜２６３４のうち当該導電膜２６４２と重ならない部分を選択的に除去し、導電膜２６４２と絶縁膜２６３４の端部が概略一致するように形成する。
【０１４５】
この場合、導電膜２６４０、２６４２の形成と同時に重ならない部分の絶縁膜等を除去してもよいし、導電膜２６４０、２６４２を形成後残存したレジストマスク又は当該導電膜２６４０、２６４２をマスクとして重ならない部分の絶縁膜等を除去してもよい。
【０１４６】
次に、基板２６００の領域２６１２、２６１３に不純物元素を選択的に導入する（図１７（Ｂ）参照）。ここでは、領域２６１３に導電膜２６４２をマスクとしてｎ型を付与する低濃度の不純物元素を選択的に導入し、領域２６１２に導電膜２６４０をマスクとしてｐ型を付与する低濃度の不純物元素を選択的に導入する。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。
【０１４７】
次に、導電膜２６４０、２６４２の側面に接するサイドウォール２６５４を形成する。具体的には、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。そして、当該絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電膜２６４０、２６４２の側面に接するように形成することができる。なお、サイドウォール２６５４は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。また、ここでは、サイドウォール２６５４は、導電膜２６４０、２６４２の下方に形成された絶縁膜の側面にも接するように形成されている。
【０１４８】
続いて、当該サイドウォール２６５４、導電膜２６４０、２６４２をマスクとして基板２６００の領域２６１２、２６１３に不純物元素を導入することによって、ソース領域又はドレイン領域として機能する不純物領域を形成する（図１７（Ｃ）参照）。ここでは、基板２６００の領域２６１３にサイドウォール２６５４と導電膜２６４２をマスクとして高濃度のｎ型を付与する不純物元素を導入し、領域２６１２にサイドウォール２６５４と導電膜２６４０をマスクとして高濃度のｐ型を付与する不純物元素を導入する。
【０１４９】
その結果、基板２６００の領域２６１２には、ソース領域又はドレイン領域を形成する不純物領域２６５８と、ＬＤＤ領域を形成する低濃度不純物領域２６６０と、チャネル形成領域２６５６が形成される。また、基板２６００の領域２６１３には、ソース領域又はドレイン領域を形成する不純物領域２６６４と、ＬＤＤ領域を形成する低濃度不純物領域２６６６と、チャネル形成領域２６６２が形成される。
【０１５０】
なお、本実施の形態では、導電膜２６４０、２６４２と重ならない基板２６００の領域２６１２、２６１３を露出させた状態で不純物元素の導入を行っている。従って、基板２６００の領域２６１２、２６１３にそれぞれ形成されるチャネル形成領域２６５６、２６６２は導電膜２６４０、２６４２と自己整合的に形成することができる。
【０１５１】
次に、基板２６００の領域２６１２、２６１３上に設けられた絶縁膜や導電膜等を覆うように第２の絶縁膜２６７７を形成し、当該第２の絶縁膜２６７７に開口部２６７８を形成する（図１８（Ａ）参照）。
【０１５２】
第２の絶縁膜２６７７は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０１５３】
次に、ＣＶＤ法を用いて開口部２６７８に導電膜２６８０を形成し、当該導電膜２６８０と電気的に接続するように第２の絶縁膜２６７７上に導電膜２６８２ａ〜２６８２ｄを選択的に形成する（図１８（Ｂ）参照）。
【０１５４】
導電膜２６８０、２６８２ａ〜２６８２ｄは、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電膜２６８０、２６８２ａ〜２６８２ｄは、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜２６８０、２６８２ａ〜２６８２ｄを形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。ここでは、導電膜２６８０はＣＶＤ法によりタングステン（Ｗ）を選択成長することにより形成することができる。
【０１５５】
以上の工程により、基板２６００の領域２６１２に形成されたｐ型のトランジスタと、領域２６１３に形成されたｎ型のトランジスタとを具備する半導体装置を得ることができる。
【０１５６】
なお本発明のトランジスタを構成するトランジスタの構造は図示した構造に限定されるものではないことを付記する。例えば、逆スタガ構造、フィンＦＥＴ構造等の構造のトランジスタの構造を取り得る。フィンＦＥＴ構造であることでトランジスタサイズの微細化に伴う短チャネル効果を抑制することができるため好適である。
【０１５７】
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。
【０１５８】
（実施の形態７）
図１９を用いて、上記実施の形態で説明したＲＦＩＤタグとして機能する半導体装置３０００の使用方法を説明する。
【０１５９】
半導体装置の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１９（Ａ）参照）、包装用容器類（包装紙やボトル等、図１９（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１９（Ｂ）参照）、乗り物類（自転車等、図１９（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札（図１９（Ｅ）、図１９（Ｆ）参照）等の物品に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。
【０１６０】
本発明の半導体装置３０００は、本発明の記憶素子を有し、プリント基板への実装や、表面に貼ったり、埋め込んだりすることにより、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりして各物品に固定される。本発明の半導体装置３０００は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置３０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。
【０１６１】
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。
【図面の簡単な説明】
【０１６２】
【図１】本発明のクロック同期回路の一例を示す図。
【図２】本発明のクロック同期回路のフローチャートの一例を示す図。
【図３】本発明のクロック同期回路のタイミングチャートの一例を示す図。
【図４】本発明のクロック同期回路の一例を示す図。
【図５】従来の半導体装置を示す図。
【図６】従来の半導体装置のタイミングチャートを示す図。
【図７】本発明の半導体装置の一例を示す図。
【図８】本発明の半導体装置の一例を示す図。
【図９】本発明の半導体装置の作製方法の一例を示す図。
【図１０】本発明の半導体装置の作製方法の一例を示す図。
【図１１】本発明の半導体装置の作製方法の一例を示す図。
【図１２】本発明の半導体装置の作製方法の一例を示す図。
【図１３】本発明の半導体装置の作製方法の一例を示す図。
【図１４】本発明の半導体装置の作製方法の一例を示す図。
【図１５】本発明の半導体装置の作製方法の一例を示す図。
【図１６】本発明の半導体装置の作製方法の一例を示す図。
【図１７】本発明の半導体装置の作製方法の一例を示す図。
【図１８】本発明の半導体装置の作製方法の一例を示す図。
【図１９】本発明の半導体装置の使用形態の一例を示す図。
【符号の説明】
【０１６３】
１０１ 信号
１０２ データ信号
１０３ 信号
１０４ 信号
１０５ 反転信号
１０６ リセット信号
１０７ クロック信号
１０８ 信号
１１０ 送信回路
１１１ 基準クロック発生回路
１１２ データ信号発生回路
１１４ ＮＯＴ回路
１１５ ＡＮＤ回路
１１７ 信号
１２０ 受信回路
１２１ 記憶手段
１２１ ラッチ回路
１２２ 記憶手段
１２２ ラッチ回路
１２３ 手段
１２３ ＮＯＴ回路
１２４ 手段
１２４ ＡＮＤ回路
１２５ 基準クロック発生回路
１２６ 基準クロックカウンター回路
１２７ 分周回路
１２８ 受信回路動作用基準クロック発生回路
３０６ 基準クロックカウンター値
３０７ 受信回路動作用基準クロック信号
３０８ 時間差
３０９ 時間差
３１０ 期間
４０１ 受信回路動作用基準クロック信号
４０２ データ信号
４０３ 論理値
４０４ データ信号
４０５ 論理値
４０６ 期間
４０７ 期間
４１０ 送信回路
４１１ 基準クロック発生回路
４１２ データ信号発生回路
４２０ 受信回路
４２１ 基準クロック発生回路
４２２ ロジック回路
４２３ 分周回路
４２４ 受信回路動作用基準クロック発生回路
５０１ 信号
５０２ リセット信号
５１０ データ信号カウンター回路
５１１ カウンター値比較回路
【特許請求の範囲】
【請求項１】
受信したデータの変化点を検出し、リセット信号を出力する手段と、
クロック信号を出力する基準クロック発生回路と、
前記クロック信号をカウントする基準クロックカウンター回路とを有し、
前記基準クロックカウンター回路は、前記リセット信号が入力された場合に前記クロック信号をカウントして得られたカウンター値をリセットすることを特徴とするクロック同期回路。
【請求項２】
受信したデータの変化点を検出し、リセット信号を出力する手段と、
クロック信号を出力する基準クロック発生回路と、
前記クロック信号をカウントする基準クロックカウンター回路と、
前記基準クロックカウンター回路から出力された信号を分周する分周回路と、
前記分周回路から出力された信号により回路動作用基準クロック信号を出力する手段とを有し、
前記基準クロックカウンター回路は、前記リセット信号が入力された場合に前記クロック信号をカウントして得られたカウンター値をリセットすることを特徴とするクロック同期回路。
【請求項３】
請求項１又は請求項２において、
前記受信したデータの変化点を検出し、リセット信号を出力する手段は、
第１の記憶手段と、第２の記憶手段と、前記第１の記憶手段に記憶された第１の信号と前記第２の記憶手段に記憶された第２の信号とを比較する比較手段とを有することを特徴とするクロック同期回路。
【請求項４】
請求項３において、
前記第１の記憶手段と前記第２の記憶手段の一方又は両方は、ラッチ回路であることを特徴とするクロック同期回路。
【請求項５】
受信したデータ信号の変化点を検出するデータ信号カウンター回路と、
前記データ信号カウンター回路から出力された信号が入力されるカウンター値比較回路と、
クロック信号を出力する基準クロック発生回路と、
前記クロック信号をカウントする基準クロックカウンター回路と、
前記基準クロックカウンター回路から出力された信号を分周する分周回路と、
前記分周回路から出力された信号により回路動作用基準クロック信号を出力する手段とを有し、
前記カウンター値比較回路は、前記データ信号カウンター回路から出力される信号に応じてリセット信号を出力し、
前記基準クロックカウンター回路は、前記リセット信号によって、前記クロック信号をカウントして得られたカウンター値をリセットすることを特徴とするクロック同期回路。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記基準クロック発生回路は、リングオシレータ又は水晶発振器を有することを特徴とするクロック同期回路。
【請求項７】
アンテナを備えリーダ／ライタと無線通信により信号の送受信を行う半導体装置であって、
前記リーダ／ライタから受信したデータ信号の変化点を検出し、リセット信号を出力する手段と、
クロック信号を出力する基準クロック発生回路と、
前記クロック信号をカウントする基準クロックカウンター回路とを有し、
前記基準クロックカウンター回路は、前記リセット信号が入力された場合に前記クロック信号をカウントして得られたカウンター値をリセットすることを特徴とする半導体装置。
【請求項８】
アンテナを備えリーダ／ライタと無線通信により信号の送受信を行う半導体装置であって、
前記リーダ／ライタから受信したデータ信号の変化点を検出し、リセット信号を出力する手段と、
クロック信号を出力する基準クロック発生回路と、
前記クロック信号をカウントする基準クロックカウンター回路と、
前記基準クロックカウンター回路から出力された信号を分周する分周回路と、
前記分周回路から出力された信号により回路動作用基準クロック信号を出力する手段とを有し、
前記基準クロックカウンター回路は、前記リセット信号が入力された場合に前記クロック信号をカウントして得られたカウンター値をリセットすることを特徴とする半導体装置。
【請求項９】
請求項７又は請求項８において、
前記受信したデータの変化点を検出し、リセット信号を出力する手段は、
第１の記憶手段と、第２の記憶手段と、前記第１の記憶手段に記憶された第１の信号と前記第２の記憶手段に記憶された第２の信号とを比較する比較手段とを有することを特徴とする半導体装置。
【請求項１０】
請求項９において、
前記第１の記憶手段と前記第２の記憶手段の一方又は両方は、ラッチ回路であることを特徴とする半導体装置。
【請求項１１】
アンテナを備えリーダ／ライタと無線通信により信号の送受信を行う半導体装置であって、
前記リーダ／ライタから受信したデータ信号の変化点を検出するデータ信号カウンター回路と、
前記データ信号カウンター回路から出力された信号が入力されるカウンター値比較回路と、
クロック信号を出力する基準クロック発生回路と、
前記クロック信号をカウントする基準クロックカウンター回路と、
前記基準クロックカウンター回路から出力された信号を分周する分周回路と、
前記分周回路から出力された信号により回路動作用基準クロック信号を出力する手段とを有し、
前記カウンター値比較回路は、前記データ信号カウンター回路から出力される信号に応じてリセット信号を出力し、
前記基準クロックカウンター回路は、前記リセット信号によって、前記クロック信号をカウントして得られたカウンター値をリセットすることを特徴とする半導体装置。
【請求項１２】
請求項７乃至請求項１１のいずれか一項において、
前記基準クロック発生回路は、リングオシレータ又は水晶発振器を有することを特徴とする半導体装置。
【請求項１】
受信したデータの変化点を検出し、リセット信号を出力する手段と、
クロック信号を出力する基準クロック発生回路と、
前記クロック信号をカウントする基準クロックカウンター回路とを有し、
前記基準クロックカウンター回路は、前記リセット信号が入力された場合に前記クロック信号をカウントして得られたカウンター値をリセットすることを特徴とするクロック同期回路。
【請求項２】
受信したデータの変化点を検出し、リセット信号を出力する手段と、
クロック信号を出力する基準クロック発生回路と、
前記クロック信号をカウントする基準クロックカウンター回路と、
前記基準クロックカウンター回路から出力された信号を分周する分周回路と、
前記分周回路から出力された信号により回路動作用基準クロック信号を出力する手段とを有し、
前記基準クロックカウンター回路は、前記リセット信号が入力された場合に前記クロック信号をカウントして得られたカウンター値をリセットすることを特徴とするクロック同期回路。
【請求項３】
請求項１又は請求項２において、
前記受信したデータの変化点を検出し、リセット信号を出力する手段は、
第１の記憶手段と、第２の記憶手段と、前記第１の記憶手段に記憶された第１の信号と前記第２の記憶手段に記憶された第２の信号とを比較する比較手段とを有することを特徴とするクロック同期回路。
【請求項４】
請求項３において、
前記第１の記憶手段と前記第２の記憶手段の一方又は両方は、ラッチ回路であることを特徴とするクロック同期回路。
【請求項５】
受信したデータ信号の変化点を検出するデータ信号カウンター回路と、
前記データ信号カウンター回路から出力された信号が入力されるカウンター値比較回路と、
クロック信号を出力する基準クロック発生回路と、
前記クロック信号をカウントする基準クロックカウンター回路と、
前記基準クロックカウンター回路から出力された信号を分周する分周回路と、
前記分周回路から出力された信号により回路動作用基準クロック信号を出力する手段とを有し、
前記カウンター値比較回路は、前記データ信号カウンター回路から出力される信号に応じてリセット信号を出力し、
前記基準クロックカウンター回路は、前記リセット信号によって、前記クロック信号をカウントして得られたカウンター値をリセットすることを特徴とするクロック同期回路。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記基準クロック発生回路は、リングオシレータ又は水晶発振器を有することを特徴とするクロック同期回路。
【請求項７】
アンテナを備えリーダ／ライタと無線通信により信号の送受信を行う半導体装置であって、
前記リーダ／ライタから受信したデータ信号の変化点を検出し、リセット信号を出力する手段と、
クロック信号を出力する基準クロック発生回路と、
前記クロック信号をカウントする基準クロックカウンター回路とを有し、
前記基準クロックカウンター回路は、前記リセット信号が入力された場合に前記クロック信号をカウントして得られたカウンター値をリセットすることを特徴とする半導体装置。
【請求項８】
アンテナを備えリーダ／ライタと無線通信により信号の送受信を行う半導体装置であって、
前記リーダ／ライタから受信したデータ信号の変化点を検出し、リセット信号を出力する手段と、
クロック信号を出力する基準クロック発生回路と、
前記クロック信号をカウントする基準クロックカウンター回路と、
前記基準クロックカウンター回路から出力された信号を分周する分周回路と、
前記分周回路から出力された信号により回路動作用基準クロック信号を出力する手段とを有し、
前記基準クロックカウンター回路は、前記リセット信号が入力された場合に前記クロック信号をカウントして得られたカウンター値をリセットすることを特徴とする半導体装置。
【請求項９】
請求項７又は請求項８において、
前記受信したデータの変化点を検出し、リセット信号を出力する手段は、
第１の記憶手段と、第２の記憶手段と、前記第１の記憶手段に記憶された第１の信号と前記第２の記憶手段に記憶された第２の信号とを比較する比較手段とを有することを特徴とする半導体装置。
【請求項１０】
請求項９において、
前記第１の記憶手段と前記第２の記憶手段の一方又は両方は、ラッチ回路であることを特徴とする半導体装置。
【請求項１１】
アンテナを備えリーダ／ライタと無線通信により信号の送受信を行う半導体装置であって、
前記リーダ／ライタから受信したデータ信号の変化点を検出するデータ信号カウンター回路と、
前記データ信号カウンター回路から出力された信号が入力されるカウンター値比較回路と、
クロック信号を出力する基準クロック発生回路と、
前記クロック信号をカウントする基準クロックカウンター回路と、
前記基準クロックカウンター回路から出力された信号を分周する分周回路と、
前記分周回路から出力された信号により回路動作用基準クロック信号を出力する手段とを有し、
前記カウンター値比較回路は、前記データ信号カウンター回路から出力される信号に応じてリセット信号を出力し、
前記基準クロックカウンター回路は、前記リセット信号によって、前記クロック信号をカウントして得られたカウンター値をリセットすることを特徴とする半導体装置。
【請求項１２】
請求項７乃至請求項１１のいずれか一項において、
前記基準クロック発生回路は、リングオシレータ又は水晶発振器を有することを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２００８−３５５０５（Ｐ２００８−３５５０５Ａ）
【公開日】平成２０年２月１４日（２００８．２．１４）
【国際特許分類】
【出願番号】特願２００７−１７０６７７（Ｐ２００７−１７０６７７）
【出願日】平成１９年６月２８日（２００７．６．２８）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２０年２月１４日（２００８．２．１４）
【国際特許分類】
【出願日】平成１９年６月２８日（２００７．６．２８）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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