【課題】 水晶発振器を用いながらも、その突発的な周波数変化を検知し、状況によっては補正することのできる周波数基準信号の発生装置および発生方法を提供する。
【解決手段】 ｎ個（ｎは３以上の整数）の例えば水晶発振器を用いた信号発生装置ＯＳＣ１〜ＯＳＣｎと、信号発生装置ＯＳＣ１の出力信号を基準信号として出力する出力信号切換手段ＳＷと、その基準信号を基準にして残りの信号発生装置の出力信号の周波数を検出するｎ−１個の周波数検出手段（ゲート信号作成回路ＧＳＧ、パルスカウンタＰＣ１〜ＰＣｎ−１）を備え、その周波数検出手段の出力は外部に出力される。そして、出力信号切換手段ＳＷは、周波数検出手段の出力に基づいて基準信号の周波数に突発的な変化があったと判断された場合に、制御信号に基づいて他の信号発生装置の出力信号を基準信号として出力するように切り換える。 （もっと読む）

【課題】 １つのカウンタとクロック個数差検出部とを利用して、位相が同期されない２クロック信号の周波数を比較して、周波数ロックを判別(所望の周波数精度内にあるか否かを判別)することにより、集積化が容易な周波数ロック検出器を提供すること。
【解決手段】 本発明は、周波数ロック検出器において、外部から基準クロック信号を受け取って、基準クロック信号のクロック個数をカウントするためのカウンタと、前記外部から受け取った基準クロック信号と、前記基準クロック信号と互いに位相が同期されない復元されたクロック信号とのクロック個数の差を検出するためのクロック個数差検出部と、前記カウンタと前記クロック個数差検出部の結果値とを利用して、周波数ロックを判別するためのロック判別部とを備える。 （もっと読む）

【課題】選択回路部で選択する遅延クロック信号を切り替える時に生じるジッタを抑制することができるクロック遅延回路を提供する。
【解決手段】本発明のクロック遅延回路は、クロック信号を遅延させた遅延クロック信号を出力する遅延回路部と、遅延回路部から出力される遅延クロック信号を任意に選択して出力する選択回路部とを有しており、遅延回路部と選択回路部との間に直列にジッタ抑制素子が接続されている。 （もっと読む）

【課題】周波数粗調整回路を備えるＰＬＬ回路において、その安定性を向上させることができ、ロック時間も短縮することができるようにする。
【解決手段】本発明のＰＬＬ回路は、電圧制御発振器の発振周波数を粗調整する周波数粗調整回路を備えている。周波数粗調整回路は、チャージポンプから出力されるコントロール電圧と基準電圧とを比較して、その比較結果となるアップ信号およびダウン信号を出力する比較器と、この比較器から出力されるアップ信号およびダウン信号に応じてアップカウントまたはダウンカウントされ、電圧制御発振器の発振周波数を粗調整するためのカウント値を出力するカウンタとを備えている。そして、比較器から出力されるアップ信号と位相比較器から出力されるダウン信号とがワイヤード接続され、比較器から出力されるダウン信号と位相比較器から出力されるアップ信号とがワイヤード接続されている。 （もっと読む）

【課題】小型で設計や調整が容易な発振周波数制御回路を提供すること。
【解決手段】入力されるアナログ制御電圧に応じた周波数の発振信号を生成する発振回路から出力される、発振信号の周波数を計数する周波数カウンタと、入力されるデジタル値に応じて前記アナログ制御電圧を生成する複数のＤ／Ａコンバータと、入力される制御信号に応じたデジタル値を生成するデジタル値生成回路と、周波数カウンタにより計数される周波数を基準の周波数と比較して、比較の結果に応じて前記デジタル値生成回路に入力する制御信号を生成する演算回路とを備える発振周波数制御回路を提供する。 （もっと読む）

ＤＰＣ（２００）であって、周波数源（２０）と、クロック信号を受信し複数の位相シフトされたクロック信号を生成する遅延ロックループ（２２０）と、合成信号の所望の周波数を識別する入力信号を受信する為の、ＤＰＳ（２８２）とＤＡＣ（２８４）とを有した制御装置（２８０）と、複数の位相シフトされたクロック信号を受信し、位相シフトされたクロック信号の１シーケンスを選択し、粗い合成信号を出力する選択回路（２７０）と、可変遅延セル（２９０）とがあるＤＰＣ（２００）であり、可変遅延セル（２９０）が、粗い合成信号を修正して、周波数が実質的には所望の周波数である合成信号（２９２）を生成する為に、粗い合成信号を受信するべく選択回路に結合された第１の入力と、微同調調整信号を受信する為に制御装置に結合された第２の入力とを有している。ＤＰＣには更に、ＤＰＣを較正するトレーニング装置がある。
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【課題】 プリスケーラのモジュラスを大きく維持したまま、可変分周器の総分周数の設定範囲の下限を低減させて基準周波数を高くすることで、ロックアップタイムの短縮と消費電力の削減とを両立する周波数シンセサイザ、を提供する。
【解決手段】 位相比較器(1)、チャージポンプ(5)、及びＬＰＦ(2)により基準信号(fr)と比較信号(fd)との間の位相差に応じて生成される制御信号(Vf)に従い、ＶＣＯ(3)は発振周波数(fv)を調整する。プリスケーラ(6)はＶＣＯ(3)の出力信号(fv)を一定のモジュラス（（k＋2）個の整数からモード信号(S、S1、S2、…、Sk)に従って選択される）で分周する。プリスケーラ(6)の出力パルス(fc)を、メインカウンタ(7)は分周数(N)までカウントし、（k＋1）個のスワロウカウンタ(8、9)は順次、各分周数(A₀、A₁、…)までカウントする。モード制御部(10)は各カウンタ(7、8、9)の出力信号に応じ、モード信号(S、S1、…、Sk)を切り換える。 （もっと読む）

要約書なし。 （もっと読む）

【課題】 伝送信号のＳ／Ｎ比が低い場合であっても正確にビット判定を行うことができて、ビット誤りを低減可能な位相比較器、ＰＬＬ回路、ＦＬＬ回路、ビット同期回路、受信装置を提供する。
【解決手段】 位相比較器９は、積分器１〜３と、積分器１の出力と積分器２の出力との差を出力する加算器４と、積分器１の出力と積分器２の出力との和を出力する加算器５と、加算器４の出力の極性から各ビットを判定し、ビット判定結果を復調データＳｄとして出力するビット判定器６と、加算器５の出力の１／２（半値）と積分器３の出力との差を出力する加算器７と、加算器７の出力にビット判定器６の出力を乗じて位相誤差信号Ｓｐとして出力する乗算器８とから構成される。積分器１〜３は、前半積分区間信号Ｓａ、後半積分区間信号Ｓｂ、中間積分区間信号ＳｃがＨレベルのときのみ積分動作を各々行う。 （もっと読む）

【課題】 ループ利得の変動を抑圧できるループ利得検出回路を備えたＰＬＬ回路を提供する。
【解決手段】 ＰＬＬ回路内の電圧発振器１で駆動されるカウンタ６と、その出力を周期的に積算するアキュームレータ（ＡＣＬ）と、ＡＣＬのカウント値とレジスタ９に予め設定された設計値とを比較する比較演算回路部８を設け、ＡＣＬのカウント値がループ利得と反比例することを応用してＰＬＬ回路のループ利得を検出する。検出結果に基づいてチャージポンプ電流等でループ利得の補正を行ってループ利得を校正する。これにより、ＰＬＬ回路は、ＰＬＬを構成する各素子の特性のばらつきに影響しない安定したループ特性を保つことができる。 （もっと読む）

【課題】 シグマデルタ変調器を共有して、チップで占める面積を減少させることができる受信及び送信用の分数分周位相固定ループを利用した周波数合成器及び周波数合成方法を提供する。
【解決手段】 ＣＤＭＡ技術等を利用した無線移動通信で、送信チャンネル周波数と受信チャンネル周波数とは一定の間隔を維持する。これを利用して、基準周波数を出力するカウンタの値を調節して、周波数合成器を構成する送信用と受信用の分数分周位相固定ループの小数分周比を同一に維持させると、シグマデルタ変調器と基準周波数を決定するカウンタの数を一つに減少させることができる。従って、周波数合成器のチップ面積を大幅に減少させ、消耗電流量も減少させることができる。 （もっと読む）

【課題】基準クロック信号が途絶えた場合の動作を実現する構成が、その基準クロック信号の周波数に依存しない信号発生装置を提供する。
【解決手段】第１の位相比較器２２は、基準クロック信号と電圧制御発振器１２が出力する信号との位相関係に基づく信号ＰＤ１を出力する。第２の位相比較器２４は、自走クロック発生器が出力する信号と電圧制御発振器１２が出力する信号との位相関係に基づく信号ＰＤ２を出力する。外部／自走切り換えスイッチ６０は、ＰＤ１とＰＤ２のいずれかを選択して、ループフィルタ１４に入力する。 （もっと読む）

【課題】 ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）のチャージポンプ回路でアイドルパスを間欠的に有効化することで省電力化を図る場合に、制御の誤動作の起こる可能性が高いロックイン過程において、アイドルパス制御の抑制を行うこと。
【解決手段】 ＰＬＬがロックされてロック検出器８の出力ｉが正論理の時に限り、アイドルパスの制御を行う。基準発振器１と周波数可変発振器２を分周するカウンタ９、１０にパルス幅の制御回路１１、１２を付加し、ラスター信号ｃとローカル信号ｄのパルス幅をチャージポンプの電流源の起動に充分な長さに設定する。これら２信号とロック検出器８の反転出力の論理和をとることでアイドルパス有効化信号ｈを作る。 （もっと読む）

【課題】源振クロックで所定サイクル毎に周波数を測定することで、ＰＬＬ回路が安定したことをＬＳＩ内部等で検査可能にする。
【解決手段】ＰＬＬクロック出力安定化回路は、基準クロックclkを固定又は可変の逓倍数Nで逓倍してＰＬＬクロックpll_clkを出力するＰＬＬ回路１０と、一定期間の間、前記ＰＬＬクロックpll_clkでカウントアップするカウンタ１７と、カウンタ１７のカウント値と固定又は可変の逓倍数Nとを比較する比較回路１８と、一定期間の間、比較回路１８の比較値の等しい状態が続いた回数だけカウントアップするカウンタ２０と、カウンタ２０のカウント値が安定待ち回数ｋに達したときに出力イネーブル信号enableを生成し、出力イネーブル信号enableにより、ＰＬＬクロックpll_clkを遮断していたゲート回路２５を開いてＰＬＬクロックpll_clkを通過させる出力手段とを備えている。 （もっと読む）

【課題】 使用周波数帯を決定するまでに要する時間が長くならないとともに回路の占有面積を小さくすることができ、また、リセット信号等の遅延により誤った周波数帯が選択されない自動バンド選択回路を備えたＰＬＬ回路を内蔵した高周波ＩＣを提供する。
【解決手段】 ＶＣＯ１１の発振周波数を制御するＰＬＬループにおいて、所定の周波数の基準信号に対する可変分周回路１２の出力の位相の進みまたは遅れを判別する判別回路２２と、該判別回路の出力に基づいてＶＣＯの周波数帯を切り替える信号を生成する自動バンド選択回路２０と、信号の遅延に基づく位相判別におけるずれを測定しそれを補償するような遅延を固定分周回路１４で分周された信号に与える遅延補償回路２５とを設け、２分探査方式でＶＣＯの周波数帯を切り替えながら最適な周波数帯を見つけて使用周波数帯を決定するようにした。 （もっと読む）

位相ノイズおよび内部発生器内のミスマッチによって発生するノイズを抑制して周波数ジェネレータのＳＮＲを向上させるシステム及び方法である。このノイズ抑制はスプリアスノイズ信号を発生器のループ帯域幅外にシフトする変調方式によって行われる。このシフトにより、例えば発生器の信号パス上のフィルタを使用して、ノイズ信号を完全に除去できるか又は所望の程度まで除去できる。一実施形態では、所望の程度のノイズ抑制を行うため、シグマデルタ変調器により、ＰＬＬ回路のフィードバックパス上のパルススワロ分周器の値が制御される。別の実施形態では、ＰＬＬ回路に入力されるレファレンス信号を変調することにより、ノイズが抑制される。別の実施形態では、所望の周波数シフトを行うため、前記の変調形式が組み合わされる。これら変調技術により、ロックタイムがより速くなるとともに、周波数ジェネレータのＳＮＲが大幅に向上する。
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【課題】 １ＰＰＳ信号等の定期信号に基づいて発振周波数を制御する場合に、その受信障害が発生しても好適な周波数での発振を維持することができる発振装置を提供する。
【解決手段】 指示値に応じた周波数で発振する発振部２６と、定期信号である１ＰＰＳ信号を受信するＧＰＳ受信機２４と、前記定期信号の各受信間隔における発振部２６の発振回数を計数するカウンタ２２と、計数される発振回数に応じて指示値を順次決定し、発振部２６に供給する加算器１２及び制御器１４と、を含む発振装置１０において、制御器１４は順次決定される指示値を記憶するとともに、前記定期信号の受信障害が発生した場合に、その記憶内容に基づいて指示値を発振部２６に供給する。 （もっと読む）

【課題】異なる周波数でも可能な、自動テスト装置（ＡＴＥ）のチャネル間の位相と周波数同期化を提供することのできる方法およびシステムを提供する。
【解決手段】本発明は、複数のデジタルクロック（ＰＣＬＫ）を同期信号（ＳＹＮＣ）に同期させる方法を提供する。方法は、基準クロック（ＲＣＬＫ）を中央で生成するステップと、基準クロック（ＲＣＬＫ）からデジタルクロック（ＰＣＬＫ）を、クロック乗算手段を用いて合成するステップと、クロック乗算手段を同期信号（ＳＹＮＣ）に応答してリセットするステップと、クロック乗算手段の出力信号（ＶＣＬＫ）をクロック乗算手段の整定時間中、マスキングするステップと、を含む。 （もっと読む）

受信用ＶＣＯ（２５０）と送信用ＶＣＯ（２４０ａ，２４０ｂ）と中間周波数用ＶＣＯ（２３０）のうち少なくとも１つのＶＣＯが変復調回路と共に１つの半導体チップ上に形成された通信用半導体集積回路において、オンチップのＶＣＯを複数の周波数帯で動作可能に構成し、また該ＶＣＯの発振周波数を測定する回路（２２）および測定された値を記憶する記憶回路（１８）と該記憶回路に記憶されている測定値と外部からの設定値とを比較して上記ＶＣＯの使用周波数帯を決定する回路（１９）を設けるとともに、該記憶回路の記憶データを外部へ読出しまた外部から書き込むことができるように構成した。
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クロック捕捉同期回路は、まず基準クロック信号から同期クロック信号を生成し、そして同期クロック信号を捕捉し、基準クロック信号が除かれた後も同期クロック信号を出力し続ける。クロック捕捉同期回路はまた、同期クロック信号の入力依存ジッタを低減する。本発明により、基準クロック信号が除かれた後、同期クロック信号を出力し続けるクロック同期回路が提供される。また、本発明により、同期クロック出力信号の入力依存ジッタをもし除去しないとしても低減はするクロック同期回路が提供される。
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