遅延同期回路及び半導体集積回路装置
【課題】遅延同期回路において、定常位相誤差を発生させることなく遅延同期ループの誤動作を回避することができる技術を提供する。
【解決手段】遅延同期回路において、遅延同期ループ（ＤＬ）１の外に制御回路（ＣＮＴ）２を設け、遅延同期ループ１の位相比較において、基準信号（Ｆｒ）と出力信号（Ｆｏ）の位相比較の対応関係が設定周期分ずれるように、制御回路２から遅延同期ループ１に制御信号（Ｓ）を出力する。
【解決手段】遅延同期回路において、遅延同期ループ（ＤＬ）１の外に制御回路（ＣＮＴ）２を設け、遅延同期ループ１の位相比較において、基準信号（Ｆｒ）と出力信号（Ｆｏ）の位相比較の対応関係が設定周期分ずれるように、制御回路２から遅延同期ループ１に制御信号（Ｓ）を出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延同期回路、及びそれを用いた半導体集積回路装置に関し、特に遅延同期回路の誤動作回避技術に関する。
【背景技術】
【０００２】
本発明者が検討した技術として、例えば、遅延同期回路においては、以下の技術が考えられる。
【０００３】
一般に半導体集積回路装置には、基準信号である発振子の出力信号とデータを処理する論理回路の動作クロックとの同期をとるために遅延同期回路（ＤＬＬ）が搭載される。また、近年、半導体集積回路装置の高速化に伴い、論理回路の動作クロックを高速化するため、上記遅延同期回路（ＤＬＬ）に非特許文献１記載の入力信号周波数の逓倍クロックを出力することができるエッジコンバイナ型ＤＬＬが用いられている。
【０００４】
このＤＬＬが所望の動作を満たすためにＤＬＬループ内において対策を行うことが知られている。例えば、特許文献１〜４に、ＤＬＬ誤動作回避技術が開示されている。
【０００５】
特許文献１には、基準クロックと位相比較器の入力の間に制御回路を設けて、その制御回路により、基準クロックの１クロック分をマスクする技術が開示されている（例えば、特許文献１の図２等参照）。
【０００６】
特許文献２には、基準クロックと位相比較器の入力の間に比較器イネーブル信号発生器を設けて、その比較器イネーブル信号発生器により、基準クロックの入力を制御する技術が開示されている（例えば、特許文献２の図３等参照）。
【０００７】
特許文献３には、帰還信号と位相比較器の入力の間にダミーのバッファを設けて、基準クロック入力との遅延時間の差を調整する技術が開示されている（例えば、特許文献３の図６３等参照）。
【特許文献１】特開２００５−３１１５４３号公報
【特許文献２】特開２００５−２５１３７０号公報
【特許文献３】特開２００１−０５６７２３号公報
【特許文献４】特開２００２−６４３７１号公報
【非特許文献１】ジョージ・チエン（George Chien）他、「ア・９００メガヘルツ・ローカル・オシレータ・ユージング・ア・ディーエルエル・ベーステッド・フリークェンシ・マルチプライヤ・テクニック・フォー・ピーシーエス・アプリケーション（A 900-MHz Local Oscillator using a DLL-based Frequency Multiplier Technique for PCS Application）」、アイエスエスシーシー（ISSCC）、２０００年、ｐ．１０５
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、前記のような遅延同期回路の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００９】
図２０及び図２１に、本発明の前提として検討した遅延同期ループの構成例を示す。図２０及び図２１に示す遅延同期ループ１において、出力信号（Ｆｏ）は、基準信号（Ｆｒ）の１周期分の遅延量でなければならない。このためには、位相周波数比較器（ＰＦＤ）１１における、基準信号（Ｆｒ）と出力信号（Ｆｏ）の位相比較の対応関係が１周期分ずれていなければならない。
【００１０】
図２２に、遅延同期ループ１のタイミングチャートを示す。遅延同期ループ１では、基準信号（Ｆｒ）の２クロック目の立ち上がりエッジ（ｂ）と、出力信号（Ｆｏ）の１クロック目の立ち上がりエッジ（ｃ）が位相比較の対応関係になければならない。しかし、もし、基準信号（Ｆｒ）の１クロック目の立ち上がりエッジ（ａ）と、出力信号（Ｆｏ）の１クロック目の立ち上がりエッジ（ｃ）が位相比較の対応関係にあると、出力信号（Ｆｏ）の方が早いので、本来、Ｄｎ信号のパルス幅がＵｐ信号のパルス幅より広くならなければならないのに、Ｕｐ信号のパルス幅の方が大きくなり、誤動作を起こす。
【００１１】
この誤動作を回避するために、図２０（第１構成例）及び図２１（第２構成例）に示すような対策がとられていた。
【００１２】
図２０に示す第１構成例による遅延同期ループ１は、位相周波数比較器（ＰＦＤ）１１、チャージポンプ（ＣＰ）１２、ループフィルタ（ＬＦ）１３、電圧制御遅延線（ＶＣＤＬ）１４、制御回路（ＣＮＴ）２から構成される。
【００１３】
基準信号（Ｆｒ）と位相周波数比較器１１の間に制御回路２を介在させることによって、入力信号（Ｆｒ）の１クロック目のパルスをマスクして補正した基準信号（Ｆｒ’）を生成し、補正した基準信号（Ｆｒ’）と出力信号（Ｆｏ）の位相比較を行うことで遅延同期ループの誤動作を回避する対策である。
【００１４】
図２３に、図２０に示した第１構成例の動作例を示す。制御回路２によって入力信号（Ｆｒ）は補正された基準信号（Ｆｒ’）に変換される。位相周波数比較器１１は、補正された基準信号（Ｆｒ’）と出力信号（Ｆｏ）を比較することから、基準信号（Ｆｒ）の２クロック目の立ち上がりエッジ（ｂ）と、出力信号（Ｆｏ）の１クロック目の立ち上がりエッジ（ｃ）が位相比較の対応関係になる。
【００１５】
ところが、基準信号（Ｆｒ）と補正した基準信号（Ｆｒ’）の間には、制御回路２で生じる遅延が加算される。この制御回路２の遅延が遅延同期ループにとって定常位相誤差になり、所望の周波数が生成できないなど、正確なロック動作を行うことができないことが問題となっていた。
【００１６】
また、図２１に示す第２構成例による遅延同期ループ１は、位相周波数比較器（ＰＦＤ）１１、チャージポンプ（ＣＰ）１２、ループフィルタ（ＬＦ）１３、電圧制御遅延線（ＶＣＤＬ）１４、制御回路（ＣＮＴ）２、制御回路（ＣＮＴ）３から構成される。そして、基準信号（Ｆｒ）と位相周波数比較器１１の間に制御回路（ＣＮＴ）２が介在して、出力信号（Ｆｏ）と位相周波数比較器１１の間に制御回路（ＣＮＴ）３が介在する構成となっている。
【００１７】
図２４に、図２１に示した第２構成例の動作例を示す。第２構成例では、第１構成例で問題となった基準信号（Ｆｒ）と補正した基準信号（Ｆｒ’）の間の遅延による定常位相誤差を回避するために、制御回路（ＣＮＴ）３を追加している。そして、制御回路基準信号（Ｆｒ）と補正した基準信号（Ｆｒ’）の間の遅延と同じ時間の遅延を、出力信号（Ｆｏ）と補正した出力信号（Ｆｏ’）の間に発生させる対策を行っている。
【００１８】
しかし、制御回路（ＣＮＴ）２では、基準信号（Ｆｒ）と補正した基準信号（Ｆｒ’）の間で、基準信号（Ｆｒ）の最初の1クロックをマスクして、２クロック目からは基準信号（Ｆｒ）を出力する動作を行う。一方、制御回路（ＣＮＴ）３は、出力信号（Ｆｏ）をある一定時間遅延させた信号として補正した出力信号（Ｆｏ’）を出力する動作を行う。
【００１９】
よって、制御回路（ＣＮＴ）２と制御回路（ＣＮＴ）３は違う動作を行うため、回路構成が異なる。この結果、制御回路（ＣＮＴ）２と制御回路（ＣＮＴ）３の遅延時間は完全には一致することはなく、制御回路（ＣＮＴ）２と制御回路（ＣＮＴ）３の遅延時間の差が遅延同期ループ１の定常位相誤差として見えてくる結果になる。
【００２０】
そこで、本発明の目的は、遅延同期回路において、定常位相誤差を発生させることなく遅延同期ループの誤動作を回避することができる技術を提供することにある。
【００２１】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２３】
すなわち、本発明による遅延同期回路及び半導体集積回路装置は、遅延同期ループの外に制御回路を備え、遅延同期ループの位相比較において、基準信号（Ｆｒ）と出力信号（Ｆｏ）の位相比較の対応関係が設定周期分ずれるように、前記制御回路から前記遅延同期ループに制御信号を出力するものである。
【００２４】
具体的には、本発明の遅延同期回路は、位相比較器と、前記位相比較器の出力に基づいて基準信号に与える遅延時間を変化させ、遅延された基準信号を出力信号として出力すると共に、前記出力信号を帰還信号として前記位相比較器に与える遅延線とを具備して成り、前記位相比較器には、前記基準信号と、前記遅延線からの前記帰還信号と、前記位相比較器が行う前記基準信号と前記帰還信号との位相比較動作の開始タイミングを制御する制御信号とが入力するよう構成され、前記遅延線に前記基準信号が入力するタイミングと前記位相比較器に前記基準信号が入力するタイミングとが略同じであることを特徴とする。
【発明の効果】
【００２５】
本発明によれば、遅延同期ループの誤動作を回避することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
（実施形態１）
図１に、本発明の実施形態１に係る遅延同期回路の構成を示す。
【００２８】
本実施形態１の遅延同期回路は、少なくとも位相比較器１１と、位相比較器１１の出力に基づいて基準信号に与える遅延時間を変化させ、遅延された基準信号を出力信号として出力すると共に、その出力信号を帰還信号として位相比較器１１に与える遅延線１４とを具備して成る。位相比較器１１には、基準信号（Ｆｒ）と、遅延線１４からの帰還信号と、位相比較器１１が行う基準信号（Ｆｒ）と帰還信号との位相比較動作の開始タイミングを制御する制御信号（Ｓ）とが入力するよう構成される。また、遅延線１４に基準信号（Ｆｒ）が入力するタイミングと位相比較器１１に基準信号（Ｆｒ）が入力するタイミングとが略同じとなっている。
【００２９】
より好ましくは、遅延同期回路は、例えば、位相比較器１１と遅延線１４とを具備する遅延同期ループ（ＤＬ）１と制御回路（ＣＮＴ）２などとから構成される。
【００３０】
遅延同期ループ（ＤＬ）１は、基準信号（Ｆｒ）と制御信号（Ｓ）が入力して出力信号（Ｆｏ）を出力する。制御回路（ＣＮＴ）２は、基準信号（Ｆｒ）が入力して制御信号（Ｓ）を出力する。
【００３１】
図１５に、図１に示した遅延同期ループ（ＤＬ）１の構成例を示す。
【００３２】
この遅延同期ループ（ＤＬ）１は、位相周波数比較器（ＰＦＤ）１１、チャージポンプ（ＣＰ）１２、ループフィルタ（ＬＦ）１３、電圧制御遅延線（ＶＣＤＬ）１４などから構成される。
【００３３】
位相周波数比較器１１は、基準信号（Ｆｒ）と出力信号（Ｆｏ）と制御信号（Ｓ）が入力し、制御信号（Ｓ）によって動作が制御され、基準信号（Ｆｒ）と出力信号（Ｆｏ）の位相と周波数を比較して、その比較信号をチャージポンプ１２に出力する。チャージポンプ１２は、比較信号に応じたパルス信号をループフィルタ１３に出力する。ループフィルタ１３は、パルス信号をアナログ信号に変換して電圧制御遅延線１４に出力する。電圧制御遅延線１４は、ループフィルタ１３からのアナログ信号と基準信号（Ｆｒ）が入力し、アナログ信号で制御された遅延時間だけ基準信号を遅延した信号として出力信号（Ｆｏ）を出力する。
【００３４】
遅延同期ループ１は、基準信号（Ｆｒ）から１クロック遅延した信号を出力信号（Ｆｏ）として出力する。このため、ロック初期の状態において、位相周波数比較器１１は、基準信号（Ｆｒ）の２クロック目と出力信号（Ｆｏ）の１クロック目を位相比較しなければならない。この動作を実現するために、本実施形態１では、制御信号（Ｓ）が位相周波数比較器１１に入力している。
【００３５】
なお、後述の図１７に示すエッジコンバーナー遅延同期ループも、本実施形態１に適用可能な遅延同期ループである。エッジコンバーナー遅延同期ループの動作の詳細については、後述の実施形態３にて説明する。
【００３６】
図１８に、図１５に示した位相周波数比較器１１の第１構成例を示す。位相周波数比較器の位相比較動作については、前記特許文献４（特開２００２−６４３７１号公報）を参照されたい。図１８に示す位相周波数比較器１１は、制御信号（Ｓ）で基準信号（Ｆｒ）を遮断することができる。
【００３７】
図３に、図１５の遅延同期ループ１及び図１８の位相周波数比較器１１の動作タイミングチャートを示す。
【００３８】
仮に、基準信号（Ｆｒ）は図３に示すような波形を示すとする。このとき、出力信号（Ｆｏ）は図３に示すような波形であるとする。このとき、位相周波数比較器１１は、基準信号の２クロック目の立ち上がりエッジと出力信号の１クロック目の立ち上がりエッジを位相比較しなければならない。このためには、位相周波数比較器１１では、制御信号（Ｓ）によって、基準信号（Ｆｒ）の１クロック目の立ち上がりエッジをマスクして補正した基準信号（Ｆｒ’）を生成し、補正した基準信号（Ｆｒ’）と出力信号（Ｆｏ）によって位相比較を行うことによって、基準信号（Ｆｒ）の２クロック目の立ち上がりエッジと出力信号の１クロック目の立ち上がりエッジを位相比較する動作を実現する。図１８において、ＮＡＮＤゲート１１１に基準信号（Ｆｒ）と制御信号（Ｓ）が入力することで上記動作を実現している。図１８において、制御信号（Ｓ）がローのとき、ＮＡＮＤゲート１１１の出力信号の反転信号である補正した出力信号（Ｆｒ’）は基準信号（Ｆｒ）の状態に係らずローが出力される。一方、制御信号（Ｓ）がハイのとき、ＮＡＮＤゲート１１１の出力信号の反転信号である補正した出力信号（Ｆｒ’）は基準信号（Ｆｒ）と同相の信号が出力される。図１８ではＮＡＮＤゲート１１１の出力信号を反転するためにインバータ１１ｄが挿入されているが、インバータ１１ｄは必ずしも必要ではない。補正した基準信号（Ｆｒ’）はＮＡＮＤゲート１１１とインバータ１１ｄの遅延が加算されているため、出力信号（Ｆｏ）にも同じ遅延を加算して定常位相誤差を回避する必要がある。このため、ＮＡＮＤゲート１１２及びインバータ１１ｅが存在する。
【００３９】
次に、図２により、制御信号（Ｓ）を生成する制御回路２について説明する。図２は、図１に示した制御回路（ＣＮＴ）２の第１構成例を示す。
【００４０】
この制御回路（ＣＮＴ）２はカウンタ（ＣＯＵＮＴ）２３を具備して成り、基準信号（Ｆｒ）が入力し、あらかじめ設定されたカウント数だけ基準信号（Ｆｒ）をカウントして、所定のカウント数になるまでは制御信号（Ｓ）としてローを出力して、所定のカウント数に到達したら制御信号（Ｓ）としてハイを出力する。図３に示すシーケンス例では、制御回路２は基準信号（Ｆｒ）を１回カウントして制御信号（Ｓ）の極性を変えるときの動作例である。カウンタ２３は初期状態として制御信号（Ｓ）としてローを出力するように設定されており、基準信号（Ｆｒ）の立ち下がりエッジを検出してカウント数を数えて、カウント数が１になるまでは制御信号（Ｓ）としてローを出力して、カウント数が１になったら、制御信号（Ｓ）としてハイを出力する。カウンタ２３は、制御信号（Ｓ）として一度ハイを出力する動作に入ったら、同じ状態を保持する。なお、あらかじめ設定するカウント数は、１に限定されず、２以上であってもよい。
【００４１】
遅延同期ループ１のループ外に、上述したような動作を行う制御回路２を持つことで、定常位相誤差を生じることなく、遅延同期ループのハーモニックロックを回避することが可能となる。
【００４２】
図１９に、図１５に示した位相周波数比較器（ＰＦＤ）１１の第２構成例を示す。位相周波数比較器の動作の詳細については、前記特許文献４（特開２００２−６４３７１号公報）を参照されたい。
【００４３】
図１９の位相周波数比較器は、基準信号（Ｆｒ）と出力信号（Ｆｏ）の立ち上がりエッジを位相比較して比較結果をＵｐ、Ｄｎとして出力する回路であり、制御信号（Ｓ）によって、位相比較動作をリセットすることができる位相周波数比較器である。
【００４４】
図４に、図１に示した制御回路（ＣＮＴ）２の第２構成例を示す。図４に示す制御回路２はパルス発生器（ＳＨＯＴ）２４を具備して成り、基準信号（Ｆｒ）が入力されて、基準信号（Ｆｒ）の最初の立ち上がりエッジを検出したらパルス信号を制御信号（Ｓ）として出力し、その後は一定値を保つ動作をする回路である。
【００４５】
図６に、図４に示したパルス発生器（ＳＨＯＴ）２４の構成例を示す。図６に示すパルス発生器（ＳＨＯＴ）２４は、スタンバイシーケンス回路（ＳＥＱ）２４７と、ＮＯＲゲート２４１，２４３、ＮＡＮＤゲート２４４、Ｄフリップフロップ（ＤＦＦ）２４５、インバータ２４２，２４６などから構成されている。図６のパルス発生器２４は、スタンバイシーケンス回路２４７から出力されるスタンバイ信号（ＳＴ）がローのときに動作を行い、ハイのときには動作しない構成になっている。
【００４６】
図２８に、図６のパルス発生器（ＳＨＯＴ）２４の動作タイミングチャートを示す。図６のパルス発生器（ＳＨＯＴ）２４において、スタンバイ信号（ＳＴ）がハイのとき、ＮＯＲゲート２４１の出力信号（ＣＬＫＢ）はローであり、Ｄフリップフロップ（ＤＦＦ）２４５の出力信号（Ｑ）はローであり、反転出力信号（ＱＢ）はハイである。このため、ＮＡＮＤゲート２４４の出力信号（Ｄ）はローであり、ＮＯＲゲート２４３の出力信号（ＳＢ）はハイであり、制御信号（Ｓ）はローである。
【００４７】
次に、スタンバイ信号（ＳＴ）がハイからローに遷移するとする。このとき、図２８に示すように、例えば基準信号（Ｆｒ）がローであるとすると、ＮＯＲゲート２４１の出力信号（ＣＬＫＢ）はハイになり、インバータ２４６の出力信号（ＣＬＫ）はローになる。これらの信号の遷移によって、ＮＯＲゲート２４３の出力信号（ＳＢ）はハイからローに遷移して、ＮＡＮＤゲート２４４の出力信号（Ｄ）はローからハイに遷移して制御信号（Ｓ）はローからハイに遷移する。
【００４８】
次に、基準信号（Ｆｒ）がローからハイに遷移する。このとき、信号（ＣＬＫＢ）はハイからローになる。信号（Ｑ）はローのままであるので信号（ＳＢ）はローからハイに遷移し、制御信号（Ｓ）はハイからローに遷移する。また、信号（ＱＢ）はハイのままであるので信号（Ｄ）はハイからローに遷移する。
【００４９】
一方、信号（ＣＬＫ）はローからハイに遷移する。Ｄフリップフロップ（ＤＦＦ）２４５は信号（ＣＬＫ）がローからハイに遷移したときの信号（Ｄ）の状態を保持するように動作する。信号（ＣＬＫ）がローからハイに遷移するときは、信号（Ｄ）はまだハイのままである。なぜなら、インバータ２４６の遅延時間の方が、ＮＯＲゲート２４３とＮＡＮＤゲート２４４の合計の遅延時間より短いからである。このとき、信号（Ｑ）はハイ、信号（ＱＢ）はローを出力する。しかし、Ｄフリップフロップ（ＤＦＦ）２４５は回路遅延が他の回路より大きく、信号（ＣＬＫ）がローからハイへの遷移時間に比べて信号（Ｑ）のローからハイへの遷移および信号（ＱＢ）のハイからローへの信号はＤフリップフロップ（ＤＦＦ）２４５の遅延時間分遅くなる。このとき、ＮＯＲゲート２４３において、信号（ＣＬＫＢ）がローに遷移する時間と信号（Ｑ）がローからハイへ遷移する時間がずれることから信号（ＳＢ）は信号（ＣＬＫＢ）がハイからローに遷移する遷移時間と信号（Ｑ）がローからハイへ遷移する遷移時間の時間差をパルス幅とするパルス信号を生成することになる。このため、制御信号（Ｓ）はパルス信号を出力する。一方、信号（Ｄ）もパルス信号を生成する。
【００５０】
次に、基準信号（Ｆｒ）がハイからローに遷移すると、信号（ＣＬＫＢ）はローからハイに、信号（ＣＬＫ）はハイからローに遷移するが、信号（Ｑ）がハイのため信号（ＳＢ）はローのままであり、信号（Ｓ）はハイのままである。さらに信号（ＱＢ）がローであるため信号（Ｄ）はハイのままである。また、Ｄフリップフロップ（ＤＦＦ）２４５は信号（ＣＬＫ）の立下りエッジでは出力信号の変化はないので信号（Ｑ）、信号（ＱＢ）ともにハイ、ローを保持する。
【００５１】
次に、基準信号（Ｆｒ）がローからハイに遷移すると、信号（ＣＬＫＢ）はハイからローに、信号（ＣＬＫ）はローからハイに遷移するが、信号（Ｑ）がハイのため信号（ＳＢ）はローのままであり、信号（Ｓ）はハイのままである。さらに信号（ＱＢ）がローであるため信号（Ｄ）はハイのままである。また、Ｄフリップフロップ（ＤＦＦ）２４５は信号（ＣＬＫ）の立ち上がりエッジでは出力信号は信号（Ｄ）を保持するので信号（Ｑ）、信号（ＱＢ）ともにハイ、ローを保持する結果になる。
【００５２】
このため、以後、基準信号（Ｆｒ）が遷移しても制御信号（Ｓ）はハイを出力し続ける。
結局、図６記載のパルス発生器２４は、基準信号（Ｆｒ）の最初の立ち上がりエッジを検出してワンショットパルス信号を出力してその後はハイを保持し続ける制御信号（Ｓ）を生成する。
【００５３】
図５に、図６に記載の回路の動作を示す。スタンバイ信号（ＳＴ）がローのとき、基準信号（Ｆｒ）が図５に示す波形でパルス発生器２４に入力するとする。このとき、パルス発生器２４は、初期状態として制御信号（Ｓ）をハイにするとする。基準信号（Ｆｒ）の最初の立ち上がりエッジを検出するとパルスを出力し、その後は、制御信号（Ｓ）をハイの状態で保持する動作を行う。
【００５４】
このとき、図１９に示す第２構成例の位相周波数比較器１１は、図５に示すような動作を行う。すなわち、位相周波数比較器１１には、比較対象となる信号として、基準信号（Ｆｒ）と出力信号（Ｆｏ）が入力される。このとき、基準信号（Ｆｒ）の１クロック目の立ち上がりエッジと出力信号（Ｆｏ）の１クロック目の立ち上がりエッジが位相比較対象となるが、制御信号（Ｓ）を入力することによって、制御信号（Ｓ）がパルスを出力したら、位相周波数比較器１１の位相比較動作が一度リセットされる。このとき、制御信号（Ｓ）のパルスを受けた後の基準信号（Ｆｒ）および出力信号（Ｆｏ）の最初の立ち上がりエッジを位相比較する。
【００５５】
さらに、図１に示した遅延同期ループ（ＤＬ）１において、初期状態において、出力信号（Ｆｏ）の１クロック目の立ち上がりエッジは、必ず基準信号（Ｆｒ）の立ち上がりエッジより遅いタイミングで出力されることから、図５に示すタイミングで制御信号（Ｓ）が出力されれば、位相比較動作は必ずリセットされて、基準信号（Ｆｒ）の２クロック目と出力信号（Ｆｏ）の１クロック目を位相比較する動作を行う。
【００５６】
遅延同期ループ（ＤＬ）１のループ外に、上述したような動作を行う制御回路（ＣＮＴ）２を持つことで、定常位相誤差を生じることなく、遅延同期ループのハーモニックロックを回避することが可能となる。
【００５７】
図１６は、図１に示す遅延同期ループ１の第２構成例を示している。図１５に示す第１構成例との違いは、プリチャージ１５（ＰＣ）が備わっていることである。プリチャージ１５は、制御信号（Ｓ）が入力してループフィルタ１３に信号を出力している。プリチャージ１５によりループフィルタ１３をプリチャージすることで、遅延同期ループ１における動作初期状態でのループフィルタ１３の出力信号レベルを高くしてロック時間を短縮することが可能となる。図１６に示す第２構成例の遅延同期ループに図３に示す制御信号（Ｓ）が入力したときの動作を以下に説明する。
【００５８】
制御信号（Ｓ）がローのとき、プリチャージ１５はループフィルタ１３に電荷をチャージし続ける。このとき、ループフィルタ１３の出力信号レベルは高くなり、もし、制御信号（Ｓ）がローの時間が十分に長ければ、ループフィルタ１３の出力信号レベルは電源電圧まで上昇する。制御信号（Ｓ）がローからハイに変化すると、プリチャージ１５は電荷のチャージを行わなくなる。
【００５９】
このような動作を行うことで、図１６に示す第２構成例の遅延同期ループは、ロック時間を短縮することが可能である。
【００６０】
（実施形態２）
図７に、本発明の実施形態２に係る遅延同期回路の構成を示す。
【００６１】
本実施形態２の遅延同期回路は、例えば、遅延同期ループ（ＤＬ）１と制御回路（ＣＮＴ）２などから構成される。
【００６２】
遅延同期ループ（ＤＬ）１は、基準信号（Ｆｒ）と制御信号（Ｓ）が入力して出力信号（Ｆｏ）を出力する。制御回路２は、基準信号（Ｆｒ）と出力信号（Ｆｏ）が入力して制御信号（Ｓ）を出力する。
【００６３】
図７に示す遅延同期ループ１は、前記実施形態１で説明した図１５、図１６、図１７に記載の遅延同期ループを適用することができる。図１７に記載のエッジコンバイナ遅延同期ループを本実施形態に適用する場合は、帰還信号（Ｆｂ）を制御回路２に出力することで適用することが可能である。
【００６４】
図９に、図７に示す制御回路２の一構成例を示す。
【００６５】
図９に示す制御回路２は、排他的論理和回路（ＥＸＯＲ）２ａとカウンタ（ＣＯＵＮＴ）２３を具備して成り、排他的論理和回路２ａは、基準信号（Ｆｒ）と出力信号（Ｆｏ）が入力して、排他的論理和信号（ＥＸＯ）をカウンタ２３に出力して、カウンタ２３は、排他的論理和信号（ＥＸＯ）の立ち下がりエッジをあらかじめ設定されたカウント数だけ基準信号（Ｆｒ）をカウントして、所定のカウント数になるまでは制御信号（Ｓ）としてローを出力して、所定のカウント数に到達したら制御信号（Ｓ）としてハイを出力する。
【００６６】
図１０に、図９に示す制御回路２を適用した図７に示す遅延同期回路の動作例を示す。図１０に示す動作例では、制御回路２は排他的論理和信号（ＥＸＯ）の立ち下がりエッジを３回カウントして制御信号（Ｓ）の極性を変えるときの動作例である。
【００６７】
基準信号（Ｆｒ）と出力信号（Ｆｏ）は図１０に示すような波形であるとする。この両信号が排他的論理和回路（ＥＸＯＲ）２ａに入力すると、図１０に示すような排他的論理和信号（ＥＸＯ）を出力する。
【００６８】
カウンタ２３は初期状態として制御信号（Ｓ）としてローを出力するように設定されており、基準信号（Ｆｒ）の立ち下がりエッジを検出してカウント数を数えて、カウント数が３になるまでは制御信号（Ｓ）としてローを出力して、カウント数が３になったら、制御信号（Ｓ）としてハイを出力する。カウンタ２３は、制御信号（Ｓ）として一度ハイを出力する動作に入ったら、同じ状態を保持する。
【００６９】
遅延同期ループ１のループ外に、上述したような動作を行う制御回路２を持つことで、定常位相誤差を生じることなく、遅延同期ループのハーモニックロックを回避することが可能となる。
【００７０】
（実施形態３）
図８に、本発明の実施形態３に係る遅延同期回路の構成例を示す。本実施形態３は前記実施形態２の変形例である。
【００７１】
本実施形態３に係る遅延同期回路は、例えば、遅延同期ループ（ＤＬ）１と制御回路（ＣＮＴ）２などから構成される。
【００７２】
遅延同期ループ（ＤＬ）１は、基準信号（Ｆｒ）と制御信号（Ｓ）が入力して帰還信号（Ｆｂ）と出力信号（Ｆｏ）を出力する。制御回路２は基準信号（Ｆｒ）と帰還信号（Ｆｂ）が入力して制御信号（Ｓ）を出力する。
【００７３】
図１７に、図８に記載の遅延同期ループ１の構成例を示す。
【００７４】
図１７に示す遅延同期ループ１は、位相周波数比較器（ＰＦＤ）１１、チャージポンプ（ＣＰ）１２、ループフィルタ（ＬＦ）１３、電圧制御遅延線（ＶＣＤＬ）１４、プリチャージ（ＰＣ）１５、エッジコンバイナ（ＥＣ）１６から構成される。
【００７５】
位相周波数比較器１１は、基準信号（Ｆｒ）と帰還信号（Ｆｂ）と制御信号（Ｓ）が入力して、基準信号（Ｆｒ）と帰還信号（Ｆｂ）の比較信号をチャージポンプ１２に出力する。チャージポンプ１２は、比較信号に応じたパルス信号をループフィルタ１３に出力する。ループフィルタ１３は、パルス信号をアナログ信号に変換して電圧制御遅延線１４に出力する。電圧制御遅延線１４は、基準信号とアナログ信号が入力して、アナログ信号で制御された遅延時間だけ基準信号の位相を遅延した各位相の信号を出力する。
【００７６】
図１７では４種類の位相の信号を出力している。基準信号に対して最も位相が遅延された信号を帰還信号（Ｆｂ）として位相周波数比較器１１に入力している。一方、電圧制御遅延線１４の各位相の出力信号は、エッジコンバイナ１６（ＥＣ）に入力する。エッジコンバイナは、位相の異なる各信号を足し合わせて基準信号（Ｆｒ）の定数倍の周波数を持つ出力信号（Ｆｏ）を生成する。
【００７７】
図８に示す制御回路２は、前述の図９に示す制御回路を適用することが可能である。本実施形態３の動作詳細は、前記実施形態１及び実施形態２と同様であるため省略する。
【００７８】
本実施形態３により、前記実施形態１及び実施形態２と同様の効果を得ることができる。
【００７９】
（実施形態４）
図１１に、本発明の実施形態４に係る遅延同期回路の構成を示す。
【００８０】
本実施形態４に係る遅延同期回路は、例えば、遅延同期ループ（ＤＬ）１と制御回路（ＣＮＴ）２などから構成される。
【００８１】
遅延同期ループ（ＤＬ）１は、基準信号（Ｆｒ）と制御信号（Ｓ）とスタンバイ信号（ＳＴ）が入力して出力信号（Ｆｏ）を出力する。制御回路２は、基準信号（Ｆｒ）と帰還信号（Ｆｂ）とスタンバイ信号（ＳＴ）が入力して制御信号（Ｓ）を出力する。
【００８２】
スタンバイ信号（ＳＴ）は、遅延同期ループ１の動作状態を規定する信号で、例えば、スタンバイ信号（ＳＴ）がハイのときに遅延同期ループ１は通常動作を行い、ローのときにスタンバイ動作になるとする。
【００８３】
図１２に、図１１に示す制御回路２の構成例を示す。また、図１４に、図１２に示す遅延回路２１の構成を示す。
【００８４】
図１２に示す制御回路２は、遅延回路（ＤＥＬＡＹ）２１とトリミング部（ＴＲＩＭ）２２を具備して成り、スタンバイ信号（ＳＴ）とトリミング信号（Ｔ）が入力している遅延回路２１は、トリミング信号（Ｔ）で設定された遅延時間だけスタンバイ信号（ＳＴ）を遅延した信号を制御信号（Ｓ）として出力する。
【００８５】
図１３に、図１２に示す制御回路２を用いた、図１１に示す遅延同期回路の動作例を示す。
【００８６】
スタンバイ信号（ＳＴ）がローのとき、基準信号（Ｆｒ）はクロック信号ではなく、一定信号になる。スタンバイ信号（ＳＴ）がハイになると基準信号がクロック信号となり遅延同期ループ１に入力される。また、スタンバイ信号（ＳＴ）は制御回路２にも入力されて、制御回路において、スタンバイ信号（ＳＴ）の立ち上がりエッジが、基準信号（Ｆｒ）の最初の立ち下がりエッジと２番目の立ち上がりエッジの間に来るように遅延させて、制御信号（Ｓ）として遅延同期ループに出力する。この遅延時間がトリミング信号（Ｔ）で制御される。制御信号（Ｓ）を入力された遅延同期ループ１は、図１３に示すように正常動作をすることが可能となる。
【００８７】
（実施形態５）
本発明の実施形態５に係る半導体集積回路装置は、前記実施形態１〜４に係る遅延同期回路を半導体集積回路装置に適用したものである。
【００８８】
図２５に、本発明の実施形態５に係る半導体集積回路装置（ＬＳＩ）の構成を示す。
【００８９】
本実施形態５に係る半導体集積回路装置（ＬＳＩ）６は、例えば、論理回路（ＬＯＧＩＣ）６１と遅延同期回路（ＤＬＬ）１０などから構成される。
【００９０】
半導体集積回路装置６に外付けされた発振子５から基準信号（Ｆｒ）が遅延同期回路１０に入力される。遅延同期回路１０は、前記実施形態１〜５に記載の遅延同期回路であり、基準信号（Ｆｒ）に同期した出力信号（Ｆｏ）を生成し、論理回路６１に出力する。論理回路６１はデータ演算処理を行う回路であり、遅延同期回路１０により生成された出力信号（Ｆｏ）を動作クロックにして動作する。
【００９１】
本発明の前提として検討した図２０、図２１に記載の遅延同期回路を用いると、遅延同期回路で発生した定常位相誤差は出力信号（Ｆｏ）にとってジッタとなり論理回路６１の動作マージンを狭めてしまう。
【００９２】
また、近年の半導体集積回路装置の高速化によって論理回路６１の動作速度を決定する遅延同期回路の出力信号（Ｆｏ）が高速化するに従い当該遅延同期回路で発生した定常位相誤差が論理回路６１の動作不良を起こす原因ともなる。
【００９３】
さらに、当該遅延同期回路に、エッジコンバイナ型遅延同期回路を用いて基準信号（Ｆｒ）の逓倍周波数を持つ出力信号（Ｆｏ）を生成して論理回路６１を高速動作させる半導体集積回路装置においては、当該遅延同回路の定常位相誤差が原因で出力信号（Ｆｏ）が所望の周波数にならず、論理回路６１が動作できないという不具合が発生するおそれがある。
【００９４】
そこで、図２５に示すように、前記実施の形態１〜４による遅延同期回路１０を用いることで、定常位相誤差を発生することなく出力信号（Ｆｏ）を生成できることから、論理回路６１の動作不良を起こすことなく半導体集積回路装置６を正常動作させることができるようになる。
【００９５】
次に、本実施の形態５に係る半導体集積回路装置の応用例として、前記実施の形態１〜４に係る遅延同期回路を、送受信装置とシステムオンチップに適用した例を説明する。
【００９６】
図２６に、前記実施の形態１〜４に係る遅延同期回路を用いたＵＳＢトランシーバの構成を示す。
【００９７】
本実施の形態５に係る半導体集積回路装置（ＬＳＩ）６は、例えば、ＵＳＢトランシーバの物理層（ＰＨＹ）であり、アナログフロントエンド（ＡＦＥ）３１と、エンコーダ（ＥＮＣ）３２と、デシリアライザ（ＤＥＳ）３３と、クロックデータリカバリ（ＣＤＲ）３４，３５と、マルチプレクサ（ＭＵＸ）３６と、デコーダ（ＤＥＣ）３７と、シリアライザ（ＳＥＲ）３８などから成る論理回路（ＬＯＧＩＣ）６１と、遅延同期回路（ＤＬＬ）１０などを具備してなり、リンク層（ＬＩＮＫ）４から出力された送信信号（ＴＸ）は当該デシリアライザ３３によってパラレル信号からシリアル信号に変換されてエンコーダ３２によって信号処理を行い、アナログフロントエンド３１を介してＵＳＢケーブルから出力される。出力の際に、ＵＳＢトランシーバのモードによってハイスピードモード（ＨＳ）、フルスピードモード（ＦＳ）の２系統の経路が選択される。一方、ＵＳＢケーブルから受信した信号はアナログフロントエンド３１を介してハイスピードモード（ＨＳ）ならクロックデータリカバリ３４、フルスピードモード（ＦＳ）ならクロックデータリカバリ３５にデータが出力される。各クロックデータリカバリ３４，３５は発振子５の出力信号（Ｆｒ）を受けて信号を生成する遅延同期回路（ＤＬＬ）１０の出力信号をクロックとして受けてデータとクロックを同期させ、マルチプレクサ３６に信号を出力する。マルチプレクサ３６はデコーダ３７に選択した信号を出力し、デコーダ３７は信号処理をしてシリアライザ３８に信号を出力する。シリアライザ３８はシリアルデータをパラレルデータに変換してリンク層４に出力する。
【００９８】
この半導体集積回路装置（ＵＳＢ物理層）６において、クロックデータリカバリのクロックを生成する遅延同期回路は、前記実施形態１〜４に記載の遅延同期回路が最適である。
【００９９】
図２７に、前記実施の形態１〜４に係る遅延同期回路を用いたＤＶＤドライブ用ＬＳＩの構成を示す。
【０１００】
本実施の形態５に係る半導体集積回路装置（ＬＳＩ）６は、例えば、ＤＶＤドライブ用ＬＳＩとされ、記録再生部の論理回路（ＬＯＧＩＣ）６１と、送受信部（ＡＴＡＰＩ）６２とを具備して成り、ホスト（ＨＯＳＴ）９から出力された送信信号（ＴＸ）は送受信部６２を介して論理回路６１内の論理回路６１１に入力される。論理回路６１１によって信号処理された送信信号はピックアップ（Ｐｉｃｋ−ｕｐ）８を介してメディア７に書込まれる。ここで、論理回路６１１は遅延同期回路１０が生成するクロックを動作クロックとして動作する。この遅延同期回路１０は発振子５の出力信号（Ｆｒ）を入力して所望の信号を生成する動作を行い、前記実施形態１〜４に記載の遅延同期回路が好適である。
【０１０１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０２】
上記各実施形態によれば、（１）遅延同期ループの誤動作を回避することができる、（２）基準信号（Ｆｒ）が、位相比較器と遅延線に同じタイミングで入力される、または（３）定常位相誤差が発生しないで所望の出力信号を得ることができる、という効果を奏することとなる。
【０１０３】
また、本発明の上記各実施形態は、半導体装置、電子機器等の製造業に適用して有効である。
【図面の簡単な説明】
【０１０４】
【図１】本発明の実施形態１による遅延同期回路の構成例を示すブロック図である。
【図２】図１の遅延同期回路で用いられる制御回路の第１構成例を示すブロック図である。
【図３】図２の制御回路の第１構成例を用いた遅延同期回路の動作を示すタイミングチャートである。
【図４】図１の遅延同期回路で用いられる制御回路の第２構成例を示すブロック図である。
【図５】図４の制御回路の第２構成例を用いた遅延同期回路の動作を示すタイミングチャートである。
【図６】図４の制御回路の第２構成例で用いられるパルス発生器の構成例を示すブロック図である。
【図７】本発明の実施形態２による遅延同期回路の構成例を示すブロック図である。
【図８】本発明の実施形態３による遅延同期回路の構成例を示すブロック図である。
【図９】図７、図８の遅延同期回路で用いられる制御回路の構成例を示すブロック図である。
【図１０】図９の制御回路を用いた遅延同期回路の動作を示すタイミングチャートである。
【図１１】本発明の実施形態４による遅延同期回路の構成例を示すブロック図である。
【図１２】図１１の遅延同期回路で用いられる制御回路の構成例を示すブロック図である。
【図１３】図１２の制御回路を用いた遅延同期回路の動作を示すタイミングチャートである。
【図１４】図１２の制御回路で用いられる遅延回路の構成例を示すブロック図である。
【図１５】図１、図７、図１１に記載の遅延同期回路に用いられる遅延同期ループの第１構成例を示すブロック図である。
【図１６】図１、図７、図１１に記載の遅延同期回路に用いられる遅延同期ループの第２構成例を示すブロック図である。
【図１７】図１、図８、図１１に記載の遅延同期回路に用いられる遅延同期ループの第３構成例を示すブロック図である。
【図１８】図１５、図１６、図１７に記載の遅延同期ループに用いられる位相周波数比較器の第１構成例を示すブロック図である。
【図１９】図１５、図１６、図１７に記載の遅延同期ループに用いられる位相周波数比較器の第２構成例を示すブロック図である。
【図２０】本発明の前提として検討した遅延同期ループの第１構成例を示すブロック図である。
【図２１】本発明の前提として検討した遅延同期ループの第２構成例を示すブロック図である。
【図２２】遅延同期ループのハーモニックロックを説明するためのタイミングチャートである。
【図２３】本発明の前提として検討した遅延同期ループの第１構成例の動作を示すタイミングチャートである。
【図２４】本発明の前提として検討した遅延同期ループの第２構成例の動作を示すタイミングチャートである。
【図２５】本発明の実施形態５による半導体集積回路装置の構成を示すブロック図である。
【図２６】図２５に記載の半導体集積回路装置の応用例であるＵＳＢトランシーバの構成例を示すブロック図である。
【図２７】図２５に記載の半導体集積回路装置の応用例であるＤＶＤドライブ用ＬＳＩの構成例を示すブロック図である。
【図２８】図６のパルス発生器の動作を示すタイミングチャートである。
【符号の説明】
【０１０５】
１ 遅延同期ループ（ＤＬ）
２，３ 制御回路（ＣＮＴ）
２ａ 排他的論理和回路（ＥＸＯＲ）
４ リンク層（ＬＩＮＫ）
５ 発振子
６ 半導体集積回路装置（ＬＳＩ）
７ メディア
８ ピックアップ（Ｐｉｃｋ−ｕｐ）
９ ホスト（ＨＯＳＴ）
１０ 遅延同期回路（ＤＬＬ）
１１ 位相周波数比較器（ＰＦＤ）
１１ａ，１１ｆ，１１ｇ，１１１，１１２，１１３，１１４，１１５，１１６，１１７，１１８，１１９，２４４ ＮＡＮＤゲート
１１ｂ，１１ｃ，１１ｄ，１１ｅ，２１２，２１３，２１４，２１５，２１６，２１７，２１８，２４２，２４６ インバータ
１２ チャージポンプ（ＣＰ）
１３ ループフィルタ（ＬＦ）
１４ 電圧制御遅延線（ＶＣＤＬ）
１５ プリチャージ（ＰＣ）
１６ エッジコンバイナ（ＥＣ）
２１ 遅延回路（ＤＥＬＡＹ）
２２ トリミング部（ＴＲＩＭ）
２３ カウンタ（ＣＯＵＮＴ）
２４ パルス発生器（ＳＨＯＴ）
３１ アナログフロントエンド（ＡＦＥ）
３２ エンコーダ（ＥＮＣ）
３３ デシリアライザ（ＤＥＳ）
３４，３５ クロックデータリカバリ（ＣＤＲ）
３６ マルチプレクサ（ＭＵＸ）
３７ デコーダ（ＤＥＣ）
３８ シリアライザ（ＳＥＲ）
６１，６１１，６１３ 論理回路（ＬＯＧＩＣ）
６２ 送受信部（ＡＴＡＰＩ）
２４１，２４３ ＮＯＲゲート
２４５ Ｄフリップフロップ（ＤＦＦ）
２４７ スタンバイシーケンス回路（ＳＥＱ）
【技術分野】
【０００１】
本発明は、遅延同期回路、及びそれを用いた半導体集積回路装置に関し、特に遅延同期回路の誤動作回避技術に関する。
【背景技術】
【０００２】
本発明者が検討した技術として、例えば、遅延同期回路においては、以下の技術が考えられる。
【０００３】
一般に半導体集積回路装置には、基準信号である発振子の出力信号とデータを処理する論理回路の動作クロックとの同期をとるために遅延同期回路（ＤＬＬ）が搭載される。また、近年、半導体集積回路装置の高速化に伴い、論理回路の動作クロックを高速化するため、上記遅延同期回路（ＤＬＬ）に非特許文献１記載の入力信号周波数の逓倍クロックを出力することができるエッジコンバイナ型ＤＬＬが用いられている。
【０００４】
このＤＬＬが所望の動作を満たすためにＤＬＬループ内において対策を行うことが知られている。例えば、特許文献１〜４に、ＤＬＬ誤動作回避技術が開示されている。
【０００５】
特許文献１には、基準クロックと位相比較器の入力の間に制御回路を設けて、その制御回路により、基準クロックの１クロック分をマスクする技術が開示されている（例えば、特許文献１の図２等参照）。
【０００６】
特許文献２には、基準クロックと位相比較器の入力の間に比較器イネーブル信号発生器を設けて、その比較器イネーブル信号発生器により、基準クロックの入力を制御する技術が開示されている（例えば、特許文献２の図３等参照）。
【０００７】
特許文献３には、帰還信号と位相比較器の入力の間にダミーのバッファを設けて、基準クロック入力との遅延時間の差を調整する技術が開示されている（例えば、特許文献３の図６３等参照）。
【特許文献１】特開２００５−３１１５４３号公報
【特許文献２】特開２００５−２５１３７０号公報
【特許文献３】特開２００１−０５６７２３号公報
【特許文献４】特開２００２−６４３７１号公報
【非特許文献１】ジョージ・チエン（George Chien）他、「ア・９００メガヘルツ・ローカル・オシレータ・ユージング・ア・ディーエルエル・ベーステッド・フリークェンシ・マルチプライヤ・テクニック・フォー・ピーシーエス・アプリケーション（A 900-MHz Local Oscillator using a DLL-based Frequency Multiplier Technique for PCS Application）」、アイエスエスシーシー（ISSCC）、２０００年、ｐ．１０５
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、前記のような遅延同期回路の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００９】
図２０及び図２１に、本発明の前提として検討した遅延同期ループの構成例を示す。図２０及び図２１に示す遅延同期ループ１において、出力信号（Ｆｏ）は、基準信号（Ｆｒ）の１周期分の遅延量でなければならない。このためには、位相周波数比較器（ＰＦＤ）１１における、基準信号（Ｆｒ）と出力信号（Ｆｏ）の位相比較の対応関係が１周期分ずれていなければならない。
【００１０】
図２２に、遅延同期ループ１のタイミングチャートを示す。遅延同期ループ１では、基準信号（Ｆｒ）の２クロック目の立ち上がりエッジ（ｂ）と、出力信号（Ｆｏ）の１クロック目の立ち上がりエッジ（ｃ）が位相比較の対応関係になければならない。しかし、もし、基準信号（Ｆｒ）の１クロック目の立ち上がりエッジ（ａ）と、出力信号（Ｆｏ）の１クロック目の立ち上がりエッジ（ｃ）が位相比較の対応関係にあると、出力信号（Ｆｏ）の方が早いので、本来、Ｄｎ信号のパルス幅がＵｐ信号のパルス幅より広くならなければならないのに、Ｕｐ信号のパルス幅の方が大きくなり、誤動作を起こす。
【００１１】
この誤動作を回避するために、図２０（第１構成例）及び図２１（第２構成例）に示すような対策がとられていた。
【００１２】
図２０に示す第１構成例による遅延同期ループ１は、位相周波数比較器（ＰＦＤ）１１、チャージポンプ（ＣＰ）１２、ループフィルタ（ＬＦ）１３、電圧制御遅延線（ＶＣＤＬ）１４、制御回路（ＣＮＴ）２から構成される。
【００１３】
基準信号（Ｆｒ）と位相周波数比較器１１の間に制御回路２を介在させることによって、入力信号（Ｆｒ）の１クロック目のパルスをマスクして補正した基準信号（Ｆｒ’）を生成し、補正した基準信号（Ｆｒ’）と出力信号（Ｆｏ）の位相比較を行うことで遅延同期ループの誤動作を回避する対策である。
【００１４】
図２３に、図２０に示した第１構成例の動作例を示す。制御回路２によって入力信号（Ｆｒ）は補正された基準信号（Ｆｒ’）に変換される。位相周波数比較器１１は、補正された基準信号（Ｆｒ’）と出力信号（Ｆｏ）を比較することから、基準信号（Ｆｒ）の２クロック目の立ち上がりエッジ（ｂ）と、出力信号（Ｆｏ）の１クロック目の立ち上がりエッジ（ｃ）が位相比較の対応関係になる。
【００１５】
ところが、基準信号（Ｆｒ）と補正した基準信号（Ｆｒ’）の間には、制御回路２で生じる遅延が加算される。この制御回路２の遅延が遅延同期ループにとって定常位相誤差になり、所望の周波数が生成できないなど、正確なロック動作を行うことができないことが問題となっていた。
【００１６】
また、図２１に示す第２構成例による遅延同期ループ１は、位相周波数比較器（ＰＦＤ）１１、チャージポンプ（ＣＰ）１２、ループフィルタ（ＬＦ）１３、電圧制御遅延線（ＶＣＤＬ）１４、制御回路（ＣＮＴ）２、制御回路（ＣＮＴ）３から構成される。そして、基準信号（Ｆｒ）と位相周波数比較器１１の間に制御回路（ＣＮＴ）２が介在して、出力信号（Ｆｏ）と位相周波数比較器１１の間に制御回路（ＣＮＴ）３が介在する構成となっている。
【００１７】
図２４に、図２１に示した第２構成例の動作例を示す。第２構成例では、第１構成例で問題となった基準信号（Ｆｒ）と補正した基準信号（Ｆｒ’）の間の遅延による定常位相誤差を回避するために、制御回路（ＣＮＴ）３を追加している。そして、制御回路基準信号（Ｆｒ）と補正した基準信号（Ｆｒ’）の間の遅延と同じ時間の遅延を、出力信号（Ｆｏ）と補正した出力信号（Ｆｏ’）の間に発生させる対策を行っている。
【００１８】
しかし、制御回路（ＣＮＴ）２では、基準信号（Ｆｒ）と補正した基準信号（Ｆｒ’）の間で、基準信号（Ｆｒ）の最初の1クロックをマスクして、２クロック目からは基準信号（Ｆｒ）を出力する動作を行う。一方、制御回路（ＣＮＴ）３は、出力信号（Ｆｏ）をある一定時間遅延させた信号として補正した出力信号（Ｆｏ’）を出力する動作を行う。
【００１９】
よって、制御回路（ＣＮＴ）２と制御回路（ＣＮＴ）３は違う動作を行うため、回路構成が異なる。この結果、制御回路（ＣＮＴ）２と制御回路（ＣＮＴ）３の遅延時間は完全には一致することはなく、制御回路（ＣＮＴ）２と制御回路（ＣＮＴ）３の遅延時間の差が遅延同期ループ１の定常位相誤差として見えてくる結果になる。
【００２０】
そこで、本発明の目的は、遅延同期回路において、定常位相誤差を発生させることなく遅延同期ループの誤動作を回避することができる技術を提供することにある。
【００２１】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２３】
すなわち、本発明による遅延同期回路及び半導体集積回路装置は、遅延同期ループの外に制御回路を備え、遅延同期ループの位相比較において、基準信号（Ｆｒ）と出力信号（Ｆｏ）の位相比較の対応関係が設定周期分ずれるように、前記制御回路から前記遅延同期ループに制御信号を出力するものである。
【００２４】
具体的には、本発明の遅延同期回路は、位相比較器と、前記位相比較器の出力に基づいて基準信号に与える遅延時間を変化させ、遅延された基準信号を出力信号として出力すると共に、前記出力信号を帰還信号として前記位相比較器に与える遅延線とを具備して成り、前記位相比較器には、前記基準信号と、前記遅延線からの前記帰還信号と、前記位相比較器が行う前記基準信号と前記帰還信号との位相比較動作の開始タイミングを制御する制御信号とが入力するよう構成され、前記遅延線に前記基準信号が入力するタイミングと前記位相比較器に前記基準信号が入力するタイミングとが略同じであることを特徴とする。
【発明の効果】
【００２５】
本発明によれば、遅延同期ループの誤動作を回避することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
（実施形態１）
図１に、本発明の実施形態１に係る遅延同期回路の構成を示す。
【００２８】
本実施形態１の遅延同期回路は、少なくとも位相比較器１１と、位相比較器１１の出力に基づいて基準信号に与える遅延時間を変化させ、遅延された基準信号を出力信号として出力すると共に、その出力信号を帰還信号として位相比較器１１に与える遅延線１４とを具備して成る。位相比較器１１には、基準信号（Ｆｒ）と、遅延線１４からの帰還信号と、位相比較器１１が行う基準信号（Ｆｒ）と帰還信号との位相比較動作の開始タイミングを制御する制御信号（Ｓ）とが入力するよう構成される。また、遅延線１４に基準信号（Ｆｒ）が入力するタイミングと位相比較器１１に基準信号（Ｆｒ）が入力するタイミングとが略同じとなっている。
【００２９】
より好ましくは、遅延同期回路は、例えば、位相比較器１１と遅延線１４とを具備する遅延同期ループ（ＤＬ）１と制御回路（ＣＮＴ）２などとから構成される。
【００３０】
遅延同期ループ（ＤＬ）１は、基準信号（Ｆｒ）と制御信号（Ｓ）が入力して出力信号（Ｆｏ）を出力する。制御回路（ＣＮＴ）２は、基準信号（Ｆｒ）が入力して制御信号（Ｓ）を出力する。
【００３１】
図１５に、図１に示した遅延同期ループ（ＤＬ）１の構成例を示す。
【００３２】
この遅延同期ループ（ＤＬ）１は、位相周波数比較器（ＰＦＤ）１１、チャージポンプ（ＣＰ）１２、ループフィルタ（ＬＦ）１３、電圧制御遅延線（ＶＣＤＬ）１４などから構成される。
【００３３】
位相周波数比較器１１は、基準信号（Ｆｒ）と出力信号（Ｆｏ）と制御信号（Ｓ）が入力し、制御信号（Ｓ）によって動作が制御され、基準信号（Ｆｒ）と出力信号（Ｆｏ）の位相と周波数を比較して、その比較信号をチャージポンプ１２に出力する。チャージポンプ１２は、比較信号に応じたパルス信号をループフィルタ１３に出力する。ループフィルタ１３は、パルス信号をアナログ信号に変換して電圧制御遅延線１４に出力する。電圧制御遅延線１４は、ループフィルタ１３からのアナログ信号と基準信号（Ｆｒ）が入力し、アナログ信号で制御された遅延時間だけ基準信号を遅延した信号として出力信号（Ｆｏ）を出力する。
【００３４】
遅延同期ループ１は、基準信号（Ｆｒ）から１クロック遅延した信号を出力信号（Ｆｏ）として出力する。このため、ロック初期の状態において、位相周波数比較器１１は、基準信号（Ｆｒ）の２クロック目と出力信号（Ｆｏ）の１クロック目を位相比較しなければならない。この動作を実現するために、本実施形態１では、制御信号（Ｓ）が位相周波数比較器１１に入力している。
【００３５】
なお、後述の図１７に示すエッジコンバーナー遅延同期ループも、本実施形態１に適用可能な遅延同期ループである。エッジコンバーナー遅延同期ループの動作の詳細については、後述の実施形態３にて説明する。
【００３６】
図１８に、図１５に示した位相周波数比較器１１の第１構成例を示す。位相周波数比較器の位相比較動作については、前記特許文献４（特開２００２−６４３７１号公報）を参照されたい。図１８に示す位相周波数比較器１１は、制御信号（Ｓ）で基準信号（Ｆｒ）を遮断することができる。
【００３７】
図３に、図１５の遅延同期ループ１及び図１８の位相周波数比較器１１の動作タイミングチャートを示す。
【００３８】
仮に、基準信号（Ｆｒ）は図３に示すような波形を示すとする。このとき、出力信号（Ｆｏ）は図３に示すような波形であるとする。このとき、位相周波数比較器１１は、基準信号の２クロック目の立ち上がりエッジと出力信号の１クロック目の立ち上がりエッジを位相比較しなければならない。このためには、位相周波数比較器１１では、制御信号（Ｓ）によって、基準信号（Ｆｒ）の１クロック目の立ち上がりエッジをマスクして補正した基準信号（Ｆｒ’）を生成し、補正した基準信号（Ｆｒ’）と出力信号（Ｆｏ）によって位相比較を行うことによって、基準信号（Ｆｒ）の２クロック目の立ち上がりエッジと出力信号の１クロック目の立ち上がりエッジを位相比較する動作を実現する。図１８において、ＮＡＮＤゲート１１１に基準信号（Ｆｒ）と制御信号（Ｓ）が入力することで上記動作を実現している。図１８において、制御信号（Ｓ）がローのとき、ＮＡＮＤゲート１１１の出力信号の反転信号である補正した出力信号（Ｆｒ’）は基準信号（Ｆｒ）の状態に係らずローが出力される。一方、制御信号（Ｓ）がハイのとき、ＮＡＮＤゲート１１１の出力信号の反転信号である補正した出力信号（Ｆｒ’）は基準信号（Ｆｒ）と同相の信号が出力される。図１８ではＮＡＮＤゲート１１１の出力信号を反転するためにインバータ１１ｄが挿入されているが、インバータ１１ｄは必ずしも必要ではない。補正した基準信号（Ｆｒ’）はＮＡＮＤゲート１１１とインバータ１１ｄの遅延が加算されているため、出力信号（Ｆｏ）にも同じ遅延を加算して定常位相誤差を回避する必要がある。このため、ＮＡＮＤゲート１１２及びインバータ１１ｅが存在する。
【００３９】
次に、図２により、制御信号（Ｓ）を生成する制御回路２について説明する。図２は、図１に示した制御回路（ＣＮＴ）２の第１構成例を示す。
【００４０】
この制御回路（ＣＮＴ）２はカウンタ（ＣＯＵＮＴ）２３を具備して成り、基準信号（Ｆｒ）が入力し、あらかじめ設定されたカウント数だけ基準信号（Ｆｒ）をカウントして、所定のカウント数になるまでは制御信号（Ｓ）としてローを出力して、所定のカウント数に到達したら制御信号（Ｓ）としてハイを出力する。図３に示すシーケンス例では、制御回路２は基準信号（Ｆｒ）を１回カウントして制御信号（Ｓ）の極性を変えるときの動作例である。カウンタ２３は初期状態として制御信号（Ｓ）としてローを出力するように設定されており、基準信号（Ｆｒ）の立ち下がりエッジを検出してカウント数を数えて、カウント数が１になるまでは制御信号（Ｓ）としてローを出力して、カウント数が１になったら、制御信号（Ｓ）としてハイを出力する。カウンタ２３は、制御信号（Ｓ）として一度ハイを出力する動作に入ったら、同じ状態を保持する。なお、あらかじめ設定するカウント数は、１に限定されず、２以上であってもよい。
【００４１】
遅延同期ループ１のループ外に、上述したような動作を行う制御回路２を持つことで、定常位相誤差を生じることなく、遅延同期ループのハーモニックロックを回避することが可能となる。
【００４２】
図１９に、図１５に示した位相周波数比較器（ＰＦＤ）１１の第２構成例を示す。位相周波数比較器の動作の詳細については、前記特許文献４（特開２００２−６４３７１号公報）を参照されたい。
【００４３】
図１９の位相周波数比較器は、基準信号（Ｆｒ）と出力信号（Ｆｏ）の立ち上がりエッジを位相比較して比較結果をＵｐ、Ｄｎとして出力する回路であり、制御信号（Ｓ）によって、位相比較動作をリセットすることができる位相周波数比較器である。
【００４４】
図４に、図１に示した制御回路（ＣＮＴ）２の第２構成例を示す。図４に示す制御回路２はパルス発生器（ＳＨＯＴ）２４を具備して成り、基準信号（Ｆｒ）が入力されて、基準信号（Ｆｒ）の最初の立ち上がりエッジを検出したらパルス信号を制御信号（Ｓ）として出力し、その後は一定値を保つ動作をする回路である。
【００４５】
図６に、図４に示したパルス発生器（ＳＨＯＴ）２４の構成例を示す。図６に示すパルス発生器（ＳＨＯＴ）２４は、スタンバイシーケンス回路（ＳＥＱ）２４７と、ＮＯＲゲート２４１，２４３、ＮＡＮＤゲート２４４、Ｄフリップフロップ（ＤＦＦ）２４５、インバータ２４２，２４６などから構成されている。図６のパルス発生器２４は、スタンバイシーケンス回路２４７から出力されるスタンバイ信号（ＳＴ）がローのときに動作を行い、ハイのときには動作しない構成になっている。
【００４６】
図２８に、図６のパルス発生器（ＳＨＯＴ）２４の動作タイミングチャートを示す。図６のパルス発生器（ＳＨＯＴ）２４において、スタンバイ信号（ＳＴ）がハイのとき、ＮＯＲゲート２４１の出力信号（ＣＬＫＢ）はローであり、Ｄフリップフロップ（ＤＦＦ）２４５の出力信号（Ｑ）はローであり、反転出力信号（ＱＢ）はハイである。このため、ＮＡＮＤゲート２４４の出力信号（Ｄ）はローであり、ＮＯＲゲート２４３の出力信号（ＳＢ）はハイであり、制御信号（Ｓ）はローである。
【００４７】
次に、スタンバイ信号（ＳＴ）がハイからローに遷移するとする。このとき、図２８に示すように、例えば基準信号（Ｆｒ）がローであるとすると、ＮＯＲゲート２４１の出力信号（ＣＬＫＢ）はハイになり、インバータ２４６の出力信号（ＣＬＫ）はローになる。これらの信号の遷移によって、ＮＯＲゲート２４３の出力信号（ＳＢ）はハイからローに遷移して、ＮＡＮＤゲート２４４の出力信号（Ｄ）はローからハイに遷移して制御信号（Ｓ）はローからハイに遷移する。
【００４８】
次に、基準信号（Ｆｒ）がローからハイに遷移する。このとき、信号（ＣＬＫＢ）はハイからローになる。信号（Ｑ）はローのままであるので信号（ＳＢ）はローからハイに遷移し、制御信号（Ｓ）はハイからローに遷移する。また、信号（ＱＢ）はハイのままであるので信号（Ｄ）はハイからローに遷移する。
【００４９】
一方、信号（ＣＬＫ）はローからハイに遷移する。Ｄフリップフロップ（ＤＦＦ）２４５は信号（ＣＬＫ）がローからハイに遷移したときの信号（Ｄ）の状態を保持するように動作する。信号（ＣＬＫ）がローからハイに遷移するときは、信号（Ｄ）はまだハイのままである。なぜなら、インバータ２４６の遅延時間の方が、ＮＯＲゲート２４３とＮＡＮＤゲート２４４の合計の遅延時間より短いからである。このとき、信号（Ｑ）はハイ、信号（ＱＢ）はローを出力する。しかし、Ｄフリップフロップ（ＤＦＦ）２４５は回路遅延が他の回路より大きく、信号（ＣＬＫ）がローからハイへの遷移時間に比べて信号（Ｑ）のローからハイへの遷移および信号（ＱＢ）のハイからローへの信号はＤフリップフロップ（ＤＦＦ）２４５の遅延時間分遅くなる。このとき、ＮＯＲゲート２４３において、信号（ＣＬＫＢ）がローに遷移する時間と信号（Ｑ）がローからハイへ遷移する時間がずれることから信号（ＳＢ）は信号（ＣＬＫＢ）がハイからローに遷移する遷移時間と信号（Ｑ）がローからハイへ遷移する遷移時間の時間差をパルス幅とするパルス信号を生成することになる。このため、制御信号（Ｓ）はパルス信号を出力する。一方、信号（Ｄ）もパルス信号を生成する。
【００５０】
次に、基準信号（Ｆｒ）がハイからローに遷移すると、信号（ＣＬＫＢ）はローからハイに、信号（ＣＬＫ）はハイからローに遷移するが、信号（Ｑ）がハイのため信号（ＳＢ）はローのままであり、信号（Ｓ）はハイのままである。さらに信号（ＱＢ）がローであるため信号（Ｄ）はハイのままである。また、Ｄフリップフロップ（ＤＦＦ）２４５は信号（ＣＬＫ）の立下りエッジでは出力信号の変化はないので信号（Ｑ）、信号（ＱＢ）ともにハイ、ローを保持する。
【００５１】
次に、基準信号（Ｆｒ）がローからハイに遷移すると、信号（ＣＬＫＢ）はハイからローに、信号（ＣＬＫ）はローからハイに遷移するが、信号（Ｑ）がハイのため信号（ＳＢ）はローのままであり、信号（Ｓ）はハイのままである。さらに信号（ＱＢ）がローであるため信号（Ｄ）はハイのままである。また、Ｄフリップフロップ（ＤＦＦ）２４５は信号（ＣＬＫ）の立ち上がりエッジでは出力信号は信号（Ｄ）を保持するので信号（Ｑ）、信号（ＱＢ）ともにハイ、ローを保持する結果になる。
【００５２】
このため、以後、基準信号（Ｆｒ）が遷移しても制御信号（Ｓ）はハイを出力し続ける。
結局、図６記載のパルス発生器２４は、基準信号（Ｆｒ）の最初の立ち上がりエッジを検出してワンショットパルス信号を出力してその後はハイを保持し続ける制御信号（Ｓ）を生成する。
【００５３】
図５に、図６に記載の回路の動作を示す。スタンバイ信号（ＳＴ）がローのとき、基準信号（Ｆｒ）が図５に示す波形でパルス発生器２４に入力するとする。このとき、パルス発生器２４は、初期状態として制御信号（Ｓ）をハイにするとする。基準信号（Ｆｒ）の最初の立ち上がりエッジを検出するとパルスを出力し、その後は、制御信号（Ｓ）をハイの状態で保持する動作を行う。
【００５４】
このとき、図１９に示す第２構成例の位相周波数比較器１１は、図５に示すような動作を行う。すなわち、位相周波数比較器１１には、比較対象となる信号として、基準信号（Ｆｒ）と出力信号（Ｆｏ）が入力される。このとき、基準信号（Ｆｒ）の１クロック目の立ち上がりエッジと出力信号（Ｆｏ）の１クロック目の立ち上がりエッジが位相比較対象となるが、制御信号（Ｓ）を入力することによって、制御信号（Ｓ）がパルスを出力したら、位相周波数比較器１１の位相比較動作が一度リセットされる。このとき、制御信号（Ｓ）のパルスを受けた後の基準信号（Ｆｒ）および出力信号（Ｆｏ）の最初の立ち上がりエッジを位相比較する。
【００５５】
さらに、図１に示した遅延同期ループ（ＤＬ）１において、初期状態において、出力信号（Ｆｏ）の１クロック目の立ち上がりエッジは、必ず基準信号（Ｆｒ）の立ち上がりエッジより遅いタイミングで出力されることから、図５に示すタイミングで制御信号（Ｓ）が出力されれば、位相比較動作は必ずリセットされて、基準信号（Ｆｒ）の２クロック目と出力信号（Ｆｏ）の１クロック目を位相比較する動作を行う。
【００５６】
遅延同期ループ（ＤＬ）１のループ外に、上述したような動作を行う制御回路（ＣＮＴ）２を持つことで、定常位相誤差を生じることなく、遅延同期ループのハーモニックロックを回避することが可能となる。
【００５７】
図１６は、図１に示す遅延同期ループ１の第２構成例を示している。図１５に示す第１構成例との違いは、プリチャージ１５（ＰＣ）が備わっていることである。プリチャージ１５は、制御信号（Ｓ）が入力してループフィルタ１３に信号を出力している。プリチャージ１５によりループフィルタ１３をプリチャージすることで、遅延同期ループ１における動作初期状態でのループフィルタ１３の出力信号レベルを高くしてロック時間を短縮することが可能となる。図１６に示す第２構成例の遅延同期ループに図３に示す制御信号（Ｓ）が入力したときの動作を以下に説明する。
【００５８】
制御信号（Ｓ）がローのとき、プリチャージ１５はループフィルタ１３に電荷をチャージし続ける。このとき、ループフィルタ１３の出力信号レベルは高くなり、もし、制御信号（Ｓ）がローの時間が十分に長ければ、ループフィルタ１３の出力信号レベルは電源電圧まで上昇する。制御信号（Ｓ）がローからハイに変化すると、プリチャージ１５は電荷のチャージを行わなくなる。
【００５９】
このような動作を行うことで、図１６に示す第２構成例の遅延同期ループは、ロック時間を短縮することが可能である。
【００６０】
（実施形態２）
図７に、本発明の実施形態２に係る遅延同期回路の構成を示す。
【００６１】
本実施形態２の遅延同期回路は、例えば、遅延同期ループ（ＤＬ）１と制御回路（ＣＮＴ）２などから構成される。
【００６２】
遅延同期ループ（ＤＬ）１は、基準信号（Ｆｒ）と制御信号（Ｓ）が入力して出力信号（Ｆｏ）を出力する。制御回路２は、基準信号（Ｆｒ）と出力信号（Ｆｏ）が入力して制御信号（Ｓ）を出力する。
【００６３】
図７に示す遅延同期ループ１は、前記実施形態１で説明した図１５、図１６、図１７に記載の遅延同期ループを適用することができる。図１７に記載のエッジコンバイナ遅延同期ループを本実施形態に適用する場合は、帰還信号（Ｆｂ）を制御回路２に出力することで適用することが可能である。
【００６４】
図９に、図７に示す制御回路２の一構成例を示す。
【００６５】
図９に示す制御回路２は、排他的論理和回路（ＥＸＯＲ）２ａとカウンタ（ＣＯＵＮＴ）２３を具備して成り、排他的論理和回路２ａは、基準信号（Ｆｒ）と出力信号（Ｆｏ）が入力して、排他的論理和信号（ＥＸＯ）をカウンタ２３に出力して、カウンタ２３は、排他的論理和信号（ＥＸＯ）の立ち下がりエッジをあらかじめ設定されたカウント数だけ基準信号（Ｆｒ）をカウントして、所定のカウント数になるまでは制御信号（Ｓ）としてローを出力して、所定のカウント数に到達したら制御信号（Ｓ）としてハイを出力する。
【００６６】
図１０に、図９に示す制御回路２を適用した図７に示す遅延同期回路の動作例を示す。図１０に示す動作例では、制御回路２は排他的論理和信号（ＥＸＯ）の立ち下がりエッジを３回カウントして制御信号（Ｓ）の極性を変えるときの動作例である。
【００６７】
基準信号（Ｆｒ）と出力信号（Ｆｏ）は図１０に示すような波形であるとする。この両信号が排他的論理和回路（ＥＸＯＲ）２ａに入力すると、図１０に示すような排他的論理和信号（ＥＸＯ）を出力する。
【００６８】
カウンタ２３は初期状態として制御信号（Ｓ）としてローを出力するように設定されており、基準信号（Ｆｒ）の立ち下がりエッジを検出してカウント数を数えて、カウント数が３になるまでは制御信号（Ｓ）としてローを出力して、カウント数が３になったら、制御信号（Ｓ）としてハイを出力する。カウンタ２３は、制御信号（Ｓ）として一度ハイを出力する動作に入ったら、同じ状態を保持する。
【００６９】
遅延同期ループ１のループ外に、上述したような動作を行う制御回路２を持つことで、定常位相誤差を生じることなく、遅延同期ループのハーモニックロックを回避することが可能となる。
【００７０】
（実施形態３）
図８に、本発明の実施形態３に係る遅延同期回路の構成例を示す。本実施形態３は前記実施形態２の変形例である。
【００７１】
本実施形態３に係る遅延同期回路は、例えば、遅延同期ループ（ＤＬ）１と制御回路（ＣＮＴ）２などから構成される。
【００７２】
遅延同期ループ（ＤＬ）１は、基準信号（Ｆｒ）と制御信号（Ｓ）が入力して帰還信号（Ｆｂ）と出力信号（Ｆｏ）を出力する。制御回路２は基準信号（Ｆｒ）と帰還信号（Ｆｂ）が入力して制御信号（Ｓ）を出力する。
【００７３】
図１７に、図８に記載の遅延同期ループ１の構成例を示す。
【００７４】
図１７に示す遅延同期ループ１は、位相周波数比較器（ＰＦＤ）１１、チャージポンプ（ＣＰ）１２、ループフィルタ（ＬＦ）１３、電圧制御遅延線（ＶＣＤＬ）１４、プリチャージ（ＰＣ）１５、エッジコンバイナ（ＥＣ）１６から構成される。
【００７５】
位相周波数比較器１１は、基準信号（Ｆｒ）と帰還信号（Ｆｂ）と制御信号（Ｓ）が入力して、基準信号（Ｆｒ）と帰還信号（Ｆｂ）の比較信号をチャージポンプ１２に出力する。チャージポンプ１２は、比較信号に応じたパルス信号をループフィルタ１３に出力する。ループフィルタ１３は、パルス信号をアナログ信号に変換して電圧制御遅延線１４に出力する。電圧制御遅延線１４は、基準信号とアナログ信号が入力して、アナログ信号で制御された遅延時間だけ基準信号の位相を遅延した各位相の信号を出力する。
【００７６】
図１７では４種類の位相の信号を出力している。基準信号に対して最も位相が遅延された信号を帰還信号（Ｆｂ）として位相周波数比較器１１に入力している。一方、電圧制御遅延線１４の各位相の出力信号は、エッジコンバイナ１６（ＥＣ）に入力する。エッジコンバイナは、位相の異なる各信号を足し合わせて基準信号（Ｆｒ）の定数倍の周波数を持つ出力信号（Ｆｏ）を生成する。
【００７７】
図８に示す制御回路２は、前述の図９に示す制御回路を適用することが可能である。本実施形態３の動作詳細は、前記実施形態１及び実施形態２と同様であるため省略する。
【００７８】
本実施形態３により、前記実施形態１及び実施形態２と同様の効果を得ることができる。
【００７９】
（実施形態４）
図１１に、本発明の実施形態４に係る遅延同期回路の構成を示す。
【００８０】
本実施形態４に係る遅延同期回路は、例えば、遅延同期ループ（ＤＬ）１と制御回路（ＣＮＴ）２などから構成される。
【００８１】
遅延同期ループ（ＤＬ）１は、基準信号（Ｆｒ）と制御信号（Ｓ）とスタンバイ信号（ＳＴ）が入力して出力信号（Ｆｏ）を出力する。制御回路２は、基準信号（Ｆｒ）と帰還信号（Ｆｂ）とスタンバイ信号（ＳＴ）が入力して制御信号（Ｓ）を出力する。
【００８２】
スタンバイ信号（ＳＴ）は、遅延同期ループ１の動作状態を規定する信号で、例えば、スタンバイ信号（ＳＴ）がハイのときに遅延同期ループ１は通常動作を行い、ローのときにスタンバイ動作になるとする。
【００８３】
図１２に、図１１に示す制御回路２の構成例を示す。また、図１４に、図１２に示す遅延回路２１の構成を示す。
【００８４】
図１２に示す制御回路２は、遅延回路（ＤＥＬＡＹ）２１とトリミング部（ＴＲＩＭ）２２を具備して成り、スタンバイ信号（ＳＴ）とトリミング信号（Ｔ）が入力している遅延回路２１は、トリミング信号（Ｔ）で設定された遅延時間だけスタンバイ信号（ＳＴ）を遅延した信号を制御信号（Ｓ）として出力する。
【００８５】
図１３に、図１２に示す制御回路２を用いた、図１１に示す遅延同期回路の動作例を示す。
【００８６】
スタンバイ信号（ＳＴ）がローのとき、基準信号（Ｆｒ）はクロック信号ではなく、一定信号になる。スタンバイ信号（ＳＴ）がハイになると基準信号がクロック信号となり遅延同期ループ１に入力される。また、スタンバイ信号（ＳＴ）は制御回路２にも入力されて、制御回路において、スタンバイ信号（ＳＴ）の立ち上がりエッジが、基準信号（Ｆｒ）の最初の立ち下がりエッジと２番目の立ち上がりエッジの間に来るように遅延させて、制御信号（Ｓ）として遅延同期ループに出力する。この遅延時間がトリミング信号（Ｔ）で制御される。制御信号（Ｓ）を入力された遅延同期ループ１は、図１３に示すように正常動作をすることが可能となる。
【００８７】
（実施形態５）
本発明の実施形態５に係る半導体集積回路装置は、前記実施形態１〜４に係る遅延同期回路を半導体集積回路装置に適用したものである。
【００８８】
図２５に、本発明の実施形態５に係る半導体集積回路装置（ＬＳＩ）の構成を示す。
【００８９】
本実施形態５に係る半導体集積回路装置（ＬＳＩ）６は、例えば、論理回路（ＬＯＧＩＣ）６１と遅延同期回路（ＤＬＬ）１０などから構成される。
【００９０】
半導体集積回路装置６に外付けされた発振子５から基準信号（Ｆｒ）が遅延同期回路１０に入力される。遅延同期回路１０は、前記実施形態１〜５に記載の遅延同期回路であり、基準信号（Ｆｒ）に同期した出力信号（Ｆｏ）を生成し、論理回路６１に出力する。論理回路６１はデータ演算処理を行う回路であり、遅延同期回路１０により生成された出力信号（Ｆｏ）を動作クロックにして動作する。
【００９１】
本発明の前提として検討した図２０、図２１に記載の遅延同期回路を用いると、遅延同期回路で発生した定常位相誤差は出力信号（Ｆｏ）にとってジッタとなり論理回路６１の動作マージンを狭めてしまう。
【００９２】
また、近年の半導体集積回路装置の高速化によって論理回路６１の動作速度を決定する遅延同期回路の出力信号（Ｆｏ）が高速化するに従い当該遅延同期回路で発生した定常位相誤差が論理回路６１の動作不良を起こす原因ともなる。
【００９３】
さらに、当該遅延同期回路に、エッジコンバイナ型遅延同期回路を用いて基準信号（Ｆｒ）の逓倍周波数を持つ出力信号（Ｆｏ）を生成して論理回路６１を高速動作させる半導体集積回路装置においては、当該遅延同回路の定常位相誤差が原因で出力信号（Ｆｏ）が所望の周波数にならず、論理回路６１が動作できないという不具合が発生するおそれがある。
【００９４】
そこで、図２５に示すように、前記実施の形態１〜４による遅延同期回路１０を用いることで、定常位相誤差を発生することなく出力信号（Ｆｏ）を生成できることから、論理回路６１の動作不良を起こすことなく半導体集積回路装置６を正常動作させることができるようになる。
【００９５】
次に、本実施の形態５に係る半導体集積回路装置の応用例として、前記実施の形態１〜４に係る遅延同期回路を、送受信装置とシステムオンチップに適用した例を説明する。
【００９６】
図２６に、前記実施の形態１〜４に係る遅延同期回路を用いたＵＳＢトランシーバの構成を示す。
【００９７】
本実施の形態５に係る半導体集積回路装置（ＬＳＩ）６は、例えば、ＵＳＢトランシーバの物理層（ＰＨＹ）であり、アナログフロントエンド（ＡＦＥ）３１と、エンコーダ（ＥＮＣ）３２と、デシリアライザ（ＤＥＳ）３３と、クロックデータリカバリ（ＣＤＲ）３４，３５と、マルチプレクサ（ＭＵＸ）３６と、デコーダ（ＤＥＣ）３７と、シリアライザ（ＳＥＲ）３８などから成る論理回路（ＬＯＧＩＣ）６１と、遅延同期回路（ＤＬＬ）１０などを具備してなり、リンク層（ＬＩＮＫ）４から出力された送信信号（ＴＸ）は当該デシリアライザ３３によってパラレル信号からシリアル信号に変換されてエンコーダ３２によって信号処理を行い、アナログフロントエンド３１を介してＵＳＢケーブルから出力される。出力の際に、ＵＳＢトランシーバのモードによってハイスピードモード（ＨＳ）、フルスピードモード（ＦＳ）の２系統の経路が選択される。一方、ＵＳＢケーブルから受信した信号はアナログフロントエンド３１を介してハイスピードモード（ＨＳ）ならクロックデータリカバリ３４、フルスピードモード（ＦＳ）ならクロックデータリカバリ３５にデータが出力される。各クロックデータリカバリ３４，３５は発振子５の出力信号（Ｆｒ）を受けて信号を生成する遅延同期回路（ＤＬＬ）１０の出力信号をクロックとして受けてデータとクロックを同期させ、マルチプレクサ３６に信号を出力する。マルチプレクサ３６はデコーダ３７に選択した信号を出力し、デコーダ３７は信号処理をしてシリアライザ３８に信号を出力する。シリアライザ３８はシリアルデータをパラレルデータに変換してリンク層４に出力する。
【００９８】
この半導体集積回路装置（ＵＳＢ物理層）６において、クロックデータリカバリのクロックを生成する遅延同期回路は、前記実施形態１〜４に記載の遅延同期回路が最適である。
【００９９】
図２７に、前記実施の形態１〜４に係る遅延同期回路を用いたＤＶＤドライブ用ＬＳＩの構成を示す。
【０１００】
本実施の形態５に係る半導体集積回路装置（ＬＳＩ）６は、例えば、ＤＶＤドライブ用ＬＳＩとされ、記録再生部の論理回路（ＬＯＧＩＣ）６１と、送受信部（ＡＴＡＰＩ）６２とを具備して成り、ホスト（ＨＯＳＴ）９から出力された送信信号（ＴＸ）は送受信部６２を介して論理回路６１内の論理回路６１１に入力される。論理回路６１１によって信号処理された送信信号はピックアップ（Ｐｉｃｋ−ｕｐ）８を介してメディア７に書込まれる。ここで、論理回路６１１は遅延同期回路１０が生成するクロックを動作クロックとして動作する。この遅延同期回路１０は発振子５の出力信号（Ｆｒ）を入力して所望の信号を生成する動作を行い、前記実施形態１〜４に記載の遅延同期回路が好適である。
【０１０１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０２】
上記各実施形態によれば、（１）遅延同期ループの誤動作を回避することができる、（２）基準信号（Ｆｒ）が、位相比較器と遅延線に同じタイミングで入力される、または（３）定常位相誤差が発生しないで所望の出力信号を得ることができる、という効果を奏することとなる。
【０１０３】
また、本発明の上記各実施形態は、半導体装置、電子機器等の製造業に適用して有効である。
【図面の簡単な説明】
【０１０４】
【図１】本発明の実施形態１による遅延同期回路の構成例を示すブロック図である。
【図２】図１の遅延同期回路で用いられる制御回路の第１構成例を示すブロック図である。
【図３】図２の制御回路の第１構成例を用いた遅延同期回路の動作を示すタイミングチャートである。
【図４】図１の遅延同期回路で用いられる制御回路の第２構成例を示すブロック図である。
【図５】図４の制御回路の第２構成例を用いた遅延同期回路の動作を示すタイミングチャートである。
【図６】図４の制御回路の第２構成例で用いられるパルス発生器の構成例を示すブロック図である。
【図７】本発明の実施形態２による遅延同期回路の構成例を示すブロック図である。
【図８】本発明の実施形態３による遅延同期回路の構成例を示すブロック図である。
【図９】図７、図８の遅延同期回路で用いられる制御回路の構成例を示すブロック図である。
【図１０】図９の制御回路を用いた遅延同期回路の動作を示すタイミングチャートである。
【図１１】本発明の実施形態４による遅延同期回路の構成例を示すブロック図である。
【図１２】図１１の遅延同期回路で用いられる制御回路の構成例を示すブロック図である。
【図１３】図１２の制御回路を用いた遅延同期回路の動作を示すタイミングチャートである。
【図１４】図１２の制御回路で用いられる遅延回路の構成例を示すブロック図である。
【図１５】図１、図７、図１１に記載の遅延同期回路に用いられる遅延同期ループの第１構成例を示すブロック図である。
【図１６】図１、図７、図１１に記載の遅延同期回路に用いられる遅延同期ループの第２構成例を示すブロック図である。
【図１７】図１、図８、図１１に記載の遅延同期回路に用いられる遅延同期ループの第３構成例を示すブロック図である。
【図１８】図１５、図１６、図１７に記載の遅延同期ループに用いられる位相周波数比較器の第１構成例を示すブロック図である。
【図１９】図１５、図１６、図１７に記載の遅延同期ループに用いられる位相周波数比較器の第２構成例を示すブロック図である。
【図２０】本発明の前提として検討した遅延同期ループの第１構成例を示すブロック図である。
【図２１】本発明の前提として検討した遅延同期ループの第２構成例を示すブロック図である。
【図２２】遅延同期ループのハーモニックロックを説明するためのタイミングチャートである。
【図２３】本発明の前提として検討した遅延同期ループの第１構成例の動作を示すタイミングチャートである。
【図２４】本発明の前提として検討した遅延同期ループの第２構成例の動作を示すタイミングチャートである。
【図２５】本発明の実施形態５による半導体集積回路装置の構成を示すブロック図である。
【図２６】図２５に記載の半導体集積回路装置の応用例であるＵＳＢトランシーバの構成例を示すブロック図である。
【図２７】図２５に記載の半導体集積回路装置の応用例であるＤＶＤドライブ用ＬＳＩの構成例を示すブロック図である。
【図２８】図６のパルス発生器の動作を示すタイミングチャートである。
【符号の説明】
【０１０５】
１ 遅延同期ループ（ＤＬ）
２，３ 制御回路（ＣＮＴ）
２ａ 排他的論理和回路（ＥＸＯＲ）
４ リンク層（ＬＩＮＫ）
５ 発振子
６ 半導体集積回路装置（ＬＳＩ）
７ メディア
８ ピックアップ（Ｐｉｃｋ−ｕｐ）
９ ホスト（ＨＯＳＴ）
１０ 遅延同期回路（ＤＬＬ）
１１ 位相周波数比較器（ＰＦＤ）
１１ａ，１１ｆ，１１ｇ，１１１，１１２，１１３，１１４，１１５，１１６，１１７，１１８，１１９，２４４ ＮＡＮＤゲート
１１ｂ，１１ｃ，１１ｄ，１１ｅ，２１２，２１３，２１４，２１５，２１６，２１７，２１８，２４２，２４６ インバータ
１２ チャージポンプ（ＣＰ）
１３ ループフィルタ（ＬＦ）
１４ 電圧制御遅延線（ＶＣＤＬ）
１５ プリチャージ（ＰＣ）
１６ エッジコンバイナ（ＥＣ）
２１ 遅延回路（ＤＥＬＡＹ）
２２ トリミング部（ＴＲＩＭ）
２３ カウンタ（ＣＯＵＮＴ）
２４ パルス発生器（ＳＨＯＴ）
３１ アナログフロントエンド（ＡＦＥ）
３２ エンコーダ（ＥＮＣ）
３３ デシリアライザ（ＤＥＳ）
３４，３５ クロックデータリカバリ（ＣＤＲ）
３６ マルチプレクサ（ＭＵＸ）
３７ デコーダ（ＤＥＣ）
３８ シリアライザ（ＳＥＲ）
６１，６１１，６１３ 論理回路（ＬＯＧＩＣ）
６２ 送受信部（ＡＴＡＰＩ）
２４１，２４３ ＮＯＲゲート
２４５ Ｄフリップフロップ（ＤＦＦ）
２４７ スタンバイシーケンス回路（ＳＥＱ）
【特許請求の範囲】
【請求項１】
位相比較器と、
前記位相比較器の出力に基づいて基準信号に与える遅延時間を変化させ、遅延された基準信号を出力信号として出力すると共に、前記出力信号を帰還信号として前記位相比較器に与える遅延線と
を具備して成り、
前記位相比較器には、前記基準信号と、前記遅延線からの前記帰還信号と、前記位相比較器が行う前記基準信号と前記帰還信号との位相比較動作の開始タイミングを制御する制御信号とが入力するよう構成され、
前記遅延線に前記基準信号が入力するタイミングと前記位相比較器に前記基準信号が入力するタイミングとが略同じである
ことを特徴とする遅延同期回路。
【請求項２】
請求項１において、
前記制御回路は、前記基準信号が入力して前記制御信号を出力する回路であることを特徴とする遅延同期回路。
【請求項３】
請求項２において、
前記制御回路は、カウンタを具備して成り、
前記カウンタにより前記基準信号のエッジをカウントし、前記カウンタのカウント数が設定値に到達するまでは前記制御信号として前記位相比較器が動作しない設定信号を出力し、前記カウンタのカウント数が前記設定値に到達した後、前記制御信号として前記位相比較器が動作する設定信号を出力することを特徴とする遅延同期回路。
【請求項４】
請求項２において、
前記制御回路は、パルス発生器を具備して成り、
前記基準信号の最初の立ち上がりエッジを検知すると、前記パルス発生器によりパルスを生成して前記制御信号として前記パルスを出力し、
前記パルスにより前記位相比較器の動作がリセットされ、それ以降は前記制御信号として前記位相比較器が動作する設定信号を出力することを特徴とする遅延同期回路。
【請求項５】
請求項２において、
前記制御回路は、さらに、前記帰還信号が入力していることを特徴とする遅延同期回路。
【請求項６】
遅延同期ループと、
前記遅延同期ループの動作を制御する制御信号を出力する制御回路と
を具備して成り、
前記遅延同期ループは、基準信号と前記制御信号とが入力して出力信号を出力し、
前記制御回路は、前記基準信号が入力して前記制御信号を出力する回路である
ことを特徴とする遅延同期回路。
【請求項７】
請求項６において、
前記制御回路は、カウンタを具備して成り、
前記カウンタにより前記基準信号のエッジをカウントし、前記カウンタのカウント数が設定値に到達するまでは前記制御信号として前記遅延同期ループが動作しない設定信号を出力し、前記カウンタのカウント数が前記設定値に到達した後、前記制御信号として前記遅延同期ループが動作する設定信号を出力することを特徴とする遅延同期回路。
【請求項８】
請求項６において、
前記制御回路は、パルス発生器を具備して成り、
前記基準信号の最初の立ち上がりエッジを検知すると、前記パルス発生器によりパルスを生成して前記制御信号として前記パルスを出力し、
前記パルスにより前記遅延同期ループの動作がリセットされ、それ以降は前記制御信号として前記遅延同期ループが動作する設定信号を出力することを特徴とする遅延同期回路。
【請求項９】
請求項６において、
前記制御回路は、さらに、前記出力信号が入力していることを特徴とする遅延同期回路。
【請求項１０】
請求項６において、
前記遅延同期ループは、さらに、帰還信号を出力し、前記帰還信号が前記制御回路に入力していることを特徴とする遅延同期回路。
【請求項１１】
請求項９において、
前記制御回路は、排他的論理和回路とカウンタを具備して成り、
前記排他的論理和回路は、前記基準信号と前記出力信号が入力し、前記排他的論理和回路の出力が前記カウンタに入力し、
前記カウンタにより前記排他的論理和回路の出力をカウントし、前記カウンタのカウント数が設定値に到達するまでは前記制御信号として前記遅延同期ループが動作しない設定信号を出力し、前記カウンタのカウント数が前記設定値に到達した後、前記制御信号として前記遅延同期ループが動作する設定信号を出力することを特徴とする遅延同期回路。
【請求項１２】
請求項１０において、
前記制御回路は、排他的論理和回路とカウンタを具備して成り、
前記排他的論理和回路は、前記基準信号と前記帰還信号が入力し、前記排他的論理和回路の出力が前記カウンタに入力し、
前記カウンタにより前記排他的論理和回路の出力をカウントし、前記カウンタのカウント数が設定値に到達するまでは前記制御信号として前記遅延同期ループが動作しない設定信号を出力し、前記カウンタのカウント数が前記設定値に到達した後、前記制御信号として前記遅延同期ループが動作する設定信号を出力することを特徴とする遅延同期回路。
【請求項１３】
請求項６において、
前記遅延同期ループは、さらに、スタンバイ信号が入力し、
前記制御回路は、さらに、前記スタンバイ信号が入力していることを特徴とする遅延同期回路。
【請求項１４】
請求項１３において、
前記制御回路は、トリミングレジスタと遅延回路とを具備して成り、
前記トリミングレジスタは、トリミング信号を前記遅延回路に出力し、
前記遅延回路は、前記スタンバイ信号と前記トリミング信号が入力して前記制御信号を出力し、
前記遅延回路は、前記スタンバイ信号を前記トリミング信号で所定時間遅延させた信号を前記制御信号として出力することを特徴とする遅延同期回路。
【請求項１５】
請求項６において、
前記遅延同期ループは、位相比較器を具備して成り、
前記基準信号と前記出力信号と前記制御信号が、前記位相比較器に入力し、
前記位相比較器は、前記制御信号により、前記基準信号と前記出力信号の位相を比較することを特徴とする遅延同期回路。
【請求項１６】
遅延同期ループと、前記遅延同期ループの動作を制御する制御信号を出力する制御回路とを具備して成る遅延同期回路と、
前記遅延同期回路の出力信号が入力する論理回路と
を有し、
前記遅延同期ループは、基準信号と前記制御信号とが入力して出力信号を出力し、
前記制御回路は、前記基準信号が入力して前記制御信号を出力する回路である
ことを特徴とする半導体集積回路装置。
【請求項１７】
請求項１６において、
前記制御回路は、カウンタを具備して成り、
前記カウンタにより前記基準信号のエッジをカウントし、前記カウンタのカウント数が設定値に到達するまでは前記制御信号として前記遅延同期ループが動作しない設定信号を出力し、前記カウンタのカウント数が前記設定値に到達した後、前記制御信号として前記遅延同期ループが動作する設定信号を出力することを特徴とする半導体集積回路装置。
【請求項１８】
請求項１６において、
前記制御回路は、パルス発生器を具備して成り、
前記基準信号の最初の立ち上がりエッジを検知すると、前記パルス発生器によりパルスを生成して前記制御信号として前記パルスを出力し、
前記パルスにより前記遅延同期ループの動作がリセットされ、それ以降は前記制御信号として前記遅延同期ループが動作する設定信号を出力することを特徴とする半導体集積回路装置。
【請求項１９】
請求項１６において、
前記制御回路は、さらに、前記出力信号が入力していることを特徴とする半導体集積回路装置。
【請求項２０】
請求項１６において、
前記遅延同期ループは、さらに、帰還信号を出力し、前記帰還信号が前記制御回路に入力していることを特徴とする半導体集積回路装置。
【請求項１】
位相比較器と、
前記位相比較器の出力に基づいて基準信号に与える遅延時間を変化させ、遅延された基準信号を出力信号として出力すると共に、前記出力信号を帰還信号として前記位相比較器に与える遅延線と
を具備して成り、
前記位相比較器には、前記基準信号と、前記遅延線からの前記帰還信号と、前記位相比較器が行う前記基準信号と前記帰還信号との位相比較動作の開始タイミングを制御する制御信号とが入力するよう構成され、
前記遅延線に前記基準信号が入力するタイミングと前記位相比較器に前記基準信号が入力するタイミングとが略同じである
ことを特徴とする遅延同期回路。
【請求項２】
請求項１において、
前記制御回路は、前記基準信号が入力して前記制御信号を出力する回路であることを特徴とする遅延同期回路。
【請求項３】
請求項２において、
前記制御回路は、カウンタを具備して成り、
前記カウンタにより前記基準信号のエッジをカウントし、前記カウンタのカウント数が設定値に到達するまでは前記制御信号として前記位相比較器が動作しない設定信号を出力し、前記カウンタのカウント数が前記設定値に到達した後、前記制御信号として前記位相比較器が動作する設定信号を出力することを特徴とする遅延同期回路。
【請求項４】
請求項２において、
前記制御回路は、パルス発生器を具備して成り、
前記基準信号の最初の立ち上がりエッジを検知すると、前記パルス発生器によりパルスを生成して前記制御信号として前記パルスを出力し、
前記パルスにより前記位相比較器の動作がリセットされ、それ以降は前記制御信号として前記位相比較器が動作する設定信号を出力することを特徴とする遅延同期回路。
【請求項５】
請求項２において、
前記制御回路は、さらに、前記帰還信号が入力していることを特徴とする遅延同期回路。
【請求項６】
遅延同期ループと、
前記遅延同期ループの動作を制御する制御信号を出力する制御回路と
を具備して成り、
前記遅延同期ループは、基準信号と前記制御信号とが入力して出力信号を出力し、
前記制御回路は、前記基準信号が入力して前記制御信号を出力する回路である
ことを特徴とする遅延同期回路。
【請求項７】
請求項６において、
前記制御回路は、カウンタを具備して成り、
前記カウンタにより前記基準信号のエッジをカウントし、前記カウンタのカウント数が設定値に到達するまでは前記制御信号として前記遅延同期ループが動作しない設定信号を出力し、前記カウンタのカウント数が前記設定値に到達した後、前記制御信号として前記遅延同期ループが動作する設定信号を出力することを特徴とする遅延同期回路。
【請求項８】
請求項６において、
前記制御回路は、パルス発生器を具備して成り、
前記基準信号の最初の立ち上がりエッジを検知すると、前記パルス発生器によりパルスを生成して前記制御信号として前記パルスを出力し、
前記パルスにより前記遅延同期ループの動作がリセットされ、それ以降は前記制御信号として前記遅延同期ループが動作する設定信号を出力することを特徴とする遅延同期回路。
【請求項９】
請求項６において、
前記制御回路は、さらに、前記出力信号が入力していることを特徴とする遅延同期回路。
【請求項１０】
請求項６において、
前記遅延同期ループは、さらに、帰還信号を出力し、前記帰還信号が前記制御回路に入力していることを特徴とする遅延同期回路。
【請求項１１】
請求項９において、
前記制御回路は、排他的論理和回路とカウンタを具備して成り、
前記排他的論理和回路は、前記基準信号と前記出力信号が入力し、前記排他的論理和回路の出力が前記カウンタに入力し、
前記カウンタにより前記排他的論理和回路の出力をカウントし、前記カウンタのカウント数が設定値に到達するまでは前記制御信号として前記遅延同期ループが動作しない設定信号を出力し、前記カウンタのカウント数が前記設定値に到達した後、前記制御信号として前記遅延同期ループが動作する設定信号を出力することを特徴とする遅延同期回路。
【請求項１２】
請求項１０において、
前記制御回路は、排他的論理和回路とカウンタを具備して成り、
前記排他的論理和回路は、前記基準信号と前記帰還信号が入力し、前記排他的論理和回路の出力が前記カウンタに入力し、
前記カウンタにより前記排他的論理和回路の出力をカウントし、前記カウンタのカウント数が設定値に到達するまでは前記制御信号として前記遅延同期ループが動作しない設定信号を出力し、前記カウンタのカウント数が前記設定値に到達した後、前記制御信号として前記遅延同期ループが動作する設定信号を出力することを特徴とする遅延同期回路。
【請求項１３】
請求項６において、
前記遅延同期ループは、さらに、スタンバイ信号が入力し、
前記制御回路は、さらに、前記スタンバイ信号が入力していることを特徴とする遅延同期回路。
【請求項１４】
請求項１３において、
前記制御回路は、トリミングレジスタと遅延回路とを具備して成り、
前記トリミングレジスタは、トリミング信号を前記遅延回路に出力し、
前記遅延回路は、前記スタンバイ信号と前記トリミング信号が入力して前記制御信号を出力し、
前記遅延回路は、前記スタンバイ信号を前記トリミング信号で所定時間遅延させた信号を前記制御信号として出力することを特徴とする遅延同期回路。
【請求項１５】
請求項６において、
前記遅延同期ループは、位相比較器を具備して成り、
前記基準信号と前記出力信号と前記制御信号が、前記位相比較器に入力し、
前記位相比較器は、前記制御信号により、前記基準信号と前記出力信号の位相を比較することを特徴とする遅延同期回路。
【請求項１６】
遅延同期ループと、前記遅延同期ループの動作を制御する制御信号を出力する制御回路とを具備して成る遅延同期回路と、
前記遅延同期回路の出力信号が入力する論理回路と
を有し、
前記遅延同期ループは、基準信号と前記制御信号とが入力して出力信号を出力し、
前記制御回路は、前記基準信号が入力して前記制御信号を出力する回路である
ことを特徴とする半導体集積回路装置。
【請求項１７】
請求項１６において、
前記制御回路は、カウンタを具備して成り、
前記カウンタにより前記基準信号のエッジをカウントし、前記カウンタのカウント数が設定値に到達するまでは前記制御信号として前記遅延同期ループが動作しない設定信号を出力し、前記カウンタのカウント数が前記設定値に到達した後、前記制御信号として前記遅延同期ループが動作する設定信号を出力することを特徴とする半導体集積回路装置。
【請求項１８】
請求項１６において、
前記制御回路は、パルス発生器を具備して成り、
前記基準信号の最初の立ち上がりエッジを検知すると、前記パルス発生器によりパルスを生成して前記制御信号として前記パルスを出力し、
前記パルスにより前記遅延同期ループの動作がリセットされ、それ以降は前記制御信号として前記遅延同期ループが動作する設定信号を出力することを特徴とする半導体集積回路装置。
【請求項１９】
請求項１６において、
前記制御回路は、さらに、前記出力信号が入力していることを特徴とする半導体集積回路装置。
【請求項２０】
請求項１６において、
前記遅延同期ループは、さらに、帰還信号を出力し、前記帰還信号が前記制御回路に入力していることを特徴とする半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公開番号】特開２００７−２４３８７７（Ｐ２００７−２４３８７７Ａ）
【公開日】平成１９年９月２０日（２００７．９．２０）
【国際特許分類】
【出願番号】特願２００６−６７２４３（Ｐ２００６−６７２４３）
【出願日】平成１８年３月１３日（２００６．３．１３）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１９年９月２０日（２００７．９．２０）
【国際特許分類】
【出願日】平成１８年３月１３日（２００６．３．１３）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
[ Back to top ]