クロック再生装置
【課題】本発明はクロック再生装置に関し、バーストモードに対応でき、また１０Ｇｂｐｓ以上の高速通信の場合にも安定に発振することができるクロック再生装置を提供することを目的としている。
【解決手段】入力データを受けて該入力データからパルスを作成するパルス作成回路２０と、ゲート付きオッシレータ３１と、該ゲート付きオッシレータ３１の出力と基準クロックとを比較し、その比較結果により前記ゲート付きオッシレータ３１に遅延時間を設定するための位相制御信号を与える周波数コントロール回路３２から構成されるクロック再生回路３０と、によりなり、前記パルス作成回路２０の出力で前記ゲート付きオッシレータ３１をリセットすると共に、当該ゲート付きオッシレータ３１の出力をクロック再生出力とするように構成される。
【解決手段】入力データを受けて該入力データからパルスを作成するパルス作成回路２０と、ゲート付きオッシレータ３１と、該ゲート付きオッシレータ３１の出力と基準クロックとを比較し、その比較結果により前記ゲート付きオッシレータ３１に遅延時間を設定するための位相制御信号を与える周波数コントロール回路３２から構成されるクロック再生回路３０と、によりなり、前記パルス作成回路２０の出力で前記ゲート付きオッシレータ３１をリセットすると共に、当該ゲート付きオッシレータ３１の出力をクロック再生出力とするように構成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はクロック再生装置に関する。近年、データ伝送の分野では、高速大容量のデータを転送する必要が生じている。例えば、データ伝送装置間を光ファイバで結んで高速大容量のデータを伝送する方式が増えてきている。この種の方式では、光ファイバで送られてきたデータを光／電変換器により電気信号に変換した後、データを再生することが行われる。この種の分野においては、データがバースト的に送られてくる場合が多く、このようなデータを確実に再生するためのクロック再生装置が求められてきている。
【背景技術】
【０００２】
図１０は従来のクロック再生回路の第１の例を示すブロック図である。この回路は、ＰＬＬ回路を用いたものであって、アナログ発振器（ＶＣＯ）１と位相検出器２により入力データと同期したクロックを発生させ、これを再生クロックとするものである。また、このクロックでＤタイプフリップフロップ（ＦＦ）（以下ＤＦＦと略す）３を動作させ、データを再生する。
【０００３】
この回路において、入力データ（ＤＡＴＡ Ｉｎ）は位相検出器２の一方の入力端子に入り、またＤＦＦ３のデータ入力端子に入っている。位相検出器２の出力はアンプ４で増幅された後、ＶTUNE信号としてＶＣＯ１に入力されている。ＶＣＯ１の出力は、アンプ５で増幅された後、前記ＤＦＦ３のクロック入力端子と、位相検出器２の他方の入力端子に入っている。そして、アンプ５の出力が再生クロックとなり、この再生クロックでラッチされた入力データが出力データ（再生データ）となる。図で、ＤＡＴＡ ｏｕｔ*はＤＡＴＡ ｏｕｔの反転出力である。
【０００４】
図１１は従来のクロック再生回路の第２の例を示すブロック図である。この回路は、２個のリセット付き発振器１１，１２を持ち、一方の発振器１１は入力データが“Ｈ”の時、動作し、もう一方の発振器１２は入力データが“Ｌ”の時、動作する。この２つの発振器１１，１２の出力を加算し、入力データと同期したクロックを再生するものである。また、この再生クロックにより図１０の場合と同様ＤＦＦ１３を動作させて再生データを出力する。
【０００５】
この回路において、発振器１１（第１の発振器），１２（第２の発振器）としては、ゲート付きオッシレータが用いられている。このゲート付きオッシレータは、リングオッシレータとも呼ばれる。入力データ（ＤＡＴＡ Ｉｎ）は、第１の発振器１１のリセット入力端子に入り、またＤＦＦ１３のデータ入力端子に入っている。入力データは、インバータ１４により反転された後、第２の発振器１２のリセット入力端子に入っている。
【０００６】
第１の発振器１１の出力と第２の発振器１２の出力はオアゲート１５に入ると共に、それぞれ周波数コントロール回路１６に入っている。該周波数コントロール回路１６の入力端子には基準クロックも入っている。そして、該周波数コントロール回路１６の出力は、それぞれ第１及び第２の発振器１１，１２に遅延時間を設定するための位相制御信号として与えられている。このように構成された回路によれば、入力データが“Ｈ”の時には第１の発振器１１が動作し、入力データが“Ｌ”の時には第２の発振器１２が動作し、これら出力は、オアゲート１５に入るので、これら出力が加算されたものとして出力される。このオアゲート１５の出力が再生クロック（ＣＬＯＣＫ ｏｕｔ）となり、ＤＦＦ１３のデータ入力端子に入力されているデータをラッチし、再生データ（ＤＡＴＡ ｏｕｔ）として出力される。
【０００７】
図１２は前記したゲート付きオッシレータの構成を示す回路図で、周知の回路である。アンドゲート２１の一方の入力端子にはリセット信号が入っている。他方の入力端子には出力が入っている。アンドゲート２１の出力はバッファ２２を介してインバータ２３に入っている。インバータ２３は複数個直列に接続されており、最終段のインバータ２３の出力が出力（Ｏｕｔｐｕｔ）として出力されると共に、前述したようにアンドゲート２１の他方の入力端子に帰還されている。この回路は、全体として正帰還回路を構成しており、例えば電源のオンやノイズ等を引き金として発振するようになっている。各ゲート２２，２３には周波数制御信号が入力されている。この周波数制御信号は、発振回路の遅延時間を設定するための位相制御信号である。リセット入力が“Ｌ”の場合には、アンドゲート２１の出力は“Ｌ”となるので回路は動作しない。リセット入力が“Ｈ”の場合には、アンドゲート２１の出力は“Ｈ”となるので発振回路として機能する。
【０００８】
この種のクロック再生装置としては、例えばリング発振を制御し、受信データ信号からクロック信号を再生し出力するクロック再生装置において、前記受信データ信号のエッジ毎に前記受信データ信号の遅延信号のエッジ部分を前記クロック信号の位相判定信号に基づき反転制御して前記リング発振のループへ注入し、前記クロック信号を同期させるようにした技術が知られている（例えば特許文献１参照）。また、再生クロックを出力するクロック再生手段と、該クロック再生手段の出力した再生クロックをカウントするカウント手段と、送信側から受信したクロック情報のうちから有効なクロック情報のみを選択し、選択した受信クロック情報と前記カウント手段のカウント値に基づき、前記クロック再生手段を備えた技術が知られている（例えば特許文献２参照）。
【特許文献１】特開２００４−１０４５２２号公報（段落００２４〜００３４、図１、図３）
【特許文献２】特開２００４−１７９８０７号公報（段落０００８〜００１４、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図１０に示したＰＬＬ回路を用いた方式の場合、バーストモード（パケットデータが間欠的に送られてくるもの）や、“０”と“１”が長く続く０／１連の信号には利用できないという問題がある。
【００１０】
一方、図１１に示す２つの発振器の出力を加算する方式の場合、バーストモードに対応できるが、１０Ｇｂｐｓ以上の高速通信の場合“０”と“１”が入った時、うまく発振せず、回路の安定動作が難しいという問題がある。
【００１１】
本発明はこのような課題に鑑みてなされたものであって、バーストモードに対応でき、また１０Ｇｂｐｓ以上の高速通信の場合にも安定に発振することができるクロック再生装置を提供することを目的としている。
【課題を解決するための手段】
【００１２】
（１）請求項１記載の発明は、入力データを受けて該入力データからパルスを作成するパルス作成回路と、ゲート付きオッシレータと、該ゲート付きオッシレータの出力と基準クロックの位相とを比較し、その比較結果により前記ゲート付きオッシレータに遅延時間を設定するための位相制御信号を与える周波数コントロール回路から構成されるクロック再生回路と、によりなり、前記パルス作成回路の出力で前記ゲート付きオッシレータをリセットすると共に、当該ゲート付きオッシレータの出力をクロック再生出力とするように構成されたことを特徴とする。
（２）請求項２記載の発明は、前記パルス作成回路は、入力データを微分する微分回路であることを特徴とする。
（３）請求項３記載の発明は、前記パルス作成回路は、入力データと該入力データを所定量だけ遅延させた信号とのアンドをとるアンドゲートから構成されることを特徴とする。
（４）請求項４記載の発明は、前記パルス作成回路は、入力データと該入力データを所定量だけ遅延させた信号との排他的論理和をとる排他的論理和ゲートから構成されることを特徴とする。
（５）請求項５記載の発明は、入力データであるパケットの先頭を検出して、当該先頭に同期したリセットパルスを作成するパルス作成回路と、ゲート付きオッシレータと、該ゲート付きオッシレータの出力と基準クロックとを比較し、その比較結果により前記ゲート付きオッシレータに遅延時間を設定するための位相制御信号を与える周波数コントロール回路から構成されるクロック再生回路と、によりなり、前記パルス作成回路の出力で前記ゲート付きオッシレータをリセットすると共に、当該ゲート付きオッシレータの出力をクロック再生出力とするように構成されたことを特徴とする。
【発明の効果】
【００１３】
（１）請求項１記載の発明によれば、データがバースト的に入力されてくる場合において、所定の周期でパルス作成回路の出力パルスでゲート付きオッシレータをリセットして初期化しているので、発振出力が位相がずれてくると、初期化することにより元に戻すように働き、発振するクロックを安定なものとすることができる。
（２）請求項２記載の発明によれば、微分回路の出力で前記ゲート付きオッシレータをリセットすることができる。
（３）請求項３記載の発明によれば、入力データと該入力データを所定量だけ遅延させた信号とのアンドをとることで狭い幅のパルスを作ることができ、このパルスで前記ゲート付きオッシレータをリセットすることができる。
（４）請求項４記載の発明によれば、入力データと該入力データを所定量だけ遅延させた信号との排他的論理和をとることで狭い幅のパルスを作ることができ、このパルスで前記ゲート付きオッシレータをリセットすることができる。
（５）請求項５記載の発明によれば、入力データであるパケットの先頭を検出してパルスを作り、このパルスでゲート付きオッシレータをリセットすることができ、安定な発振に寄与するものとなる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の実施の形態例を詳細に説明する。図１は第１の発明の一実施の形態例を示すブロック図である。図において、２０は入力データ（ＤＡＴＡ Ｉｎ）を受けて該入力データからパルスを作成するパルス作成回路、３０はゲート付きオッシレータ３１と、該ゲート付きオッシレータ３１の出力と基準クロックとを比較し、その比較結果により前記ゲート付きオッシレータ３１に遅延時間を設定するための位相制御信号を与える周波数コントロール回路３２からなるクロック再生回路である。
【００１５】
パルス作成回路２０は、入力信号（データ）に同期したリセットパルスを発生させる回路であり、クロック再生回路３０は、リセットパルスに同期したクロックを再生させる回路である。パルス作成回路２０において、２５は入力信号を１／Ｎに分周する分周器、２６は該分周器２５の出力を受けて微分する容量Ｃのコンデンサである。なお、分周器２５は必ずしも必要な回路ではない。実際には、信号線に付随する抵抗が存在するので、この抵抗の抵抗値ＲとコンデンサＣとでＲＣ微分回路を構成する。この微分回路の出力は、ゲート付きオッシレータ３１にリセットパルスとして入っている。この結果、リセットパルスによりゲート付きオッシレータ３１に同期をかけることになる。
【００１６】
クロック再生回路３０において、３１は前述したゲート付きオッシレータ、３２は周波数コントロール回路である。ゲート付きオッシレータ３１の出力は周波数コントロール回路３２の一方の入力端子に入り、該周波数コントロール回路３２の他方の入力端子には基準クロックが入っている。そして、該周波数コントロール回路３２は、出力クロックと基準クロックとの位相差を検出し、検出結果に基づき、前記ゲート付きオッシレータ３１に遅延時間を設定するための位相制御信号として入力する。
【００１７】
図２は図１で用いるゲート付きオッシレータ３１の構成例を示す図である。該ゲート付きオッシレータ３１は、リセット入力端子と、該リセット入力端子からの信号が入力されるバッファ３１ａと該バッファ３１ａの出力を受けるインバータ３１ｂから構成されている。インバータ３１ｂは複数個直列接続されており、その数は安定な発振を行なうために奇数個に設定されている。バッファ３１ａ及び各インバータ３１ｂには周波数制御信号（位相制御信号）が入力されており、オッシレータの遅延時間を設定し、リセットパルス幅を決定する。
【００１８】
図３は図１に示す回路の各部の動作波形を示す図である。（ａ）は入力データ、（ｂ）は１／Ｎ分周器２５による分周出力である。ここでは、分周数ＮとしてＮ＝２、即ち１／２分周を用いている例を示しているが、これに限るものではない。（ｃ）は微分回路の微分出力波形である。この微分波形の正方向又は負方向のパルスのいずれもリセットパルスとして使用することができる。（ｄ）はゲート付きオッシレータ３１の出力である。４１はゲート付きオッシレータ３１の出力を逓倍する逓倍器である。該逓倍器４１の逓倍率はＭである。このＭ逓倍器４１は回路のループから外れた場所にあり、ゲート付きオッシレータ３１の再生クロックをＭ倍に逓倍することができる。逓倍周波数としては、例えば４０ＧＨｚ、２０ＧＨｚ、１０ＧＨｚ等が用いられる。
【００１９】
実際には逓倍器４１によりＭ逓倍されたクロックが再生クロックとして出力される。この再生クロック（ＣＬＯＣＫ ｏｕｔ）でＤＦＦ４２のクロック入力端子をたたき、そのＤ入力端子に入る入力データをラッチする。なお、入力クロックのタイミングと入力データのタイミングを調整するためのディレイラインが信号線４３に設けられている。このディレイラインのディレイ量を調整することにより、入力データを再生クロックで確実にラッチすることができる。このラッチされたデータが再生データ（ＤＡＴＡ ｏｕｔ）となる。このように構成された回路の動作を説明すれば、以下の通りである。
【００２０】
先ず、入力データがパルス作成回路２０に入って微分パルスが作成される。このパルスがゲート付きオッシレータ３１のリセットパルスになる。クロック再生回路３０は再生クロックを発生するが、前記微分回路の微分パルスによりリセットされるので、その度毎に初期化され、位相の遅れが目立ってくる前にリセットをかけて初期状態に引き戻す。これにより、安定な発振を維持することが可能になる。なお、ゲート付きオッシレータ３１からは再生クロックが出力されるが、その周波数は前記した基準クロックと同じである。
【００２１】
この回路の効果を列挙すると以下の通りである。
１）入力されるデータのパケット長の制限がない。
２）高いビットレートでも安定した動作が得られる。
３）プリアセンブルが不要である。ここで、プリアセンブルとはパケットの先頭に同期をとるための信号を入れたヘッダを設けることである。本発明によれば、このような対策が不要となる。
４）回路の構成上、パケットなしの期間でもクロックを再生することができる。
【００２２】
図４は第２の発明の第１の実施の形態例を示すブロック図である。図１と同一のものは、同一の符号を付して示し、同じものの説明は繰り返さない。図において、２０Ａはパルス作成回路である。このパルス作成回路２０Ａは、微分回路ではなく、アンド回路によりリセットパルスを作成するようになっている。クロック再生回路３０、逓倍器４１、ＤＦＦ４２の構成は図１と同じである。なお、ここではゲート付きオッシレータとしては、図１２に示すものを用いる。
【００２３】
このように構成された回路において、パルス作成回路２０Ａの動作について説明する。この回路において、２５は１／Ｎ分周器で、ここでは１／２分周の場合について示している。該１／Ｎ分周器２５の出力は、アンドゲート３６の一方の入力端子に入り、またインバータ３７にも入っている。インバータ３７の出力はディレイ素子３８に入って所定時間遅延される。この遅延された出力と前記直に入れられた入力データとの論理積がアンドゲート３６でとられる。
【００２４】
この部分の動作を図５のタイムチャートを用いて説明する。（ａ）は入力データ、（ｂ）は１／Ｎ分周された入力データ、（ｃ）はディレイ素子３８により遅延された入力データである。この１／Ｎ分周器２５の出力とディレイ素子３８により遅延された入力データとの論理積がとられて（ｄ）に示すようなパルスがアンドゲート３６から出力される。このアンドゲート３６の出力からリセットパルスがゲート付きオッシレータ３１に入力されるので、ゲート付きオッシレータ３１は同期をかけられ、リセットパルスが入る都度初期値に戻る。従って、位相がずれようとすると初期値に引き戻されるので、（ｅ）に示すような位相ずれのない安定な再生クロックを得ることができる。そして、逓倍器４１からは安定な再生クロックが出力され、ＤＦＦ４２からは安定な再生データが出力される。
【００２５】
図６は第２の発明の第２の実施の形態例を示すブロック図である。図４と同一のものは、同一の符号を付して示し、同じものの説明は繰り返さない。図において、２０Ｂはパルス作成回路である。このパルス作成回路２０Ｂは、微分回路ではなく、排他的論理和（ＥＸＯＲ）ゲート３９によりリセットパルスを作成するようになっている。クロック再生回路３０、逓倍器４１、ＤＦＦ４２の構成は図１と同じである。ここでは、ゲート付きオッシレータとしては、図１２に示すものが用いられる。
【００２６】
このように構成された回路において、パルス作成回路２０Ｂの動作について説明する。この回路において、２５は１／Ｎ分周器で、ここでは１／２分周の場合について示している。該１／Ｎ分周器２５の出力は、排他的論理和ゲート３９の一方の入力端子に入り、またインバータ３７にも入っている。インバータ３７の出力はディレイ素子３５に入って所定時間遅延される。この遅延された出力と前記直に入れられた入力データとの排他的論理和がＥＸＯＲゲート３９でとられる。
【００２７】
この部分の動作を図７のタイムチャートを用いて説明する。（ａ）は入力データ、（ｂ）は１／Ｎ分周された入力データ、（ｃ）はディレイ素子３８により遅延された入力データである。この１／Ｎ分周器２５の出力とディレイ素子３８により遅延された入力データとの排他的論理和がＥＸＯＲゲートでとられて（ｄ）に示すようなパルスが該ＥＸＯＲゲート３９から出力される。このＥＸＯＲゲート３９の出力からリセットパルスがゲート付きオッシレータ３１に入力されるので、ゲート付きオッシレータ３１は同期をかけられ、リセットパルスが入る都度初期値に戻る。従って、位相がずれようとすると初期値に引き戻されるので、（ｅ）に示すように位相ずれのない安定な再生クロックを得ることができる。そして、逓倍器４１からは安定な再生クロックが出力され、ＤＦＦ４２からは安定な再生データが出力される。
【００２８】
第２の発明の効果を列挙すると、以下のような効果が得られる。
１）パケット長の制限がない。
２）高いビットレートでも安定した動作が得られる。
３）プリアセンブリが不要である。
４）パケットなしの区間でもクロックを再生することができる。
【００２９】
図８は第３の発明の一実施の形態例を示すブロック図である。図１と同一のものは、同一の符号を付して示す。図において、５０はパケットの先頭に同期したリセットパルスを発生させるパルス作成回路、３０はクロック再生回路であり、逓倍器４１、ＤＦＦ４２の構成は図１と同じである。
【００３０】
このように構成された回路において、パルス作成回路５０の動作について説明する。この回路において、５１は入力データをそのクロック入力端子に受けるＤＦＦ、５２はパケットディテクト＆カウンタ（以下単にカウンタという）で、その入力端子にはＤＦＦ５１のＱ＊信号（＊は反転を示す）が入っている。また、カウンタ５２の出力は、前記ＤＦＦ５１のリセット入力端子に入っている。該ＤＦＦ５１のＤ入力端子は図示されていないが、“Ｈ”レベル又は“Ｌ”レベルに固定されている。５３はＤＦＦ５１のＱ＊信号を入力するディレイ素子でその出力はＥＸＯＲゲート５４の一方の入力端子に入っている。ＥＸＯＲゲート５４の他方の入力端子にはＤＦＦ５１のＱ出力がそのまま入っている。その他の構成は図１と同じである。
【００３１】
図９は図８に示す回路の各部の動作波形を示す図である。（ａ）は入力データであるパケット、（ｂ）はＤＦＦ５１の出力、（ｃ）はディレイ素子５３の出力、（ｄ）はＥＸＯＲゲート５４の出力、（ｅ）はゲート付きオッシレータ３１の出力である。ＤＦＦ５１はクロック入力端子に入力データが入っているので、この入力データの立上がりでＤ端子に入力されている固定データをＱ出力端子と、Ｑ＊出力端子から出力する。この結果、ＤＦＦ５１は、入力パケットの先頭に同期した（ｂ）に示すような波形を出力する。なお、カウンタ５２はＤＦＦ５１の反転出力をカウントし、カウント値がオーバした時にＤＦＦ５１をリセットする。
【００３２】
このＱ出力はそのままＥＸＯＲゲート５４の一方の入力端子に入り、Ｑ＊出力はディレイ素子５３により遅延された後、ＥＸＯＲゲート５４の他方の入力端子に入る。ＥＸＯＲゲート５４は、（ｂ）信号と（ｃ）信号との排他的論理和をとり、ＥＸＯＲゲート５４の出力からは、（ｄ）に示すようなパルスが発生する。このパルスでゲート付きオッシレータ３１をリセットする。この場合において、入力データは、ＤＦＦ４２のデータ入力端子に入り、クロック再生回路３０の出力をＭ逓倍器４１でＭ逓倍したクロックが再生クロックとしてＤＦＦ４２のクロック入力に入る。この結果、ＤＦＦ４２からは再生されたデータ（ＤＡＴＡ ｏｕｔ）が出力され、同時に逓倍器４１から再生されたクロック（ＣＬＯＣＫ ｏｕｔ）が出力される。
【００３３】
第３の発明の効果を列挙すると、以下のとおりである。
１）低速なリセット信号で動作が可能である。
２）高いビットレートでも安定した動作が得られる。
３）プリアセンブルが不要である。
４）パケットがなくてもクロックを発生することができる。
【００３４】
以上、説明したように、本発明によれば、バーストモードに対応でき、また１０Ｇｂｐｓ以上の高速通信の場合にも安定に発振することができるクロック再生装置を提供することができる。
【図面の簡単な説明】
【００３５】
【図１】第１の発明の一実施の形態例を示すブロック図である。
【図２】図１で用いるゲート付きオッシレータの構成例を示す図である。
【図３】図１に示す回路の各部の動作波形を示す図である。
【図４】第２の発明の第１の実施の形態例を示すブロック図である。
【図５】図４に示す回路の各部の動作波形を示す図である。
【図６】第２の発明の第２の実施の形態例を示すブロック図である。
【図７】図６に示す回路の各部の動作波形を示す図である。
【図８】第３の発明の一実施の形態例を示すブロック図である。
【図９】図８に示す回路の各部の動作波形を示す図である。
【図１０】従来のクロック再生回路の第１の例を示すブロック図である。
【図１１】従来のクロック再生回路の第２の例を示すブロック図である。
【図１２】図１１で用いるゲート付きオッシレータの構成例を示す図である。
【符号の説明】
【００３６】
２０ パルス作成回路
２１ １／Ｎ分周器
２２ コンデンサ
３０ クロック再生回路
３１ ゲート付きオッシレータ
３２ 周波数コントロール回路
４１ Ｍ逓倍器
４２ Ｄタイプフリップフロップ
４３ 信号線
【技術分野】
【０００１】
本発明はクロック再生装置に関する。近年、データ伝送の分野では、高速大容量のデータを転送する必要が生じている。例えば、データ伝送装置間を光ファイバで結んで高速大容量のデータを伝送する方式が増えてきている。この種の方式では、光ファイバで送られてきたデータを光／電変換器により電気信号に変換した後、データを再生することが行われる。この種の分野においては、データがバースト的に送られてくる場合が多く、このようなデータを確実に再生するためのクロック再生装置が求められてきている。
【背景技術】
【０００２】
図１０は従来のクロック再生回路の第１の例を示すブロック図である。この回路は、ＰＬＬ回路を用いたものであって、アナログ発振器（ＶＣＯ）１と位相検出器２により入力データと同期したクロックを発生させ、これを再生クロックとするものである。また、このクロックでＤタイプフリップフロップ（ＦＦ）（以下ＤＦＦと略す）３を動作させ、データを再生する。
【０００３】
この回路において、入力データ（ＤＡＴＡ Ｉｎ）は位相検出器２の一方の入力端子に入り、またＤＦＦ３のデータ入力端子に入っている。位相検出器２の出力はアンプ４で増幅された後、ＶTUNE信号としてＶＣＯ１に入力されている。ＶＣＯ１の出力は、アンプ５で増幅された後、前記ＤＦＦ３のクロック入力端子と、位相検出器２の他方の入力端子に入っている。そして、アンプ５の出力が再生クロックとなり、この再生クロックでラッチされた入力データが出力データ（再生データ）となる。図で、ＤＡＴＡ ｏｕｔ*はＤＡＴＡ ｏｕｔの反転出力である。
【０００４】
図１１は従来のクロック再生回路の第２の例を示すブロック図である。この回路は、２個のリセット付き発振器１１，１２を持ち、一方の発振器１１は入力データが“Ｈ”の時、動作し、もう一方の発振器１２は入力データが“Ｌ”の時、動作する。この２つの発振器１１，１２の出力を加算し、入力データと同期したクロックを再生するものである。また、この再生クロックにより図１０の場合と同様ＤＦＦ１３を動作させて再生データを出力する。
【０００５】
この回路において、発振器１１（第１の発振器），１２（第２の発振器）としては、ゲート付きオッシレータが用いられている。このゲート付きオッシレータは、リングオッシレータとも呼ばれる。入力データ（ＤＡＴＡ Ｉｎ）は、第１の発振器１１のリセット入力端子に入り、またＤＦＦ１３のデータ入力端子に入っている。入力データは、インバータ１４により反転された後、第２の発振器１２のリセット入力端子に入っている。
【０００６】
第１の発振器１１の出力と第２の発振器１２の出力はオアゲート１５に入ると共に、それぞれ周波数コントロール回路１６に入っている。該周波数コントロール回路１６の入力端子には基準クロックも入っている。そして、該周波数コントロール回路１６の出力は、それぞれ第１及び第２の発振器１１，１２に遅延時間を設定するための位相制御信号として与えられている。このように構成された回路によれば、入力データが“Ｈ”の時には第１の発振器１１が動作し、入力データが“Ｌ”の時には第２の発振器１２が動作し、これら出力は、オアゲート１５に入るので、これら出力が加算されたものとして出力される。このオアゲート１５の出力が再生クロック（ＣＬＯＣＫ ｏｕｔ）となり、ＤＦＦ１３のデータ入力端子に入力されているデータをラッチし、再生データ（ＤＡＴＡ ｏｕｔ）として出力される。
【０００７】
図１２は前記したゲート付きオッシレータの構成を示す回路図で、周知の回路である。アンドゲート２１の一方の入力端子にはリセット信号が入っている。他方の入力端子には出力が入っている。アンドゲート２１の出力はバッファ２２を介してインバータ２３に入っている。インバータ２３は複数個直列に接続されており、最終段のインバータ２３の出力が出力（Ｏｕｔｐｕｔ）として出力されると共に、前述したようにアンドゲート２１の他方の入力端子に帰還されている。この回路は、全体として正帰還回路を構成しており、例えば電源のオンやノイズ等を引き金として発振するようになっている。各ゲート２２，２３には周波数制御信号が入力されている。この周波数制御信号は、発振回路の遅延時間を設定するための位相制御信号である。リセット入力が“Ｌ”の場合には、アンドゲート２１の出力は“Ｌ”となるので回路は動作しない。リセット入力が“Ｈ”の場合には、アンドゲート２１の出力は“Ｈ”となるので発振回路として機能する。
【０００８】
この種のクロック再生装置としては、例えばリング発振を制御し、受信データ信号からクロック信号を再生し出力するクロック再生装置において、前記受信データ信号のエッジ毎に前記受信データ信号の遅延信号のエッジ部分を前記クロック信号の位相判定信号に基づき反転制御して前記リング発振のループへ注入し、前記クロック信号を同期させるようにした技術が知られている（例えば特許文献１参照）。また、再生クロックを出力するクロック再生手段と、該クロック再生手段の出力した再生クロックをカウントするカウント手段と、送信側から受信したクロック情報のうちから有効なクロック情報のみを選択し、選択した受信クロック情報と前記カウント手段のカウント値に基づき、前記クロック再生手段を備えた技術が知られている（例えば特許文献２参照）。
【特許文献１】特開２００４−１０４５２２号公報（段落００２４〜００３４、図１、図３）
【特許文献２】特開２００４−１７９８０７号公報（段落０００８〜００１４、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図１０に示したＰＬＬ回路を用いた方式の場合、バーストモード（パケットデータが間欠的に送られてくるもの）や、“０”と“１”が長く続く０／１連の信号には利用できないという問題がある。
【００１０】
一方、図１１に示す２つの発振器の出力を加算する方式の場合、バーストモードに対応できるが、１０Ｇｂｐｓ以上の高速通信の場合“０”と“１”が入った時、うまく発振せず、回路の安定動作が難しいという問題がある。
【００１１】
本発明はこのような課題に鑑みてなされたものであって、バーストモードに対応でき、また１０Ｇｂｐｓ以上の高速通信の場合にも安定に発振することができるクロック再生装置を提供することを目的としている。
【課題を解決するための手段】
【００１２】
（１）請求項１記載の発明は、入力データを受けて該入力データからパルスを作成するパルス作成回路と、ゲート付きオッシレータと、該ゲート付きオッシレータの出力と基準クロックの位相とを比較し、その比較結果により前記ゲート付きオッシレータに遅延時間を設定するための位相制御信号を与える周波数コントロール回路から構成されるクロック再生回路と、によりなり、前記パルス作成回路の出力で前記ゲート付きオッシレータをリセットすると共に、当該ゲート付きオッシレータの出力をクロック再生出力とするように構成されたことを特徴とする。
（２）請求項２記載の発明は、前記パルス作成回路は、入力データを微分する微分回路であることを特徴とする。
（３）請求項３記載の発明は、前記パルス作成回路は、入力データと該入力データを所定量だけ遅延させた信号とのアンドをとるアンドゲートから構成されることを特徴とする。
（４）請求項４記載の発明は、前記パルス作成回路は、入力データと該入力データを所定量だけ遅延させた信号との排他的論理和をとる排他的論理和ゲートから構成されることを特徴とする。
（５）請求項５記載の発明は、入力データであるパケットの先頭を検出して、当該先頭に同期したリセットパルスを作成するパルス作成回路と、ゲート付きオッシレータと、該ゲート付きオッシレータの出力と基準クロックとを比較し、その比較結果により前記ゲート付きオッシレータに遅延時間を設定するための位相制御信号を与える周波数コントロール回路から構成されるクロック再生回路と、によりなり、前記パルス作成回路の出力で前記ゲート付きオッシレータをリセットすると共に、当該ゲート付きオッシレータの出力をクロック再生出力とするように構成されたことを特徴とする。
【発明の効果】
【００１３】
（１）請求項１記載の発明によれば、データがバースト的に入力されてくる場合において、所定の周期でパルス作成回路の出力パルスでゲート付きオッシレータをリセットして初期化しているので、発振出力が位相がずれてくると、初期化することにより元に戻すように働き、発振するクロックを安定なものとすることができる。
（２）請求項２記載の発明によれば、微分回路の出力で前記ゲート付きオッシレータをリセットすることができる。
（３）請求項３記載の発明によれば、入力データと該入力データを所定量だけ遅延させた信号とのアンドをとることで狭い幅のパルスを作ることができ、このパルスで前記ゲート付きオッシレータをリセットすることができる。
（４）請求項４記載の発明によれば、入力データと該入力データを所定量だけ遅延させた信号との排他的論理和をとることで狭い幅のパルスを作ることができ、このパルスで前記ゲート付きオッシレータをリセットすることができる。
（５）請求項５記載の発明によれば、入力データであるパケットの先頭を検出してパルスを作り、このパルスでゲート付きオッシレータをリセットすることができ、安定な発振に寄与するものとなる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の実施の形態例を詳細に説明する。図１は第１の発明の一実施の形態例を示すブロック図である。図において、２０は入力データ（ＤＡＴＡ Ｉｎ）を受けて該入力データからパルスを作成するパルス作成回路、３０はゲート付きオッシレータ３１と、該ゲート付きオッシレータ３１の出力と基準クロックとを比較し、その比較結果により前記ゲート付きオッシレータ３１に遅延時間を設定するための位相制御信号を与える周波数コントロール回路３２からなるクロック再生回路である。
【００１５】
パルス作成回路２０は、入力信号（データ）に同期したリセットパルスを発生させる回路であり、クロック再生回路３０は、リセットパルスに同期したクロックを再生させる回路である。パルス作成回路２０において、２５は入力信号を１／Ｎに分周する分周器、２６は該分周器２５の出力を受けて微分する容量Ｃのコンデンサである。なお、分周器２５は必ずしも必要な回路ではない。実際には、信号線に付随する抵抗が存在するので、この抵抗の抵抗値ＲとコンデンサＣとでＲＣ微分回路を構成する。この微分回路の出力は、ゲート付きオッシレータ３１にリセットパルスとして入っている。この結果、リセットパルスによりゲート付きオッシレータ３１に同期をかけることになる。
【００１６】
クロック再生回路３０において、３１は前述したゲート付きオッシレータ、３２は周波数コントロール回路である。ゲート付きオッシレータ３１の出力は周波数コントロール回路３２の一方の入力端子に入り、該周波数コントロール回路３２の他方の入力端子には基準クロックが入っている。そして、該周波数コントロール回路３２は、出力クロックと基準クロックとの位相差を検出し、検出結果に基づき、前記ゲート付きオッシレータ３１に遅延時間を設定するための位相制御信号として入力する。
【００１７】
図２は図１で用いるゲート付きオッシレータ３１の構成例を示す図である。該ゲート付きオッシレータ３１は、リセット入力端子と、該リセット入力端子からの信号が入力されるバッファ３１ａと該バッファ３１ａの出力を受けるインバータ３１ｂから構成されている。インバータ３１ｂは複数個直列接続されており、その数は安定な発振を行なうために奇数個に設定されている。バッファ３１ａ及び各インバータ３１ｂには周波数制御信号（位相制御信号）が入力されており、オッシレータの遅延時間を設定し、リセットパルス幅を決定する。
【００１８】
図３は図１に示す回路の各部の動作波形を示す図である。（ａ）は入力データ、（ｂ）は１／Ｎ分周器２５による分周出力である。ここでは、分周数ＮとしてＮ＝２、即ち１／２分周を用いている例を示しているが、これに限るものではない。（ｃ）は微分回路の微分出力波形である。この微分波形の正方向又は負方向のパルスのいずれもリセットパルスとして使用することができる。（ｄ）はゲート付きオッシレータ３１の出力である。４１はゲート付きオッシレータ３１の出力を逓倍する逓倍器である。該逓倍器４１の逓倍率はＭである。このＭ逓倍器４１は回路のループから外れた場所にあり、ゲート付きオッシレータ３１の再生クロックをＭ倍に逓倍することができる。逓倍周波数としては、例えば４０ＧＨｚ、２０ＧＨｚ、１０ＧＨｚ等が用いられる。
【００１９】
実際には逓倍器４１によりＭ逓倍されたクロックが再生クロックとして出力される。この再生クロック（ＣＬＯＣＫ ｏｕｔ）でＤＦＦ４２のクロック入力端子をたたき、そのＤ入力端子に入る入力データをラッチする。なお、入力クロックのタイミングと入力データのタイミングを調整するためのディレイラインが信号線４３に設けられている。このディレイラインのディレイ量を調整することにより、入力データを再生クロックで確実にラッチすることができる。このラッチされたデータが再生データ（ＤＡＴＡ ｏｕｔ）となる。このように構成された回路の動作を説明すれば、以下の通りである。
【００２０】
先ず、入力データがパルス作成回路２０に入って微分パルスが作成される。このパルスがゲート付きオッシレータ３１のリセットパルスになる。クロック再生回路３０は再生クロックを発生するが、前記微分回路の微分パルスによりリセットされるので、その度毎に初期化され、位相の遅れが目立ってくる前にリセットをかけて初期状態に引き戻す。これにより、安定な発振を維持することが可能になる。なお、ゲート付きオッシレータ３１からは再生クロックが出力されるが、その周波数は前記した基準クロックと同じである。
【００２１】
この回路の効果を列挙すると以下の通りである。
１）入力されるデータのパケット長の制限がない。
２）高いビットレートでも安定した動作が得られる。
３）プリアセンブルが不要である。ここで、プリアセンブルとはパケットの先頭に同期をとるための信号を入れたヘッダを設けることである。本発明によれば、このような対策が不要となる。
４）回路の構成上、パケットなしの期間でもクロックを再生することができる。
【００２２】
図４は第２の発明の第１の実施の形態例を示すブロック図である。図１と同一のものは、同一の符号を付して示し、同じものの説明は繰り返さない。図において、２０Ａはパルス作成回路である。このパルス作成回路２０Ａは、微分回路ではなく、アンド回路によりリセットパルスを作成するようになっている。クロック再生回路３０、逓倍器４１、ＤＦＦ４２の構成は図１と同じである。なお、ここではゲート付きオッシレータとしては、図１２に示すものを用いる。
【００２３】
このように構成された回路において、パルス作成回路２０Ａの動作について説明する。この回路において、２５は１／Ｎ分周器で、ここでは１／２分周の場合について示している。該１／Ｎ分周器２５の出力は、アンドゲート３６の一方の入力端子に入り、またインバータ３７にも入っている。インバータ３７の出力はディレイ素子３８に入って所定時間遅延される。この遅延された出力と前記直に入れられた入力データとの論理積がアンドゲート３６でとられる。
【００２４】
この部分の動作を図５のタイムチャートを用いて説明する。（ａ）は入力データ、（ｂ）は１／Ｎ分周された入力データ、（ｃ）はディレイ素子３８により遅延された入力データである。この１／Ｎ分周器２５の出力とディレイ素子３８により遅延された入力データとの論理積がとられて（ｄ）に示すようなパルスがアンドゲート３６から出力される。このアンドゲート３６の出力からリセットパルスがゲート付きオッシレータ３１に入力されるので、ゲート付きオッシレータ３１は同期をかけられ、リセットパルスが入る都度初期値に戻る。従って、位相がずれようとすると初期値に引き戻されるので、（ｅ）に示すような位相ずれのない安定な再生クロックを得ることができる。そして、逓倍器４１からは安定な再生クロックが出力され、ＤＦＦ４２からは安定な再生データが出力される。
【００２５】
図６は第２の発明の第２の実施の形態例を示すブロック図である。図４と同一のものは、同一の符号を付して示し、同じものの説明は繰り返さない。図において、２０Ｂはパルス作成回路である。このパルス作成回路２０Ｂは、微分回路ではなく、排他的論理和（ＥＸＯＲ）ゲート３９によりリセットパルスを作成するようになっている。クロック再生回路３０、逓倍器４１、ＤＦＦ４２の構成は図１と同じである。ここでは、ゲート付きオッシレータとしては、図１２に示すものが用いられる。
【００２６】
このように構成された回路において、パルス作成回路２０Ｂの動作について説明する。この回路において、２５は１／Ｎ分周器で、ここでは１／２分周の場合について示している。該１／Ｎ分周器２５の出力は、排他的論理和ゲート３９の一方の入力端子に入り、またインバータ３７にも入っている。インバータ３７の出力はディレイ素子３５に入って所定時間遅延される。この遅延された出力と前記直に入れられた入力データとの排他的論理和がＥＸＯＲゲート３９でとられる。
【００２７】
この部分の動作を図７のタイムチャートを用いて説明する。（ａ）は入力データ、（ｂ）は１／Ｎ分周された入力データ、（ｃ）はディレイ素子３８により遅延された入力データである。この１／Ｎ分周器２５の出力とディレイ素子３８により遅延された入力データとの排他的論理和がＥＸＯＲゲートでとられて（ｄ）に示すようなパルスが該ＥＸＯＲゲート３９から出力される。このＥＸＯＲゲート３９の出力からリセットパルスがゲート付きオッシレータ３１に入力されるので、ゲート付きオッシレータ３１は同期をかけられ、リセットパルスが入る都度初期値に戻る。従って、位相がずれようとすると初期値に引き戻されるので、（ｅ）に示すように位相ずれのない安定な再生クロックを得ることができる。そして、逓倍器４１からは安定な再生クロックが出力され、ＤＦＦ４２からは安定な再生データが出力される。
【００２８】
第２の発明の効果を列挙すると、以下のような効果が得られる。
１）パケット長の制限がない。
２）高いビットレートでも安定した動作が得られる。
３）プリアセンブリが不要である。
４）パケットなしの区間でもクロックを再生することができる。
【００２９】
図８は第３の発明の一実施の形態例を示すブロック図である。図１と同一のものは、同一の符号を付して示す。図において、５０はパケットの先頭に同期したリセットパルスを発生させるパルス作成回路、３０はクロック再生回路であり、逓倍器４１、ＤＦＦ４２の構成は図１と同じである。
【００３０】
このように構成された回路において、パルス作成回路５０の動作について説明する。この回路において、５１は入力データをそのクロック入力端子に受けるＤＦＦ、５２はパケットディテクト＆カウンタ（以下単にカウンタという）で、その入力端子にはＤＦＦ５１のＱ＊信号（＊は反転を示す）が入っている。また、カウンタ５２の出力は、前記ＤＦＦ５１のリセット入力端子に入っている。該ＤＦＦ５１のＤ入力端子は図示されていないが、“Ｈ”レベル又は“Ｌ”レベルに固定されている。５３はＤＦＦ５１のＱ＊信号を入力するディレイ素子でその出力はＥＸＯＲゲート５４の一方の入力端子に入っている。ＥＸＯＲゲート５４の他方の入力端子にはＤＦＦ５１のＱ出力がそのまま入っている。その他の構成は図１と同じである。
【００３１】
図９は図８に示す回路の各部の動作波形を示す図である。（ａ）は入力データであるパケット、（ｂ）はＤＦＦ５１の出力、（ｃ）はディレイ素子５３の出力、（ｄ）はＥＸＯＲゲート５４の出力、（ｅ）はゲート付きオッシレータ３１の出力である。ＤＦＦ５１はクロック入力端子に入力データが入っているので、この入力データの立上がりでＤ端子に入力されている固定データをＱ出力端子と、Ｑ＊出力端子から出力する。この結果、ＤＦＦ５１は、入力パケットの先頭に同期した（ｂ）に示すような波形を出力する。なお、カウンタ５２はＤＦＦ５１の反転出力をカウントし、カウント値がオーバした時にＤＦＦ５１をリセットする。
【００３２】
このＱ出力はそのままＥＸＯＲゲート５４の一方の入力端子に入り、Ｑ＊出力はディレイ素子５３により遅延された後、ＥＸＯＲゲート５４の他方の入力端子に入る。ＥＸＯＲゲート５４は、（ｂ）信号と（ｃ）信号との排他的論理和をとり、ＥＸＯＲゲート５４の出力からは、（ｄ）に示すようなパルスが発生する。このパルスでゲート付きオッシレータ３１をリセットする。この場合において、入力データは、ＤＦＦ４２のデータ入力端子に入り、クロック再生回路３０の出力をＭ逓倍器４１でＭ逓倍したクロックが再生クロックとしてＤＦＦ４２のクロック入力に入る。この結果、ＤＦＦ４２からは再生されたデータ（ＤＡＴＡ ｏｕｔ）が出力され、同時に逓倍器４１から再生されたクロック（ＣＬＯＣＫ ｏｕｔ）が出力される。
【００３３】
第３の発明の効果を列挙すると、以下のとおりである。
１）低速なリセット信号で動作が可能である。
２）高いビットレートでも安定した動作が得られる。
３）プリアセンブルが不要である。
４）パケットがなくてもクロックを発生することができる。
【００３４】
以上、説明したように、本発明によれば、バーストモードに対応でき、また１０Ｇｂｐｓ以上の高速通信の場合にも安定に発振することができるクロック再生装置を提供することができる。
【図面の簡単な説明】
【００３５】
【図１】第１の発明の一実施の形態例を示すブロック図である。
【図２】図１で用いるゲート付きオッシレータの構成例を示す図である。
【図３】図１に示す回路の各部の動作波形を示す図である。
【図４】第２の発明の第１の実施の形態例を示すブロック図である。
【図５】図４に示す回路の各部の動作波形を示す図である。
【図６】第２の発明の第２の実施の形態例を示すブロック図である。
【図７】図６に示す回路の各部の動作波形を示す図である。
【図８】第３の発明の一実施の形態例を示すブロック図である。
【図９】図８に示す回路の各部の動作波形を示す図である。
【図１０】従来のクロック再生回路の第１の例を示すブロック図である。
【図１１】従来のクロック再生回路の第２の例を示すブロック図である。
【図１２】図１１で用いるゲート付きオッシレータの構成例を示す図である。
【符号の説明】
【００３６】
２０ パルス作成回路
２１ １／Ｎ分周器
２２ コンデンサ
３０ クロック再生回路
３１ ゲート付きオッシレータ
３２ 周波数コントロール回路
４１ Ｍ逓倍器
４２ Ｄタイプフリップフロップ
４３ 信号線
【特許請求の範囲】
【請求項１】
入力データを受けて該入力データからパルスを作成するパルス作成回路と、
ゲート付きオッシレータと、該ゲート付きオッシレータの出力と基準クロックの位相とを比較し、その比較結果により前記ゲート付きオッシレータに遅延時間を設定するための位相制御信号を与える周波数コントロール回路から構成されるクロック再生回路と、
によりなり、
前記パルス作成回路の出力で前記ゲート付きオッシレータをリセットすると共に、当該ゲート付きオッシレータの出力をクロック再生出力とするように構成されたことを特徴とするクロック再生装置。
【請求項２】
前記パルス作成回路は、入力データを微分する微分回路であることを特徴とする請求項１記載のクロック再生装置。
【請求項３】
前記パルス作成回路は、入力データと該入力データを所定量だけ遅延させた信号とのアンドをとるアンドゲートから構成されることを特徴とする請求項１記載のクロック再生装置。
【請求項４】
前記パルス作成回路は、入力データと該入力データを所定量だけ遅延させた信号との排他的論理和をとる排他的論理和ゲートから構成されることを特徴とする請求項１記載のクロック再生装置。
【請求項５】
入力データであるパケットの先頭を検出して、当該先頭に同期したリセットパルスを作成するパルス作成回路と、
ゲート付きオッシレータと、該ゲート付きオッシレータの出力と基準クロックとを比較し、その比較結果により前記ゲート付きオッシレータに遅延時間を設定するための位相制御信号を与える周波数コントロール回路から構成されるクロック再生回路と、
によりなり、
前記パルス作成回路の出力で前記ゲート付きオッシレータをリセットすると共に、当該ゲート付きオッシレータの出力をクロック再生出力とするように構成されたことを特徴とするクロック再生装置。
【請求項１】
入力データを受けて該入力データからパルスを作成するパルス作成回路と、
ゲート付きオッシレータと、該ゲート付きオッシレータの出力と基準クロックの位相とを比較し、その比較結果により前記ゲート付きオッシレータに遅延時間を設定するための位相制御信号を与える周波数コントロール回路から構成されるクロック再生回路と、
によりなり、
前記パルス作成回路の出力で前記ゲート付きオッシレータをリセットすると共に、当該ゲート付きオッシレータの出力をクロック再生出力とするように構成されたことを特徴とするクロック再生装置。
【請求項２】
前記パルス作成回路は、入力データを微分する微分回路であることを特徴とする請求項１記載のクロック再生装置。
【請求項３】
前記パルス作成回路は、入力データと該入力データを所定量だけ遅延させた信号とのアンドをとるアンドゲートから構成されることを特徴とする請求項１記載のクロック再生装置。
【請求項４】
前記パルス作成回路は、入力データと該入力データを所定量だけ遅延させた信号との排他的論理和をとる排他的論理和ゲートから構成されることを特徴とする請求項１記載のクロック再生装置。
【請求項５】
入力データであるパケットの先頭を検出して、当該先頭に同期したリセットパルスを作成するパルス作成回路と、
ゲート付きオッシレータと、該ゲート付きオッシレータの出力と基準クロックとを比較し、その比較結果により前記ゲート付きオッシレータに遅延時間を設定するための位相制御信号を与える周波数コントロール回路から構成されるクロック再生回路と、
によりなり、
前記パルス作成回路の出力で前記ゲート付きオッシレータをリセットすると共に、当該ゲート付きオッシレータの出力をクロック再生出力とするように構成されたことを特徴とするクロック再生装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００７−１８９４４５（Ｐ２００７−１８９４４５Ａ）
【公開日】平成１９年７月２６日（２００７．７．２６）
【国際特許分類】
【出願番号】特願２００６−５１６１（Ｐ２００６−５１６１）
【出願日】平成１８年１月１２日（２００６．１．１２）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
【公開日】平成１９年７月２６日（２００７．７．２６）
【国際特許分類】
【出願日】平成１８年１月１２日（２００６．１．１２）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
[ Back to top ]