【課題】ＤＬＬクロックが消失した場合に、位相検知における誤判定の結果を基に、遅延量が更新されることを回避し、ロック制御におけるＤＬＬクロックサイクルの短縮化と、ＤＬＬ回路の動作安定性の向上を図る。
【解決手段】本発明のＤＬＬ回路は、入力されるクロック信号の遅延量を制御する遅延信号を出力する遅延制御回路１３と、この遅延信号に基づいた遅延量をクロック信号に付加し、ＤＬＬクロックとして出力する遅延回路１２と、ＤＬＬクロック信号のクロッキング動作の有無を検知するＤＬＬクロック検知回路３１とを備える。そして、ＤＬＬクロック検知回路３１は、ＤＬＬクロックのクロッキング動作が検知されない場合に、遅延制御回路１３による遅延量の更新制御を停止させる。 （もっと読む）

【課題】 複数のチップ内の内部回路に供給される動作タイミング用のクロック信号の位相を正確に同期させることができる位相同期回路を提供する。
【解決手段】 第１チップ内において第１クロック信号を遅延させて第２クロック信号を生成し、２クロック信号を第１内部回路の動作タイミング用として第１内部回路に供給する第１遅延手段と、第２クロック信号を遅延させて第３クロック信号を生成する第２遅延手段と、第２チップ内において第１クロック信号を第１チップとの間の第１配線を介して入力し、その入力した第１クロック信号を第２内部回路の動作タイミング用として第２内部回路に供給する入力手段と、第１入力手段によって入力された第１クロック信号を第２配線を介して帰還クロック信号として第１チップに帰還させる帰還手段と、第３クロック信号と帰還クロック信号との位相差が減少するように第１及び第２遅延手段各々の遅延時間を制御する位相比較手段とを備える。 （もっと読む）

【課題】簡易な演算処理にて、適時かつ迅速に、周波数誤差を検出でき、これにより、サンプリングクロックの位相誤差を円滑に補正できるＰＬＬ回路を提供する。
【解決手段】再生信号の立ち上がり時に検出された位相誤差量が、遅延回路１１５と減算回路１１６に供給される。減算回路１１６は、供給された位相誤差量と一回前に供給された位相誤差量（遅延回路１１５からの出力）とを減算する。この減算結果をもとに、時間軸上における位相誤差量の傾き値Ｋｐ（周波数誤差）が傾き値算出回路１１７にて算出される。同様に、再生信号の立ち下がり時に検出された位相誤差量から傾き値Ｋｎが傾き値算出回路１２０にて算出される。制御回路１２１は、傾き値Ｋｐ，Ｋｎの何れかが閾値を超えると制御信号を出力する。セレクタ１１１は、制御信号が入力されると位相誤差量に替えてグランド信号をＬＰＦ１１２に供給する。 （もっと読む）

【課題】高精度にキャリブレーションが可能なバーニア遅延回路を提供する。
【解決手段】リングオシレータ１０は、入力されたバイアス信号ＳｂｉａｓＧに応じた周波数で発振する。バイアス信号調節部１２は、リングオシレータ１０の発振周波数が、所定の基準周波数と一致するように、帰還によりリングオシレータ１０に対するバイアス信号ＳｂｉａｓＧを生成する。個別バイアス回路１４は、Ｎ個の第２可変遅延素子Ｄ２_１〜Ｄ２_Ｎごとに設けられた複数のバイアス回路ＢＩＡＳ_１〜ＢＩＡＳ_Ｎを備える。各バイアス回路ＢＩＡＳ_１〜ＢＩＡＳ_Ｎは、バイアス信号Ｓｂｉａｓ２Ａ_１〜Ｓｂｉａｓ２Ａ_Ｎを個別に調節可能に構成される。 （もっと読む）

【課題】入力データが交播パターン以外の場合であっても、高速かつ高精度にデューティを検出する。
【解決手段】デューティ検出回路は、入力データＤｉｎとこの入力データＤｉｎに周波数および位相が同期したクロックＣＫとを入力とし、入力データＤｉｎをクロックＣＫに同期してラッチして基準パルス幅を示すパルス信号Ｒｅｆを出力するフリップフロップ１と、入力データＤｉｎの平均電圧レベルとパルス信号Ｒｅｆの平均電圧レベルとの差を、入力データＤｉｎのデューティ１００％からの変動分を示す検出信号Ｏｕｔとして出力する出力回路２とを備える。 （もっと読む）

【課題】フレームパルス信号とクロックとの位相調整を自動化する。
【解決手段】フレームパルス信号ラッチ回路は、パルス幅をｍクロック周期より長くしたフレームパルス信号ＦＰＩＮを出力するパルス幅伸張部１と、位相を調整した出力クロックＣＬＫ’を生成する位相調整部３と、フレームパルス信号ＦＰＩＮをラッチするフリップフロップ４と、フレームパルス信号ＦＰＯＵＴに対して、１〜ｍクロックシフトした各信号を生成し、フレームパルス信号ＦＰＯＵＴとクロックシフトした各信号との論理積の結果に基づいてレーシング状態を検出するレーシング検出部５と、位相調整部３に対して異なる位相調整量を順次選択して指示し、レーシング状態が検出された際の最悪位相調整量に基づいて、最適位相調整量を決定して位相調整部３へ指示する制御部６とを備える。 （もっと読む）

【課題】短いビット同期時間、クロックワンダー追随性能、高い高周波ジッタ耐性、を同時に満たすクロック再生回路を提供する。
【解決手段】入力データ信号１０１と再生クロック１０２との位相差を検出する位相差検出回路１０３、位相差検出回路１０３の出力を平均化する平均化回路１０４、位相差検出回路１０３の出力をサンプル／ホールドするリセット付サンプル／ホールド回路１０５、平均化回路１０４の出力の積分値とリセット付サンプル／ホールド回路１０５の出力値との和に相当する位相の再生クロック１０２を生成する再生クロック生成回路１０６を備える。リセット付サンプル／ホールド回路１０５は、バースト伝送開始信号１１０を受けて位相差検出回路１０３の出力をサンプル／ホールドし、バースト伝送終了信号１１１を受けてホールドしている値を初期値にリセットする。 （もっと読む）

【課題】事前に位相ずれの評価や調整を行うことなく、フレームパルスとクロックとの間の位相変化を自動調整することができる。
【解決手段】位相制御部３０により、位相調整部１０での入力クロックＣＬＫ_inに対する位相調整量を変化させて、レーシング検出部２０により、このような危険なレーシング状態を検出し、位相制御部３０により、その時の最悪位相調整量に基づいて、入力フレームパルスＦＰ_inを安定してラッチできる最適位相調整量を決定する。 （もっと読む）

【課題】チップ上における占有面積が小さく、広範囲なクロック周波数に対応可能なＤＬＬ回路を提供する。
【解決手段】外部クロック信号ＣＬＫを遅延させるディレイライン２１０と、ディレイライン２１０による遅延量を制御する制御回路とを備える。ディレイライン２１０は、従属接続された複数の可変遅延素子５００を有し、可変遅延素子５００は、バイアス電流量によって遅延量が変化する差動回路構成であり、制御回路は、バイアス電流量を設定する第１の制御部３００と、複数の可変遅延素子５００のうち出力を取り出す可変遅延素子を選択する第２の制御部４００とを有している。本発明によれば、可変遅延素子によってディレイラインが構成されていることから、少ない段数にて広範囲なクロック周波数に対応することが可能となる。 （もっと読む）

【課題】より向上したデューティー比特性を有するクロックを生成し、半導体集積回路の動作をより安定的に支援するＤＬＬ回路およびその制御方法を提供する。
【解決手段】本発明のＤＬＬ回路は、基準クロックを所定の分周比で分周して分周クロックを生成するクロック分周手段；前記分周クロックに対する遅延固定動作を行って遅延クロックを生成するフィードバックループ；前記遅延クロックを前記基準クロックの半周期だけ遅延させて半周期遅延クロックを生成する半周期遅延手段；および前記遅延クロックと前記半周期遅延クロックを組み合わせ演算して出力クロックを生成する演算手段；を含むことを特徴とする。 （もっと読む）

【課題】多相クロック生成及び伝送の過程において発生した多相クロックの位相誤差を低減する。
【解決手段】入力多相クロックのうち所望の位相関係にある複数のクロックを入力して各クロックの位相に所望の重み付けをする重み付け手段と、重み付けされたクロックを加算する加算手段と、を有する位相フィルタ回路を前記多相クロックの位相数と同数備え、位相フィルタ回路から出力されたクロックを出力多相クロックとして出力する。 （もっと読む）

【課題】より向上したデューティ比特性を有するクロックを生成する。
【解決手段】本発明は、デュアルループタイプ（Dual Loop Type）のＤＬＬ回路であって、第１位相検知信号に応答し、第１遅延制御信号を生成して第１遅延ラインの遅延量を制御し、第１遅延量情報信号を出力する第１遅延制御手段と、第２位相検知信号に応答し、第２遅延制御信号を生成して第２遅延ラインの遅延量を制御し、第２遅延量情報信号を出力し、前記第１遅延制御信号と半周期情報信号に応答して前記第２遅延ラインの遅延量を再び制御する第２遅延制御手段と、前記第１遅延量情報信号と前記第２遅延量情報信号の入力を受け、基準クロックの半周期情報を抽出して前記半周期情報信号を生成する半周期検知手段と、前記第１遅延ラインの出力クロックと前記第２遅延ラインの出力クロックを組み合わせてデューティ比補正クロックを出力するデューティーサイクル補正手段とを含む。 （もっと読む）

【課題】基準クロックの周期より細かい周期で制御された複数の出力信号を出力する信号生成回路を提供する。
【解決手段】本発明にかかる信号生成回路は、基準クロックを出力する状態と、基準クロックに基準クロックの１周期より短い第１時間の遅延を持たせた信号を出力する状態と、を切り換え可能な入力段遅延回路１０と、入力段遅延回路１０の出力が変化した時点から入力段遅延回路１０の出力を基準クロックの１周期より短い第２時間保持するゲート回路３３を有し、ゲート回路３３の出力に対応する信号を出力する制御部３０と、制御部３０の出力信号に第２時間の遅延を持たせた信号を出力する出力段遅延回路２０と、を備え、入力段遅延回路１０は、制御部３０の出力信号の変化に応答して出力状態の切り換えを行う。 （もっと読む）

本発明は、バーストモード受信機における動作状態を検出するための回路（１）に関する。本回路は、プリアンブルを含む入力信号（２）を受けるように構成される。本回路は、入力信号（２）における信号遷移を検出する微分器（１１）を備え、微分器（１１）を動作させる情報をそのプリアンブルが含む。好ましい実施形態において、上記情報は時定数である。本回路は、微分器の出力が供給されるように構成された積分器（１２）をさらに備える。結果として得られる信号は基準（１６）に対して比較される。この基準と交差するとき、動作状態が検出される。ある実施形態ではフロントエンド回路が提供され、フロントエンド回路は、動作状態を検出する回路の後段に、フロントエンド回路をリセットするように構成されたリセット回路と、位相を復元するように構成されたクロック位相アラインメント回路を備える。
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【課題】ノイズの干渉、ＰＶＴの変動、及び頻繁に起こるパワーダウンモードへの進入・脱出など、半導体メモリ素子の最悪の状況でも安定的に動作できる遅延固定ループを提供すること。
【解決手段】遅延固定をなすために、ソースクロックの第１のクロックエッジ及び第２のクロックエッジに対応する第１の遅延クロック及び第２の遅延クロックを生成する遅延固定部と、前記第１の遅延クロックと第２の遅延クロックとの位相差を検出して加重値選択信号を出力する位相検出部と、前記第１の遅延クロックと第２の遅延クロックとの遅延固定時点から予定された期間に獲得した前記加重値選択信号を格納する加重値格納部と、該加重値格納部に格納された加重値選択信号に対応する加重値を反映し、前記第１の遅延クロックの位相と第２の遅延クロックの位相とを混合して遅延固定ループクロックとして出力する位相混合部とを備えることを特徴とする。 （もっと読む）

【課題】クロック信号ＣＫに対し、１周期Ｔだけ正確に遅れた出力信号ＯＴ、及び、可変遅延回路７０に用いたｎ個の各遅延セルにて均等な遅延時間Ｔ／ｎの出力信号を得る。
【解決手段】ＤＬＬ回路は、制御信号ＣＴＬに基づき遅延時間が変わる同一構成の遅延セル５０−１１，〜，５０−３ｎにより構成される第１、第２の入力ゲート４０−１，４０−２及び可変遅延セル７０と、遅延セル５０−１１と入力容量が同一の位相比較回路８０内の第３、第４の入力ゲート８２−１，８２−２とを有している。位相比較回路８０は、クロック信号ＣＫが入力ゲート４０−１を経た出力信号ＣＫ−Ａと、クロック信号ＣＫが入力ゲート４０−２と可変遅延回路７０とを経て遅延した出力信号ＯＴとの各信号波形の位相を比較する。その比較結果は、負帰還を掛ける制御信号ＣＴＬとして、入力ゲート４０−１、４０−２及び可変遅延回路７０へ与えるようにした。 （もっと読む）

【課題】クロック生成回路が、ロック状態とは１８０°位相のずれた状態（擬似ロック状態）の出力クロックを出力する可能性がある。
【解決手段】遅延同期ループ型のクロック信号生成回路として、（ａ）第１のクロック信号を遅延して第２のクロック信号を生成する遅延線路と、（ｂ）第２のクロック信号が第１のクロック信号に位相同期するように、遅延線路における遅延量を可変制御する遅延量制御部と、（ｃ）第１のクロック信号と第２のクロック信号との擬似ロック状態を検出する擬似ロック検出部と、（ｄ）擬似ロック状態の検出時、遅延線路の遅延量を変更する擬似ロック状態解除部とを有するものを提案する。 （もっと読む）

【課題】温度変化に起因したタイミングのずれによるデータ不一致の発生を抑制
【解決手段】高速揮発性メモリ３にデータを書き込む場合には、ＣＰＵ温度検出部６にＣＰＵ２の温度を検出させて、この検出結果に基づいて、書き込み用ＤＬＬ１４に対してレジスタ設定を行う。これにより、書き込み用ＤＬＬ１４に入力したデータ取り込み信号ＤＱＳは、ＣＰＵ２の温度に応じた時間分遅延して、書き込み用ＤＬＬ１４から出力される。また、高速揮発性メモリ３からデータを読み出す場合には、ＣＰＵ温度検出部６にＣＰＵ２の温度を検出させて、この検出結果に基づいて、読み出し用ＤＬＬ１１に対してレジスタ設定を行う。これにより、読み出し用ＤＬＬ１１に入力したデータ取り込み信号ＤＱＳは、ＣＰＵ２の温度に応じた時間分遅延して、読み出し用ＤＬＬ１１から出力される。 （もっと読む）

【課題】設計時以降に生じる位相差の変動を内部で自動的に調整することで、予め設定された位相差を有する２つの信号を出力する。
【解決手段】２つのクロック信号の位相差を予め定められた位相差に調整する位相調整装置であって、第１クロック信号に対する第２クロック信号の遅延量を選択的に変更可能な遅延部１１と、前記遅延量を制御する制御部１２とを備え、前記制御部１２は、準備モードにおいて、前記遅延量を第１の時間間隔で段階的に増加又は減少させ、遅れ期間、又は、進み期間を検出し、調整モードにおいて、前記遅れ期間又は前記進み期間と同じ長さの期間において第２の時間間隔で前記遅延量を段階的に変化させることで、前記第２クロック信号の位相差を予め定められた位相差に調整し、前記第２の時間間隔と前記第１の時間間隔との比は、１８０度と予め定められた位相差との比に等しい。 （もっと読む）

【課題】入力クロックから出力クロックまでの遅延時間のロックと出力クロックの精度の良い位相調整とを両立できるクロック生成回路、電子機器の提供。
【解決手段】クロック生成回路は、クロックＣＫ１を受け、クロックＣＫ２を出力するスキュー調整回路１０と、クロックＣＫ２を受け、クロック遅延時間がロックされた多相クロックＲＣＫ１〜ＲＣＫＭを生成して出力するＤＬＬ回路４０と、多相クロックのいずれかに対応するクロックを、出力クロックＣＫＱとして出力するクロック出力回路７０を含む。スキュー調整回路１０は、クロックＣＫ１を遅延させたクロックをクロックＣＫ２として出力する遅延回路３０と、多相クロックのいずれかに対応するクロックＣＫ３を受け、クロックＣＫ１とＣＫ３の位相が一致するように、クロックＣＫ１に対するクロックＣＫ２の遅延時間を調整する遅延調整回路２０を含む。 （もっと読む）