【課題】クワッドレチャ・ハイブリッドを使用して、進相端子と遅相端子に可変リアクタ
ンス素子を接続することにより、所望する位相に変調すると共に、出力レベルの変動を最
小限に抑えた位相変調器を提供する。
【解決手段】この位相変調器１１は、発振信号ＶＩを発振する発振源２４と、発振源２４
から発振された発振信号ＶＩを入力する入力端子ａと、発振信号ＶＩの位相に対して位相
が進む進相端子ｃと、発振信号ＶＩの位相に対して位相が遅れる遅相端子ｂと、進相端子
ｃに現れる位相と遅相端子ｂに現れる位相とを合成して出力する出力端子ｄと、を有する
クワッドレチャ・ハイブリッド３０と、可変容量素子Ｃ３と、可変容量素子Ｃ４と、出力
端子ｄと、を備えて構成されている。 （もっと読む）

【課題】遅延同期ループ及びこれを備える半導体メモリ装置を公開する。
【解決手段】入力クロック信号と偶数個の遅延クロック信号のうちの１つの遅延クロック信号との位相を比較して第１アップ信号及び第１ダウン信号を発生し、入力クロック信号の上昇エッジと下降エッジのうちの１つのエッジを検出してパルス信号を発生し、第１アップ信号及び第１ダウン信号に応答して第１制御信号を変更する第１制御部、及びリング状に従属連結された偶数個の遅延セルを備え、第１制御信号に応答して偶数個の遅延セルの遅延時間が変更されて入力クロック信号の周期と同一の周期を有する偶数個の遅延クロック信号を発生し、偶数個の第１選択信号のうちの活性化された１つの第１選択信号に応答して偶数個の遅延クロック信号のうちの少なくとも１つの遅延クロック信号の遷移が制御され、残りの遅延クロック信号の遷移が少なくとも１つの遅延クロック信号の遷移に応答して遷移する遅延器を備えた周期同期部で構成されている。 （もっと読む）

１以上の被テスト信号のサンプリングを制御するための、独自の時間基準発生技法を利用する信号完全性測定のシステム及び方法である。本開示に従い作成した時間基準発生器は、位相フィルタ及び変調回路を備えており、これらは、シグマデルタ変調器の出力の関数として、高速に変化する位相信号を発生させるものである。この位相フィルタは、該高速に変化する位相信号から所望でない高い周波数の位相成分をフィルタする。フィルタされた該信号は、１以上のサンプラをクロックするために使用され、それによって上記の被テスト信号のサンプリングの事例を生成する。次に、これらサンプリングの事例を、被テスト信号の種類に適した何らかの１以上の様々な技法を使用して分析する。 （もっと読む）

【課題】入力クロック信号と同期した複数個の出力クロック信号を調節可能な相対的位相差でもって供給する。
【解決手段】制御可能なオシレータＤＣＯがフェーズロックループの出力信号ＣＫｏｕｔを発生し、且つ位相検知器ＰＤがＰＬＬ１２の入力クロック信号ＣＫｉｎとＰＬＬ出力信号ＣＫｏｕｔとの間の位相差を決定し、且つオシレータＤＣＯを使用されているクロック信号ＣＫｉｎと同期させる位相検知器出力信号を供給する。ここで、クロック信号ＣＫｉｎと同期されている調節可能な相対的な位相差を有する複数個のＰＬＬ出力信号を供給可能にするために、位相差の決定のためにＰＬＬの出力信号ＣＫｏｕｔの位相シフトをしたバージョンＣＫ＜１：８＞を発生し且つ使用されているクロック信号ＣＫｉｎの位相と比較し、且つＰＬＬ出力信号ＣＫｏｕｔの調節し位相シフトしたバージョンＣＫ＜１：８＞を更なるＰＬＬ出力信号ＣＫ＜１：８＞として供給する。 （もっと読む）

【課題】入力データのデューティ比が崩れている場合であっても、正規のデータを再生できるようにしたＣＤＲ回路を提供する。
【解決手段】データ入力端子１０より入力された入力データからクロックを再生するクロック再生手段５０と、制御電圧入力端子６０に入力された電圧によって前記入力データの遅延時間を可変して出力する可変遅延手段３０Ａと、クロック再生手段５０から出力されるクロックを用いて可変遅延手段３０Ａの出力データを保持し再生データ出力端子２０に出力するデータ保持手段４０と、を有する。 （もっと読む）

【課題】ジッタを小さくすることが可能なＤＬＬ回路を提供する。
【解決手段】各遅延回路UDCM0〜UDCMn+1を、第１及び第２インバータ１５ａ，１５ｂ、第１及び第２ナンド回路１６ａ，１６ｂ、スイッチングトランジスタ１７及びトランスファーゲート１８で構成するとともに、その第２ナンド回路１６ｂを介して前段の遅延回路と後段の遅延回路とを接続するようにした。つまり、各遅延回路にて、１つの第２ナンド回路１６ｂを介して、後段の遅延回路からの出力クロック信号を反転させて前段の遅延回路に出力した。詳述すると、各遅延回路は、その第２ナンド回路１６ｂ中の１個のトランジスタを駆動させて後段の遅延回路からの出力クロック信号を反転させて前段の遅延回路に出力する。 （もっと読む）

【課題】小型化および低消費電力化が可能な信号受信装置を提供する。
【解決手段】本発明の信号受信装置は、Ｎ個の信号受信ブロック（Ｎは２以上の整数）を備え、Ｎ組のシリアル信号とサイクル数がそれぞれ等しいＮ個のクロックとを受信する。第１の信号受信ブロックは、第１のクロックと第１の内部クロックとの位相差を表す位相差信号を生成する位相差検出回路と、位相差信号の値に応じて第１のクロックの位相を遅延させた第１の内部クロックを生成する第１の位相遅延回路と、第１の内部クロックに基づいて第１組のシリアル信号を変換するシリアル−パラレル変換回路とを有する。他の第ｎの信号受信ブロックは、第１の信号受信ブロックからの位相差信号の値に応じて第ｎのクロックの位相を遅延させた第ｎの内部クロックを生成する第ｎの位相遅延回路と、第ｎの内部クロックに基づいて第ｎ組のシリアル信号を変換するシリアル−パラレル変換回路とを有する。 （もっと読む）

【課題】 チップ間で送受信される複数のデータ信号間の位相差を補正する信号送信回路および信号送信方法を提供することを目的とする。
【解決手段】 本発明の信号送信回路は、データ信号を出力する出力端子１０１〜１０３と、複数の出力端子から出力される各データ信号の位相を遅延させる第１〜第３の遅延部１１〜１３と、第１〜第３の遅延部１１〜１３に遅延値を設定する遅延値設定部１４と、第１〜第３の遅延部１１〜１３から出力される各データ信号間の位相差を計測して、位相差情報を出力する位相差検出部１５と、位相差情報に基づいて、第１〜第３の遅延部１１〜１３がデータ信号の位相を遅延する際に用いる遅延値の補正値を算出する補正値算出部１６とを備え、遅延値設定部１４は、前記補正値に基づいて第１〜第３の遅延部の各遅延値を補正する。 （もっと読む）

【課題】入力信号の位相をほぼ入力信号の１周期において任意に遅延させると共に、安定した出力信号を得ることが可能な位相シフト回路を構成する。
【解決手段】Ｄ端子の最初の立上りのタイミングでローレベルの信号を出力するＤＦＦ８と、Ｄ端子の立上りのタイミングでハイレベルの信号を出力するＤＦＦ９と、ＤＦＦ８またはＤＦＦ９の出力信号がハイレベルのときハイレベルの信号を出力するＯＲ回路１０と、ＯＲ回路１０の出力信号に応じてオン、オフするＭＯＳＦＥＴ１１と、ＭＯＳＦＥＴ１１がオフのとき出力信号のレベルを上昇させ、ＭＯＳＦＥＴ１１がオンすると出力信号のレベルを低下させるコンデンサ１３と、出力信号のレベルが低下するとローレベル、出力信号のレベルが上昇するとハイレベルの信号をＤＦＦ９のＲ＿端子に出力するためのコンパレータ３とを備える。 （もっと読む）

【課題】極めて高い周波数安定度が得られるＰＬＬ装置を提供すること
【解決手段】恒温槽付き水晶発振器（ＯＣＸＯ）から４０ＭＨｚの矩形波である周波数信号によりＡ／Ｄ（アナログ／ディジタル）変換部により標準信号をサンプリングし、そのディジタル信号を直交変換部により直交変換処理し、標準信号とＯＣＸＯからの周波数信号との位相差に相当する位相のベクトルを複素表示したときの実数部分（Ｉ）及び虚数部分（Ｑ）を取り出す。このベクトルの角速度を検出し、この角速度に対応する直流電圧をＰＷＭ制御部を介して生成し、ＯＣＸＯに供給する。 （もっと読む）

【課題】Delay Locked Loop回路（DLL回路）の源クロック停止、動作中の源クロック周波数変化などの異常動作時にも、自動的にリセットを行い、正常ロックさせることが可能な擬似ロック防止回路を提供することを目的とする。
【解決手段】１はチャージポンプ回路、２は位相遅延回路、３は位相比較器、４は位相制御回路、５はリセット回路、８はチャージポンプ電圧比較回路、９は擬似ロック基準電圧発生回路である。ロック周波数による必要電圧は１のチャージポンプの電圧によって決定されるため、このチャージポンプ電圧を８のチャージポンプ電圧比較回路によりモニターし、９の擬似ロック基準電圧発生回路によって生成される、周波数ごとに変化する擬似ロック判定電圧レベル、源クロック停止判定電圧レベルと比較することで擬似ロック、源クロック停止、源クロック周波数変動を認識する。 （もっと読む）

【課題】位相比較回路等を用いることなく、簡単な構成で遅延フィードバック値を容易に得ることができ、複雑な制御を容易に行うことができるデジタルＤＬＬ回路を提供する。
【解決手段】遅延目標値を保持するレジスタ１１、リングオシレータ１２、測定周期を決めるために、外部の基準クロックＲＣＬＫをカウントする第１カウンタ１３、第１カウンタ１３で決まる測定周期ごとにリングオシレータ１２の発振出力クロックＣＬＫをカウントする第２カウンタ１４、デジタル制御の可変遅延回路１５、および第１カウンタ１３のカウント値Ｃ１を基に、第１カウンタ１３および第２カウンタ１４のリセット、起動、さらに必要に応じて停止の制御を制御信号ＣＴＬ１、ＣＴＬ２に基づいて行い、第２カウンタ１４のカウント値Ｃ２とレジスタの遅延目標値ＤＶをデジタル演算して、この演算結果を可変遅延回路１５に遅延制御値ＤＣＶとして与える制御回路１６を有する。 （もっと読む）

【課題】 １つのレプリカ遅延部を採用して外部クロックとデータまたは外部クロックと内部クロック間のスキューを補償する。
【解決手段】 遅延固定ループ装置は、レファレンスクロックをそれぞれ遅延させライジングクロックとフォーリングクロックとを生成し、レプリカディレイされたライジングクロックをレファレンスクロックに同期させ、フォーリングクロックをレファレンスクロックに同期されたライジングクロックに同期させる遅延手段と、レプリカディレイされたライジングクロックを提供するレプリカ遅延部と、ライジングクロックの同期を制御し、フォーリングクロックの同期を制御する制御手段と、遅延手段のライジングクロックをレプリカ遅延部へ伝達し、遅延手段で相互に同期された前記ライジングクロックとフォーリングクロックのパルス幅を調節して出力パルスを生成するＤＣＣ出力部とを含む。 （もっと読む）

【課題】本発明は、パワーダウンモードの間、周期的にロッキング動作を実行する機能を有するDLL及びそのロッキング動作方法に関する。
【解決手段】DLLはグローバルクロック発生器、クロック遅延部、及びパワーダウン制御部を含む。パワーダウン制御部は、複数のグローバルクロック信号中の一部と、上記位相検出信号、及びパワーダウン信号に応答し、上記入力クロック信号を上記グローバルクロック発生器と上記クロック遅延部にそれぞれ出力する。パワーダウンモードの間、クロック遅延部は周期的に入力クロック信号を受信するごとにイネーブルされてロッキング動作を実行する。従って、パワーダウンモードの間、DLLの消費電力が減少することができ、クロック遅延部の周期的なロッキング動作により、パワーダウンモードの間、外部クロック信号と内部クロック信号の間の位相差が減少するため、パワーダウンモード以後にDLLが高速で動作することができる。 （もっと読む）

【課題】クロック周波数が高くてもクロック復元回路（検証回路）を作る回路素子の最大動作速度の境界で幾つかの設計上の問題の克服を図る。
【解決手段】検証回路80は,循環制御レジスタ(32)の2個以上連続する記憶素子の第1セットに接続され,第1セット記憶素子のいずれかが第1値のときに第1状態を持ち,第1セット記憶素子の全てが第2値のときに第2状態を持つ第1チェック信号を生成する第1チェック手段82と、レジスタの2個以上の連続する記憶素子の第2セットを形成する残りの記憶素子に接続され,第2セット記憶素子のいずれかが第1値のときに第1状態を持ち,第2セット記憶素子の全てが第2値のときに第2状態を持つ第2チェック信号を生成する第2チェック手段84と、第1および第2チェック手段に接続され第1および第2チェック信号が同じ状態を持つとき制御パターンが不正であることを示す検出信号を生成する同一状態検出手段86とを備えるように構成する。 （もっと読む）

【課題】動作条件の影響を受けにくく、安定したデータ受信を可能とするタイミング補正装置を提供する。
【解決手段】タイミング補正装置であって、制御信号と制御電圧とに応じて第１の信号を遅延させて、得られた遅延信号を出力する可変ディレイラインと、第２の信号と前記遅延信号との間の位相を比較する第１の位相比較器と、前記位相比較器の位相比較結果に応じて、前記第２の信号と前記遅延信号との間の位相差が小さくなるように、前記制御電圧を生成して出力する遅延制御回路と、前記制御電圧を変化させて、前記第１の信号と前記遅延信号とに基づいて前記可変ディレイラインの特性を検出し、前記制御電圧を所定の初期値にしたときに必要な特性が得られるように、前記可変ディレイラインの初期設定を行うための信号を、前記制御信号として求め、出力する可変ディレイライン制御回路とを備える。 （もっと読む）

【課題】経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能な位相制御回路を実現する。
【解決手段】位相を制御する位相制御回路において、クロック信号を遅延する可変遅延回路と、遅延されたクロック信号がクロック入力端子に入力され、データ信号がデータ入力端子に入力される第１のフリップフロップ回路と、データ信号がクロック入力端子に入力され、遅延されたクロック信号がデータ入力端子に入力される第２のフリップフロップ回路と、第２のフリップフロップ回路の出力信号に基づいて可変遅延回路の遅延量を制御する積分回路とを備える。 （もっと読む）

【課題】改良された遅延ロック・ループを提供する。
【解決手段】ＤＬＬは、位相検出信号と結合された制御モジュールを含む。制御モジュールは位相検出信号を用いてフィードバック選択信号及び出力選択信号を生成する。フィードバック選択信号及び出力選択信号はマルチプレクサに結合される。各マルチプレクサはマルチタップ遅延ライン（ＭＴＤＬ）に結合される。ＭＴＤＬは、２つのマルチプレクサによって選択可能な複数の遅延された信号を提供する。フィードバック選択信号に結合された第１マルチプレクサは、フィードバック・クロック信号を選択する。出力選択信号に結合された第２マルチプレクサは、ＤＬＬ出力信号を選択する。制御モジュールは、出力信号の遅延をプログラム又は設定するために使用できる遅延選択信号などのような、他の信号を受け取ることができる。更に、複数の出力信号をＤＬＬから得ることができる。 （もっと読む）

【課題】 参照信号と補間信号間の位相関係を確実に保持し、より小さく、より簡単な構成の装置を実現するために応用可能な位相補間器を提供する。
【解決手段】 位相補間器は、２つの可調整遅延器３０及び３１、可調整遅延器３０で遅延された信号と可調整遅延器３１で遅延された信号との位相差を検出する位相比較器３２、位相比較器３２の出力を積分する積分器３３、可調整遅延器３０及び３１の制御電圧を設定する乗算器３４−１、３４−２を備える。位相比較器３２と積分器３３を備えるフィードバックループは、可調整遅延器３０の遅延量を制御し、｛ＡＣＫ１、ＡＣＫ２｝及びＩＣＫ間の位相関係を確実に保持し、安定なＩＣＫ位相を実現する。 （もっと読む）

【課題】逓倍回路から正確な逓倍クロックが出力されず、温度等の変動に対する補正能力が低下し、ロックが困難になるという課題があった。
【解決手段】互いに直列に接続された複数個の遅延素子から構成されるデジタルディレイライン５６，６９，７１を有し、デジタルディレイライン５６，６９，７１に対応したカウンタ５２，６５から出力されるカウント値に応じて複数の遅延素子のいずれかの遅延を選択し、選択した遅延素子およびこれに隣接する１つの遅延素子によって遅延時間を設定制御する。 （もっと読む）