CDR回路およびデューティ比制御回路
【課題】入力データのデューティ比が崩れている場合であっても、正規のデータを再生できるようにしたCDR回路を提供する。
【解決手段】データ入力端子10より入力された入力データからクロックを再生するクロック再生手段50と、制御電圧入力端子60に入力された電圧によって前記入力データの遅延時間を可変して出力する可変遅延手段30Aと、クロック再生手段50から出力されるクロックを用いて可変遅延手段30Aの出力データを保持し再生データ出力端子20に出力するデータ保持手段40と、を有する。
【解決手段】データ入力端子10より入力された入力データからクロックを再生するクロック再生手段50と、制御電圧入力端子60に入力された電圧によって前記入力データの遅延時間を可変して出力する可変遅延手段30Aと、クロック再生手段50から出力されるクロックを用いて可変遅延手段30Aの出力データを保持し再生データ出力端子20に出力するデータ保持手段40と、を有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、入力データから抽出した再生クロックによって入力データのリタイミングを行うCDR(Clock Data Recovery)回路および該CDR回路に用いて好適なデューティ比制御回路に関するものである。
【背景技術】
【0002】
FTTH(Fiber To Tthe House)を実現する手法として開発が進められているPON(Passive Optical Network)方式等ではバーストデータを扱う必要がある。これらのシステムにおいては、非同期に受け取るバーストデータに対し、瞬時に位相同期を確立してクロックを抽出し、そのクロックによってデータをリタイミングし再生して送り出すCDR回路が必須となる。この種の回路は、たとえば非特許文献1に記載がある。
【0003】
図9はこのようなCDR回路の構成例を示している。10はデータ入力端子、20はデータ出力端子、30は固定の遅延手段、40はフリップフロップからなるデータ保持手段、50はクロック再生手段である。
【0004】
クロック再生手段50は、入力されたデータの電圧遷移点をトリガとして、内部発振クロックの位相がデータの位相と合致するように、そのクロック位相が調整される。位相調整されたクロックは、データ保持手段40においてデータのリタイミングに使用される。データ保持手段40に入力されるデータは、クロックが確実に打ち抜けるように、固定の遅延手段30を用いて予め位相が調整される。
【0005】
図10はこのクロック再生手段の一例の構成を示すブロック図である。51はデータ入力端子、52はクロック出力端子、53は参照クロック入力端子、54は入力データの電圧遷移点をトリガとしてクロックの位相が調整されるメインVCO、55は位相周波数比較器、56はメインVCO54と同じ制御特性のサブVCOである。
【0006】
ここでは、データ入力端子51に入力するバーストデータのデータレートに合致した周波数の参照クロックが参照クロック入力端子53に入力され、サブVCO56の出力クロックとその参照クロックとが位相周波数比較器55で位相比較されて、その位相が一致するような比較信号がサブVCO56に入力するので、サブVCO56では参照クロックの周波数に合致したクロックが発振する。位相周波数比較器55の比較信号はメインVCO54にも入力しているので、メインVCO54もサブVCO56と同じ周波数で発振する。このような構成により、メインVCO54はデータが入力されないときでもデータレートと同じ周波数のクロックを発振し、バーストデータが入力されると位相のみが合わせられ、瞬時に入力データに同期したクロックを出力する。
【0007】
図13に、図9のCDR回路のデータ入力端子10に入力するデータと、クロック再生手段50で再生された打ち抜きクロックと、再生データ出力端子20に出力する再生データの波形図を示した。図13(a)は入力データが正常(理想的)な場合の例であり、データ保持手段40でクロックにより再生されたデータは入力データに合致している。
【非特許文献1】Yusuke Ota,et al.,“High-Speed,Burst Mode,Packet-Capable Optical Receiver and Instantaneous Clock Recovery for Optical Bus Operation”,Journal of Lightwave Technology,Vol.12,No.2,Feb.(1994)
【発明の開示】
【発明が解決しようとする課題】
【0008】
ところが、入力データのデューティ比が小さい(データの単独“1”部分のパルス幅が正規より短い:以下同じ)場合には、図13(b)に示すように、再生データが入力データとは異なったデータになってしまう。また、入力データのデューティ比が大きい(データの単独“1”部分のパルス幅が正規より長い:以下同じ)場合にも、図13(c)に示すように、再生データが入力データとは異なったデータになってしまう。
【0009】
本発明の目的は、入力データのデューティ比が上記のように崩れている場合であっても、本来のデータを再生できるようにしたCDR回路および該CDR回路に用いて好適なデューティ比制御回路を提供することである。
【課題を解決するための手段】
【0010】
上記目的を達成するために、請求項1にかかる発明は、入力データから抽出した再生クロックによって前記入力データのリタイミングを行うCDR回路において、データ入力端子より入力された前記入力データからクロックを再生するクロック再生手段と、制御電圧入力端子に入力された電圧によって前記入力データの遅延時間を可変して出力する可変遅延手段と、前記クロック再生手段から出力されるクロックを用いて前記可変遅延手段の出力データを保持し再生データ出力端子に出力するデータ保持手段と、を有することを特徴とする。
請求項2にかかる発明は、入力データから抽出した再生クロックによって前記入力データのリタイミングを行うCDR回路において、データ入力端子より入力された前記入力データのデューティ比を変更するデューティ比制御手段と、該デューティ比制御手段より出力されたデータからクロックを再生するクロック再生手段と、前記デューティ比制御手段より出力されたデータを遅延させてタイミングを合わせる遅延手段と、前記クロック再生手段から出力されるクロックを用いて前記遅延手段の出力データを保持し再生データ出力端子に出力するデータ保持手段と、を有することを特徴とする。
請求項3にかかる発明は、請求項1に記載のCDR回路において、前記データ入力端子と前記可変遅延手段および前記クロック再生手段との間に、前記データ入力端子より入力されたデータのデューティ比を変更するデューティ比制御手段を接続したことを特徴とする。
請求項4にかかる発明は、入力データから抽出した再生クロックによって前記入力データのリタイミングを行うCDR回路において、データ入力端子より入力された前記入力データのデューティ比を変更するデューティ比制御手段と、前記データ入力端子より入力された前記入力データからクロックを再生するクロック再生手段と、前記デューティ比制御手段より出力されたデータを遅延させてタイミングを合わせる遅延手段と、前記クロック再生手段から出力されるクロックを用いて前記遅延手段の出力データを保持し再生データ出力端子に出力するデータ保持手段と、を有することを特徴とする。
請求項5にかかる発明は、請求項4に記載のCDR回路において、前記遅延手段を、制御電圧入力端子に入力された電圧によってデューティ比制御手段より出力されたデータの遅延時間を可変して前記データ保持手段に出力する可変遅延手段に置き換えたことを特徴とする。
請求項6にかかる発明は、請求項1、3又は5に記載のCDR回路において、前記可変遅延手段は、前記制御電圧入力端子の電圧によって静電容量の値を可変する可変容量素子のみ、又は該可変容量素子と固定遅延手段の第1の組み合わせ、又は前記可変容量素子あるいは前記第1の組み合わせを複数段縦続接続した第2の組み合わせにより構成されていることを特徴とする。
請求項7にかかる発明は、請求項1、3又は5に記載のCDR回路において、前記可変遅延手段は、入力側又は出力側が共通接続された遅延時間の互いに異なる2以上の固定遅延手段と、該各固定遅延手段の前記共通接続された側と反対側に接続され前記制御電圧入力端子の電圧によって前記2以上の固定遅延手段のいずれか1つを選択して出力する選択手段とにより構成されていることを特徴とする。
請求項8にかかる発明は、請求項2乃至5のいずれか1つに記載のCDR回路において、前記デューティ比制御手段が、入力データを反転するとともに遅延させるデータ反転手段と、該データ反転手段の出力データと前記入力データの論理積をとる論理積手段と、前記データ反転手段の出力データと前記入力データの否定論理和をとる否定論理和手段と、前記論理積手段の出力データを遅延させる第1の遅延手段と、前記否定論理和手段の出力データを遅延させる第2の遅延手段と、前記第1の遅延手段の出力と前記第2の遅延手段の出力を入力とするSRラッチ手段とにより構成されていることを特徴とする。
請求項9にかかる発明のデューティ比制御回路は、入力データを反転するとともに遅延させるデータ反転手段と、該データ反転手段の出力データと前記入力データの論理積をとる論理積手段と、前記データ反転手段の出力データと前記入力データの否定論理和をとる否定論理和手段と、前記論理積手段の出力データを遅延させる第1の遅延手段と、前記否定論理和手段の出力データを遅延させる第2の遅延手段と、前記第1の遅延手段の出力と前記第2の遅延手段の出力を入力とするSRラッチ手段とにより構成されていることを特徴とする。
【発明の効果】
【0011】
本発明によれば、可変遅延回路により入力データを自在に遅延させることができるので、またデューティ比制御回路によって入力データのデューティ比を調整できるので、デューティ比が崩れている場合であっても、本来のデータを再生できるようになる。
【発明を実施するための最良の形態】
【0012】
[第1の実施例]
図1は本発明の第1の実施例のCDR回路を示すブロック図である。図9のCDR回路と同じ構成要素には同じ符号をつけた。本実施例では、図9のCDR回路における固定の遅延手段30に代えて、可変遅延手段30Aを接続し、その可変遅延手段30Aの遅延時間を制御電圧入力端子60に入力する制御電圧により自在に調整可能とした。
【0013】
本実施例では、データ入力端子10より入力されたデータは、可変遅延手段30Aおよびクロック再生手段50に入力される。可変遅延手段30Aに入力されたデータは、制御電圧入力端子60に入力される制御電圧に対応した時間だけ遅延される。遅延されたデータはデータ保持手段40に入力され、クロック再生手段50から出力されるクロックを用いてデータが保持される。可変遅延手段30Aについては、後で詳しく説明する。
【0014】
図11は本実施例の動作の波形図である。入力データが図13(b)に示したようにデューティ比が小さくなったデータの場合(図11(a))は、その入力データを可変遅延手段30AによりT1の時間だけ遅延させた遅延データとすることにより、打ち抜きクロックとのタイミングが正常となり、データ保持手段40から出力する再生データは正規のデータとなる。
【0015】
一方、入力データが図13(c)に示したようにデューティ比が大きくなったデータの場合(図11(b))は、その入力データを可変遅延手段30AによりT2の時間だけ遅延させた遅延データとすることにより、打ち抜きクロックとのタイミングが正常となり、データ保持手段40から出力する再生データは正規のデータとなる。
【0016】
[第2の実施例]
図2は本発明の第2の実施例のCDR回路を示すブロック図である。本実施例では、図9のCDR回路において、データ入力端子10と遅延手段30およびクロック再生手段50との間に、デューティ比制御手段70を接続した。
【0017】
本実施例では、データ入力端子10より入力されたデータは、デューティ比制御手段70によりデューティ比が正規な状態に変更された後、遅延手段30およびクロック再生手段50に入力される。遅延手段30に入力されたデータは一定時間遅延される。遅延されたデータはデータ保持手段40に入力され、クロック再生手段50から出力されるクロックを用いてデータが保持される。ここでは、デューティ比可変手段70でデューティ比が正規に調整されたデータからクロックも再生される。デューティ比制御手段70によるデューティ比制御については、後で詳しく説明する。
【0018】
[第3の実施例]
図3は本発明の第3の実施例のCDR回路を示すブロック図である。本実施例では、図1の第1の実施例のCDR回路において、デューティ比入力端子10と可変遅延手段30Aおよびクロック生成手段50との間に、デューティ比制御手段70を接続した。
【0019】
本実施例では、データ入力端子10より入力されたデータは、デューティ比制御手段70によりデューティ比が正規な状態に変更された後、可変遅延手段30Aおよびクロック再生手段50に入力される。可変遅延手段30Aに入力されたデータは、制御電圧入力端子60に入力される制御電圧に対応した時間だけ遅延される。遅延されたデータはデータ保持手段40に入力され、クロック再生手段50から出力されるクロックを用いてデータが保持される。ここでは、デューティ比可変手段70でデューティ比が正規に調整されたデータからクロックも再生される。デューティ比制御手段70によるデューティ比制御については、後で詳しく説明する。また、可変遅延手段30Aについても、後で詳しく説明する。
【0020】
[第4の実施例]
図4は本発明の第4の実施例のCDR回路を示すブロック図である。本実施例では、図9のCDR回路において、データ入力端子10と遅延手段30との間に、デューティ比制御手段70を接続した。
【0021】
本実施例では、データ入力端子10より入力されたデータは、クロック再生手段50およびデューティ比制御手段70に入力される。デューティ比制御手段70に入力されたデータはデューティ比が正規な状態に変更された後、遅延手段30に入力される。遅延手段30に入力されたデータは一定時間遅延される。遅延されたデータはデータ保持手段40に入力され、クロック再生手段50から出力されるクロックを用いてデータが保持される。デューティ比制御手段70によるデューティ比制御については、後で詳しく説明する。
【0022】
[第5の実施例]
図5は本発明の第5の実施例のCDR回路を示すブロック図である。本実施例では、図2の第2の実施例のCDR回路において、データ入力端子10と可変遅延手段30Aとの間に、デューティ比制御手段70を接続した。
【0023】
本実施例では、データ入力端子10より入力されたデータは、クロック再生手段50およびデューティ比制御手段70に入力される。デューティ比制御手段70に入力されたデータはデューティ比が正規の状態に変更された後、可変遅延手段30Aに入力される。可変遅延手段30Aに入力されたデータは、制御電圧入力端子60に入力される制御電圧に対応した時間だけ遅延される。遅延されたデータはデータ保持手段40に入力され、クロック再生手段50ら出力されるクロックを用いてデータが保持される。デューティ比制御手段70によるデューティ比制御については、後で詳しく説明する。また、可変遅延手段30Aについても、後で詳しく説明する。
【0024】
[第6の実施例]
図6A、図6Bは本発明の第6の実施例の可変遅延手段30Aの各例の構成を示すブロック図である。図6A(a)において、31はデータ入力端子、32はデータ出力端子、331〜33Nはデータ入力端子31とデータ出力端子32との間に直列接続された第1〜第Nの固定遅延手段、341〜34Nは固定遅延手段33〜33Nの入力側と接地との間に接続された可変容量素子、351〜35Nはその可変容量素子341〜34Nに制御電圧を印加するための第1〜第Nの制御電圧入力端子である。この図6A(a)では、図1、図3、図5に示した制御電圧入力端子60に入力した制御電圧が、図示しない回路によってN分岐されて個々に調整された後に第1〜第Nの制御電圧入力端子351〜35Nに入力することで、入力データの遅延時間が制御される。
【0025】
図6A(b)はデータ入力端子31とデータ出力端子32の間のデータラインと接地間に可変容量素子34を接続し、制御電圧入力端子35に入力した制御電圧により可変容量素子34の容量を制御して遅延時間を制御する例、図6A(c)はデータ入力端子31とデータ出力端子32の間のデータラインと接地間にN個の可変容量素子341〜34Nを並列(縦続)接続し、N個の制御電圧入力端子351〜35Nを使用して同様に遅延時間を制御する例を示したものである。
【0026】
図6B(d)はデータ入力端子31とデータ出力端子32の間に1個の固定遅延手段33を接続すると共にデータ出力端子32と接地との間に可変容量素子34を接続してその可変容量素子34を制御電圧入力端子35の電圧で制御し遅延時間を制御する例、図6B(e)はデータ入力端子31とデータ出力端子32の間に1個の固定遅延手段33を接続すると共にデータ入力端子31と接地との間に可変容量素子34を接続してその可変容量素子34を制御電圧入力端子35の電圧で制御する例である。図6B(f)は図6A(a)の可変遅延回路において、第1〜第Nの制御電圧入力端子351〜35Nを共通の制御電圧入力端子35に置き換えた例である。
【0027】
[第7の実施例]
図7は本発明の第7の実施例の可変遅延回路30Aの構成を示すブロック図である。本実施例では、遅延時間が互いに異なる第1〜第Nの固定遅延手段361〜36Nの入力側をデータ入力端子31に接続し、出力側を選択手段37を介してデータ出力端子32に接続したものである。38は選択手段37の選択動作を制御する選択信号入力端子であり、制御電圧入力端子60に接続される。
【0028】
本実施例では、データ入力端子31から入力されたデータは、遅延時間の互いに異なる複数の遅延手段361〜36Nに入力される。選択信号入力端子38に入力された信号により、選択手段37は遅延手段361〜36Nの内の1つの出力データを選択し、データ出力端子32に出力する。これにより、第1〜第Nの固定遅延手段361〜36Nのいずれか1つで設定された遅延時間が選択される。
【0029】
なお、ここでは選択手段37をデータ出力端子32の側に接続したが、データ入力端子31の側に接続して第1〜第Nの固定遅延手段361〜36Nに入力するデータを選択するように構成しても、上記と全く同様に遅延時間を選択することができる。
【0030】
[第8の実施例]
図8は本発明の第8の実施例のデューティ比制御手段70の構成を示すブロック図である。図8において、71はデータ入力端子、72はデータ出力端子、73は若干の遅延をもつインバータ、74は論理積回路、75は否定論理和回路、76,77は遅延回路として使用するバッファ、78,79はSRラッチを構成する否定論理積回路である。
【0031】
本実施例では、データ入力端子71に入力するデータの立ち上がりエッジが論理積回路74で検出され、立ち下りエッジが否定論理和回路75で検出され、それらがバッファ76,77で遅延されてからRSラッチに入力する。したがって、2つのバッファ76,77を異なるサイズにして遅延時間に違いを持たせれば、データ出力端子72に出力するデータのデューティ比を適宜変更することができる。
【0032】
図12はこのデューティ比制御手段70の動作の波形図である。図12(a)は、図13(b)に示したように入力データのデューティ比が小さいときの場合である。このときは、バッファ76の遅延時間よりもバッファ77の遅延時間を大きくすることにより、正常なデューティ比の出力データを得ることができる。図12(a)は、図13(c)に示したように入力データのデューティ比が大きいときの場合である。このときは、バッファ76の遅延時間よりもバッファ77の遅延時間を小さくすることにより、正常なデューティ比の出力データを得ることができる。
【0033】
なお、このデューティ比制御手段70では、バッファ76,77の遅延時間を外部から調整可能にしておけば、あらゆるデューティ比の入力データに対して、そのデューティ比を正規の状態に調整することが可能となる。
【図面の簡単な説明】
【0034】
【図1】本発明の第1の実施例のCDR回路の構成を示すブロック図である。
【図2】本発明の第2の実施例のCDR回路の構成を示すブロック図である。
【図3】本発明の第3の実施例のCDR回路の構成を示すブロック図である。
【図4】本発明の第4の実施例のCDR回路の構成を示すブロック図である。
【図5】本発明の第5の実施例のCDR回路の構成を示すブロック図である。
【図6A】本発明の第6の実施例の可変遅延手段の構成を示すブロック図である。
【図6B】本発明の第6の実施例の可変遅延手段の構成を示すブロック図である。
【図7】本発明の第7の実施例の可変遅延手段の構成を示すブロック図である。
【図8】本発明の第8の実施例のデューティ比制御手段の構成を示すブロック図である。
【図9】従来のCDR回路の構成を示すブロック図である。
【図10】従来のクロック再生手段の構成を示すブロック図である。
【図11】本発明の第1の実施例のCDR回路の動作の波形図である。
【図12】本発明の第8の実施例のデューティ比制御手段の動作の波形図である。
【図13】従来のCDR回路の動作の波形図である。
【符号の説明】
【0035】
10:データ入力端子
20:データ出力端子
30:遅延手段
30A:可変遅延手段、31:データ入力端子、32:データ出力端子、33,331〜33N:固定遅延手段、34,341〜34N:可変容量素子、35,351〜35N:制御電圧入力端子、361〜36N:固定遅延手段、37:選択手段、38:選択信号入力端子
40:データ保持手段
50:クロック再生手段、51:データ入力端子、52:クロック出力端子、53:参照クロック入力端子、54:メインVCO、55:位相比較器、56:サブVCO
60:制御電圧入力端子
70:デューティ比制御手段、71:データ入力端子、72:データ出力端子、73:インバータ、74:論理積回路、75:否定論理和回路、76,77:バッファ、78,89:否定論理積回路
【技術分野】
【0001】
本発明は、入力データから抽出した再生クロックによって入力データのリタイミングを行うCDR(Clock Data Recovery)回路および該CDR回路に用いて好適なデューティ比制御回路に関するものである。
【背景技術】
【0002】
FTTH(Fiber To Tthe House)を実現する手法として開発が進められているPON(Passive Optical Network)方式等ではバーストデータを扱う必要がある。これらのシステムにおいては、非同期に受け取るバーストデータに対し、瞬時に位相同期を確立してクロックを抽出し、そのクロックによってデータをリタイミングし再生して送り出すCDR回路が必須となる。この種の回路は、たとえば非特許文献1に記載がある。
【0003】
図9はこのようなCDR回路の構成例を示している。10はデータ入力端子、20はデータ出力端子、30は固定の遅延手段、40はフリップフロップからなるデータ保持手段、50はクロック再生手段である。
【0004】
クロック再生手段50は、入力されたデータの電圧遷移点をトリガとして、内部発振クロックの位相がデータの位相と合致するように、そのクロック位相が調整される。位相調整されたクロックは、データ保持手段40においてデータのリタイミングに使用される。データ保持手段40に入力されるデータは、クロックが確実に打ち抜けるように、固定の遅延手段30を用いて予め位相が調整される。
【0005】
図10はこのクロック再生手段の一例の構成を示すブロック図である。51はデータ入力端子、52はクロック出力端子、53は参照クロック入力端子、54は入力データの電圧遷移点をトリガとしてクロックの位相が調整されるメインVCO、55は位相周波数比較器、56はメインVCO54と同じ制御特性のサブVCOである。
【0006】
ここでは、データ入力端子51に入力するバーストデータのデータレートに合致した周波数の参照クロックが参照クロック入力端子53に入力され、サブVCO56の出力クロックとその参照クロックとが位相周波数比較器55で位相比較されて、その位相が一致するような比較信号がサブVCO56に入力するので、サブVCO56では参照クロックの周波数に合致したクロックが発振する。位相周波数比較器55の比較信号はメインVCO54にも入力しているので、メインVCO54もサブVCO56と同じ周波数で発振する。このような構成により、メインVCO54はデータが入力されないときでもデータレートと同じ周波数のクロックを発振し、バーストデータが入力されると位相のみが合わせられ、瞬時に入力データに同期したクロックを出力する。
【0007】
図13に、図9のCDR回路のデータ入力端子10に入力するデータと、クロック再生手段50で再生された打ち抜きクロックと、再生データ出力端子20に出力する再生データの波形図を示した。図13(a)は入力データが正常(理想的)な場合の例であり、データ保持手段40でクロックにより再生されたデータは入力データに合致している。
【非特許文献1】Yusuke Ota,et al.,“High-Speed,Burst Mode,Packet-Capable Optical Receiver and Instantaneous Clock Recovery for Optical Bus Operation”,Journal of Lightwave Technology,Vol.12,No.2,Feb.(1994)
【発明の開示】
【発明が解決しようとする課題】
【0008】
ところが、入力データのデューティ比が小さい(データの単独“1”部分のパルス幅が正規より短い:以下同じ)場合には、図13(b)に示すように、再生データが入力データとは異なったデータになってしまう。また、入力データのデューティ比が大きい(データの単独“1”部分のパルス幅が正規より長い:以下同じ)場合にも、図13(c)に示すように、再生データが入力データとは異なったデータになってしまう。
【0009】
本発明の目的は、入力データのデューティ比が上記のように崩れている場合であっても、本来のデータを再生できるようにしたCDR回路および該CDR回路に用いて好適なデューティ比制御回路を提供することである。
【課題を解決するための手段】
【0010】
上記目的を達成するために、請求項1にかかる発明は、入力データから抽出した再生クロックによって前記入力データのリタイミングを行うCDR回路において、データ入力端子より入力された前記入力データからクロックを再生するクロック再生手段と、制御電圧入力端子に入力された電圧によって前記入力データの遅延時間を可変して出力する可変遅延手段と、前記クロック再生手段から出力されるクロックを用いて前記可変遅延手段の出力データを保持し再生データ出力端子に出力するデータ保持手段と、を有することを特徴とする。
請求項2にかかる発明は、入力データから抽出した再生クロックによって前記入力データのリタイミングを行うCDR回路において、データ入力端子より入力された前記入力データのデューティ比を変更するデューティ比制御手段と、該デューティ比制御手段より出力されたデータからクロックを再生するクロック再生手段と、前記デューティ比制御手段より出力されたデータを遅延させてタイミングを合わせる遅延手段と、前記クロック再生手段から出力されるクロックを用いて前記遅延手段の出力データを保持し再生データ出力端子に出力するデータ保持手段と、を有することを特徴とする。
請求項3にかかる発明は、請求項1に記載のCDR回路において、前記データ入力端子と前記可変遅延手段および前記クロック再生手段との間に、前記データ入力端子より入力されたデータのデューティ比を変更するデューティ比制御手段を接続したことを特徴とする。
請求項4にかかる発明は、入力データから抽出した再生クロックによって前記入力データのリタイミングを行うCDR回路において、データ入力端子より入力された前記入力データのデューティ比を変更するデューティ比制御手段と、前記データ入力端子より入力された前記入力データからクロックを再生するクロック再生手段と、前記デューティ比制御手段より出力されたデータを遅延させてタイミングを合わせる遅延手段と、前記クロック再生手段から出力されるクロックを用いて前記遅延手段の出力データを保持し再生データ出力端子に出力するデータ保持手段と、を有することを特徴とする。
請求項5にかかる発明は、請求項4に記載のCDR回路において、前記遅延手段を、制御電圧入力端子に入力された電圧によってデューティ比制御手段より出力されたデータの遅延時間を可変して前記データ保持手段に出力する可変遅延手段に置き換えたことを特徴とする。
請求項6にかかる発明は、請求項1、3又は5に記載のCDR回路において、前記可変遅延手段は、前記制御電圧入力端子の電圧によって静電容量の値を可変する可変容量素子のみ、又は該可変容量素子と固定遅延手段の第1の組み合わせ、又は前記可変容量素子あるいは前記第1の組み合わせを複数段縦続接続した第2の組み合わせにより構成されていることを特徴とする。
請求項7にかかる発明は、請求項1、3又は5に記載のCDR回路において、前記可変遅延手段は、入力側又は出力側が共通接続された遅延時間の互いに異なる2以上の固定遅延手段と、該各固定遅延手段の前記共通接続された側と反対側に接続され前記制御電圧入力端子の電圧によって前記2以上の固定遅延手段のいずれか1つを選択して出力する選択手段とにより構成されていることを特徴とする。
請求項8にかかる発明は、請求項2乃至5のいずれか1つに記載のCDR回路において、前記デューティ比制御手段が、入力データを反転するとともに遅延させるデータ反転手段と、該データ反転手段の出力データと前記入力データの論理積をとる論理積手段と、前記データ反転手段の出力データと前記入力データの否定論理和をとる否定論理和手段と、前記論理積手段の出力データを遅延させる第1の遅延手段と、前記否定論理和手段の出力データを遅延させる第2の遅延手段と、前記第1の遅延手段の出力と前記第2の遅延手段の出力を入力とするSRラッチ手段とにより構成されていることを特徴とする。
請求項9にかかる発明のデューティ比制御回路は、入力データを反転するとともに遅延させるデータ反転手段と、該データ反転手段の出力データと前記入力データの論理積をとる論理積手段と、前記データ反転手段の出力データと前記入力データの否定論理和をとる否定論理和手段と、前記論理積手段の出力データを遅延させる第1の遅延手段と、前記否定論理和手段の出力データを遅延させる第2の遅延手段と、前記第1の遅延手段の出力と前記第2の遅延手段の出力を入力とするSRラッチ手段とにより構成されていることを特徴とする。
【発明の効果】
【0011】
本発明によれば、可変遅延回路により入力データを自在に遅延させることができるので、またデューティ比制御回路によって入力データのデューティ比を調整できるので、デューティ比が崩れている場合であっても、本来のデータを再生できるようになる。
【発明を実施するための最良の形態】
【0012】
[第1の実施例]
図1は本発明の第1の実施例のCDR回路を示すブロック図である。図9のCDR回路と同じ構成要素には同じ符号をつけた。本実施例では、図9のCDR回路における固定の遅延手段30に代えて、可変遅延手段30Aを接続し、その可変遅延手段30Aの遅延時間を制御電圧入力端子60に入力する制御電圧により自在に調整可能とした。
【0013】
本実施例では、データ入力端子10より入力されたデータは、可変遅延手段30Aおよびクロック再生手段50に入力される。可変遅延手段30Aに入力されたデータは、制御電圧入力端子60に入力される制御電圧に対応した時間だけ遅延される。遅延されたデータはデータ保持手段40に入力され、クロック再生手段50から出力されるクロックを用いてデータが保持される。可変遅延手段30Aについては、後で詳しく説明する。
【0014】
図11は本実施例の動作の波形図である。入力データが図13(b)に示したようにデューティ比が小さくなったデータの場合(図11(a))は、その入力データを可変遅延手段30AによりT1の時間だけ遅延させた遅延データとすることにより、打ち抜きクロックとのタイミングが正常となり、データ保持手段40から出力する再生データは正規のデータとなる。
【0015】
一方、入力データが図13(c)に示したようにデューティ比が大きくなったデータの場合(図11(b))は、その入力データを可変遅延手段30AによりT2の時間だけ遅延させた遅延データとすることにより、打ち抜きクロックとのタイミングが正常となり、データ保持手段40から出力する再生データは正規のデータとなる。
【0016】
[第2の実施例]
図2は本発明の第2の実施例のCDR回路を示すブロック図である。本実施例では、図9のCDR回路において、データ入力端子10と遅延手段30およびクロック再生手段50との間に、デューティ比制御手段70を接続した。
【0017】
本実施例では、データ入力端子10より入力されたデータは、デューティ比制御手段70によりデューティ比が正規な状態に変更された後、遅延手段30およびクロック再生手段50に入力される。遅延手段30に入力されたデータは一定時間遅延される。遅延されたデータはデータ保持手段40に入力され、クロック再生手段50から出力されるクロックを用いてデータが保持される。ここでは、デューティ比可変手段70でデューティ比が正規に調整されたデータからクロックも再生される。デューティ比制御手段70によるデューティ比制御については、後で詳しく説明する。
【0018】
[第3の実施例]
図3は本発明の第3の実施例のCDR回路を示すブロック図である。本実施例では、図1の第1の実施例のCDR回路において、デューティ比入力端子10と可変遅延手段30Aおよびクロック生成手段50との間に、デューティ比制御手段70を接続した。
【0019】
本実施例では、データ入力端子10より入力されたデータは、デューティ比制御手段70によりデューティ比が正規な状態に変更された後、可変遅延手段30Aおよびクロック再生手段50に入力される。可変遅延手段30Aに入力されたデータは、制御電圧入力端子60に入力される制御電圧に対応した時間だけ遅延される。遅延されたデータはデータ保持手段40に入力され、クロック再生手段50から出力されるクロックを用いてデータが保持される。ここでは、デューティ比可変手段70でデューティ比が正規に調整されたデータからクロックも再生される。デューティ比制御手段70によるデューティ比制御については、後で詳しく説明する。また、可変遅延手段30Aについても、後で詳しく説明する。
【0020】
[第4の実施例]
図4は本発明の第4の実施例のCDR回路を示すブロック図である。本実施例では、図9のCDR回路において、データ入力端子10と遅延手段30との間に、デューティ比制御手段70を接続した。
【0021】
本実施例では、データ入力端子10より入力されたデータは、クロック再生手段50およびデューティ比制御手段70に入力される。デューティ比制御手段70に入力されたデータはデューティ比が正規な状態に変更された後、遅延手段30に入力される。遅延手段30に入力されたデータは一定時間遅延される。遅延されたデータはデータ保持手段40に入力され、クロック再生手段50から出力されるクロックを用いてデータが保持される。デューティ比制御手段70によるデューティ比制御については、後で詳しく説明する。
【0022】
[第5の実施例]
図5は本発明の第5の実施例のCDR回路を示すブロック図である。本実施例では、図2の第2の実施例のCDR回路において、データ入力端子10と可変遅延手段30Aとの間に、デューティ比制御手段70を接続した。
【0023】
本実施例では、データ入力端子10より入力されたデータは、クロック再生手段50およびデューティ比制御手段70に入力される。デューティ比制御手段70に入力されたデータはデューティ比が正規の状態に変更された後、可変遅延手段30Aに入力される。可変遅延手段30Aに入力されたデータは、制御電圧入力端子60に入力される制御電圧に対応した時間だけ遅延される。遅延されたデータはデータ保持手段40に入力され、クロック再生手段50ら出力されるクロックを用いてデータが保持される。デューティ比制御手段70によるデューティ比制御については、後で詳しく説明する。また、可変遅延手段30Aについても、後で詳しく説明する。
【0024】
[第6の実施例]
図6A、図6Bは本発明の第6の実施例の可変遅延手段30Aの各例の構成を示すブロック図である。図6A(a)において、31はデータ入力端子、32はデータ出力端子、331〜33Nはデータ入力端子31とデータ出力端子32との間に直列接続された第1〜第Nの固定遅延手段、341〜34Nは固定遅延手段33〜33Nの入力側と接地との間に接続された可変容量素子、351〜35Nはその可変容量素子341〜34Nに制御電圧を印加するための第1〜第Nの制御電圧入力端子である。この図6A(a)では、図1、図3、図5に示した制御電圧入力端子60に入力した制御電圧が、図示しない回路によってN分岐されて個々に調整された後に第1〜第Nの制御電圧入力端子351〜35Nに入力することで、入力データの遅延時間が制御される。
【0025】
図6A(b)はデータ入力端子31とデータ出力端子32の間のデータラインと接地間に可変容量素子34を接続し、制御電圧入力端子35に入力した制御電圧により可変容量素子34の容量を制御して遅延時間を制御する例、図6A(c)はデータ入力端子31とデータ出力端子32の間のデータラインと接地間にN個の可変容量素子341〜34Nを並列(縦続)接続し、N個の制御電圧入力端子351〜35Nを使用して同様に遅延時間を制御する例を示したものである。
【0026】
図6B(d)はデータ入力端子31とデータ出力端子32の間に1個の固定遅延手段33を接続すると共にデータ出力端子32と接地との間に可変容量素子34を接続してその可変容量素子34を制御電圧入力端子35の電圧で制御し遅延時間を制御する例、図6B(e)はデータ入力端子31とデータ出力端子32の間に1個の固定遅延手段33を接続すると共にデータ入力端子31と接地との間に可変容量素子34を接続してその可変容量素子34を制御電圧入力端子35の電圧で制御する例である。図6B(f)は図6A(a)の可変遅延回路において、第1〜第Nの制御電圧入力端子351〜35Nを共通の制御電圧入力端子35に置き換えた例である。
【0027】
[第7の実施例]
図7は本発明の第7の実施例の可変遅延回路30Aの構成を示すブロック図である。本実施例では、遅延時間が互いに異なる第1〜第Nの固定遅延手段361〜36Nの入力側をデータ入力端子31に接続し、出力側を選択手段37を介してデータ出力端子32に接続したものである。38は選択手段37の選択動作を制御する選択信号入力端子であり、制御電圧入力端子60に接続される。
【0028】
本実施例では、データ入力端子31から入力されたデータは、遅延時間の互いに異なる複数の遅延手段361〜36Nに入力される。選択信号入力端子38に入力された信号により、選択手段37は遅延手段361〜36Nの内の1つの出力データを選択し、データ出力端子32に出力する。これにより、第1〜第Nの固定遅延手段361〜36Nのいずれか1つで設定された遅延時間が選択される。
【0029】
なお、ここでは選択手段37をデータ出力端子32の側に接続したが、データ入力端子31の側に接続して第1〜第Nの固定遅延手段361〜36Nに入力するデータを選択するように構成しても、上記と全く同様に遅延時間を選択することができる。
【0030】
[第8の実施例]
図8は本発明の第8の実施例のデューティ比制御手段70の構成を示すブロック図である。図8において、71はデータ入力端子、72はデータ出力端子、73は若干の遅延をもつインバータ、74は論理積回路、75は否定論理和回路、76,77は遅延回路として使用するバッファ、78,79はSRラッチを構成する否定論理積回路である。
【0031】
本実施例では、データ入力端子71に入力するデータの立ち上がりエッジが論理積回路74で検出され、立ち下りエッジが否定論理和回路75で検出され、それらがバッファ76,77で遅延されてからRSラッチに入力する。したがって、2つのバッファ76,77を異なるサイズにして遅延時間に違いを持たせれば、データ出力端子72に出力するデータのデューティ比を適宜変更することができる。
【0032】
図12はこのデューティ比制御手段70の動作の波形図である。図12(a)は、図13(b)に示したように入力データのデューティ比が小さいときの場合である。このときは、バッファ76の遅延時間よりもバッファ77の遅延時間を大きくすることにより、正常なデューティ比の出力データを得ることができる。図12(a)は、図13(c)に示したように入力データのデューティ比が大きいときの場合である。このときは、バッファ76の遅延時間よりもバッファ77の遅延時間を小さくすることにより、正常なデューティ比の出力データを得ることができる。
【0033】
なお、このデューティ比制御手段70では、バッファ76,77の遅延時間を外部から調整可能にしておけば、あらゆるデューティ比の入力データに対して、そのデューティ比を正規の状態に調整することが可能となる。
【図面の簡単な説明】
【0034】
【図1】本発明の第1の実施例のCDR回路の構成を示すブロック図である。
【図2】本発明の第2の実施例のCDR回路の構成を示すブロック図である。
【図3】本発明の第3の実施例のCDR回路の構成を示すブロック図である。
【図4】本発明の第4の実施例のCDR回路の構成を示すブロック図である。
【図5】本発明の第5の実施例のCDR回路の構成を示すブロック図である。
【図6A】本発明の第6の実施例の可変遅延手段の構成を示すブロック図である。
【図6B】本発明の第6の実施例の可変遅延手段の構成を示すブロック図である。
【図7】本発明の第7の実施例の可変遅延手段の構成を示すブロック図である。
【図8】本発明の第8の実施例のデューティ比制御手段の構成を示すブロック図である。
【図9】従来のCDR回路の構成を示すブロック図である。
【図10】従来のクロック再生手段の構成を示すブロック図である。
【図11】本発明の第1の実施例のCDR回路の動作の波形図である。
【図12】本発明の第8の実施例のデューティ比制御手段の動作の波形図である。
【図13】従来のCDR回路の動作の波形図である。
【符号の説明】
【0035】
10:データ入力端子
20:データ出力端子
30:遅延手段
30A:可変遅延手段、31:データ入力端子、32:データ出力端子、33,331〜33N:固定遅延手段、34,341〜34N:可変容量素子、35,351〜35N:制御電圧入力端子、361〜36N:固定遅延手段、37:選択手段、38:選択信号入力端子
40:データ保持手段
50:クロック再生手段、51:データ入力端子、52:クロック出力端子、53:参照クロック入力端子、54:メインVCO、55:位相比較器、56:サブVCO
60:制御電圧入力端子
70:デューティ比制御手段、71:データ入力端子、72:データ出力端子、73:インバータ、74:論理積回路、75:否定論理和回路、76,77:バッファ、78,89:否定論理積回路
【特許請求の範囲】
【請求項1】
入力データから抽出した再生クロックによって前記入力データのリタイミングを行うCDR回路において、
データ入力端子より入力された前記入力データからクロックを再生するクロック再生手段と、制御電圧入力端子に入力された電圧によって前記入力データの遅延時間を可変して出力する可変遅延手段と、前記クロック再生手段から出力されるクロックを用いて前記可変遅延手段の出力データを保持し再生データ出力端子に出力するデータ保持手段と、を有することを特徴とするCDR回路。
【請求項2】
入力データから抽出した再生クロックによって前記入力データのリタイミングを行うCDR回路において、
データ入力端子より入力された前記入力データのデューティ比を変更するデューティ比制御手段と、該デューティ比制御手段より出力されたデータからクロックを再生するクロック再生手段と、前記デューティ比制御手段より出力されたデータを遅延させてタイミングを合わせる遅延手段と、前記クロック再生手段から出力されるクロックを用いて前記遅延手段の出力データを保持し再生データ出力端子に出力するデータ保持手段と、を有することを特徴とするCDR回路。
【請求項3】
請求項1に記載のCDR回路において、
前記データ入力端子と前記可変遅延手段および前記クロック再生手段との間に、前記データ入力端子より入力されたデータのデューティ比を変更するデューティ比制御手段を接続したことを特徴とするCDR回路。
【請求項4】
入力データから抽出した再生クロックによって前記入力データのリタイミングを行うCDR回路において、
データ入力端子より入力された前記入力データのデューティ比を変更するデューティ比制御手段と、前記データ入力端子より入力された前記入力データからクロックを再生するクロック再生手段と、前記デューティ比制御手段より出力されたデータを遅延させてタイミングを合わせる遅延手段と、前記クロック再生手段から出力されるクロックを用いて前記遅延手段の出力データを保持し再生データ出力端子に出力するデータ保持手段と、を有することを特徴とするCDR回路。
【請求項5】
請求項4に記載のCDR回路において、
前記遅延手段を、制御電圧入力端子に入力された電圧によってデューティ比制御手段より出力されたデータの遅延時間を可変して前記データ保持手段に出力する可変遅延手段に置き換えたことを特徴とするCDR回路。
【請求項6】
請求項1、3又は5に記載のCDR回路において、
前記可変遅延手段は、前記制御電圧入力端子の電圧によって静電容量の値を可変する可変容量素子のみ、又は該可変容量素子と固定遅延手段の第1の組み合わせ、又は前記可変容量素子あるいは前記第1の組み合わせを複数段縦続接続した第2の組み合わせにより構成されていることを特徴とするCDR回路。
【請求項7】
請求項1、3又は5に記載のCDR回路において、
前記可変遅延手段は、入力側又は出力側が共通接続された遅延時間の互いに異なる2以上の固定遅延手段と、該各固定遅延手段の前記共通接続された側と反対側に接続され前記制御電圧入力端子の電圧によって前記2以上の固定遅延手段のいずれか1つを選択して出力する選択手段とにより構成されていることを特徴とするCDR回路。
【請求項8】
請求項2乃至5のいずれか1つに記載のCDR回路において、
前記デューティ比制御手段は、入力データを反転するとともに遅延させるデータ反転手段と、該データ反転手段の出力データと前記入力データの論理積をとる論理積手段と、前記データ反転手段の出力データと前記入力データの否定論理和をとる否定論理和手段と、前記論理積手段の出力データを遅延させる第1の遅延手段と、前記否定論理和手段の出力データを遅延させる第2の遅延手段と、前記第1の遅延手段の出力と前記第2の遅延手段の出力を入力とするSRラッチ手段とにより構成されていることを特徴とするCDR回路。
【請求項9】
入力データを反転するとともに遅延させるデータ反転手段と、該データ反転手段の出力データと前記入力データの論理積をとる論理積手段と、前記データ反転手段の出力データと前記入力データの否定論理和をとる否定論理和手段と、前記論理積手段の出力データを遅延させる第1の遅延手段と、前記否定論理和手段の出力データを遅延させる第2の遅延手段と、前記第1の遅延手段の出力と前記第2の遅延手段の出力を入力とするSRラッチ手段とにより構成されていることを特徴とするデューティ比制御回路。
【請求項1】
入力データから抽出した再生クロックによって前記入力データのリタイミングを行うCDR回路において、
データ入力端子より入力された前記入力データからクロックを再生するクロック再生手段と、制御電圧入力端子に入力された電圧によって前記入力データの遅延時間を可変して出力する可変遅延手段と、前記クロック再生手段から出力されるクロックを用いて前記可変遅延手段の出力データを保持し再生データ出力端子に出力するデータ保持手段と、を有することを特徴とするCDR回路。
【請求項2】
入力データから抽出した再生クロックによって前記入力データのリタイミングを行うCDR回路において、
データ入力端子より入力された前記入力データのデューティ比を変更するデューティ比制御手段と、該デューティ比制御手段より出力されたデータからクロックを再生するクロック再生手段と、前記デューティ比制御手段より出力されたデータを遅延させてタイミングを合わせる遅延手段と、前記クロック再生手段から出力されるクロックを用いて前記遅延手段の出力データを保持し再生データ出力端子に出力するデータ保持手段と、を有することを特徴とするCDR回路。
【請求項3】
請求項1に記載のCDR回路において、
前記データ入力端子と前記可変遅延手段および前記クロック再生手段との間に、前記データ入力端子より入力されたデータのデューティ比を変更するデューティ比制御手段を接続したことを特徴とするCDR回路。
【請求項4】
入力データから抽出した再生クロックによって前記入力データのリタイミングを行うCDR回路において、
データ入力端子より入力された前記入力データのデューティ比を変更するデューティ比制御手段と、前記データ入力端子より入力された前記入力データからクロックを再生するクロック再生手段と、前記デューティ比制御手段より出力されたデータを遅延させてタイミングを合わせる遅延手段と、前記クロック再生手段から出力されるクロックを用いて前記遅延手段の出力データを保持し再生データ出力端子に出力するデータ保持手段と、を有することを特徴とするCDR回路。
【請求項5】
請求項4に記載のCDR回路において、
前記遅延手段を、制御電圧入力端子に入力された電圧によってデューティ比制御手段より出力されたデータの遅延時間を可変して前記データ保持手段に出力する可変遅延手段に置き換えたことを特徴とするCDR回路。
【請求項6】
請求項1、3又は5に記載のCDR回路において、
前記可変遅延手段は、前記制御電圧入力端子の電圧によって静電容量の値を可変する可変容量素子のみ、又は該可変容量素子と固定遅延手段の第1の組み合わせ、又は前記可変容量素子あるいは前記第1の組み合わせを複数段縦続接続した第2の組み合わせにより構成されていることを特徴とするCDR回路。
【請求項7】
請求項1、3又は5に記載のCDR回路において、
前記可変遅延手段は、入力側又は出力側が共通接続された遅延時間の互いに異なる2以上の固定遅延手段と、該各固定遅延手段の前記共通接続された側と反対側に接続され前記制御電圧入力端子の電圧によって前記2以上の固定遅延手段のいずれか1つを選択して出力する選択手段とにより構成されていることを特徴とするCDR回路。
【請求項8】
請求項2乃至5のいずれか1つに記載のCDR回路において、
前記デューティ比制御手段は、入力データを反転するとともに遅延させるデータ反転手段と、該データ反転手段の出力データと前記入力データの論理積をとる論理積手段と、前記データ反転手段の出力データと前記入力データの否定論理和をとる否定論理和手段と、前記論理積手段の出力データを遅延させる第1の遅延手段と、前記否定論理和手段の出力データを遅延させる第2の遅延手段と、前記第1の遅延手段の出力と前記第2の遅延手段の出力を入力とするSRラッチ手段とにより構成されていることを特徴とするCDR回路。
【請求項9】
入力データを反転するとともに遅延させるデータ反転手段と、該データ反転手段の出力データと前記入力データの論理積をとる論理積手段と、前記データ反転手段の出力データと前記入力データの否定論理和をとる否定論理和手段と、前記論理積手段の出力データを遅延させる第1の遅延手段と、前記否定論理和手段の出力データを遅延させる第2の遅延手段と、前記第1の遅延手段の出力と前記第2の遅延手段の出力を入力とするSRラッチ手段とにより構成されていることを特徴とするデューティ比制御回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2007−325187(P2007−325187A)
【公開日】平成19年12月13日(2007.12.13)
【国際特許分類】
【出願番号】特願2006−156072(P2006−156072)
【出願日】平成18年6月5日(2006.6.5)
【出願人】(000004226)日本電信電話株式会社 (13,992)
【Fターム(参考)】
【公開日】平成19年12月13日(2007.12.13)
【国際特許分類】
【出願日】平成18年6月5日(2006.6.5)
【出願人】(000004226)日本電信電話株式会社 (13,992)
【Fターム(参考)】
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