【課題】エイリアシングによるエイリアシングによる誤動作の発生が防止されたＤＬＬ回路を提供する。
【解決手段】外部クロック信号ＣＬＫを遅延させることによって内部クロック信号ＬＣＬＫを生成するディレイライン１１０と、ディレイライン１１０の遅延量を設定するカウンタ回路１３０と、外部クロック信号ＣＬＫの位相に基づいて位相判定信号ＰＤ０を生成する位相検出回路１４０と、外部クロック信号ＣＬＫに含まれるジッタ成分が所定の周波数以上であることに応答して、位相判定信号ＰＤに基づいたカウンタ回路１３０のカウント値の更新を禁止するアンチエイリアス回路２００とを備える。これにより、エイリアシングによる誤動作によって内部クロック信号ＬＣＬＫが誤った方向に連続制御されるという問題がなくなる。 （もっと読む）

【課題】周期の小さいジッタに対する低減効果を向上する。
【解決手段】入力クロック信号ＣＬＫｉを電圧制御遅延回路１４を介して出力クロック信号ＣＬＫｏとして出力すると共に、入力クロック信号ＣＬＫｉと出力クロック信号ＣＬＫｏとの位相比較結果に基づいて電圧制御遅延回路１４における遅延量を制御する。位相補正回路２１は、入力クロック信号ＣＬＫｉおよび出力クロック信号ＣＬＫｏを入力とし、ＤＬＬ回路がロック状態に入った後に、入力クロック信号ＣＬＫｉおよび出力クロック信号ＣＬＫｏの位相がずれた場合に、出力クロック信号ＣＬＫｏの位相に基づいて入力クロック信号ＣＬＫｉの位相に補正を加え、電圧制御遅延回路１４に出力する。 （もっと読む）

【課題】遅延装置の回路規模を抑制する。
【解決手段】ＤＬＬ回路１２０は、遅延素子１２２に入力された基準クロックが遅延素子１２２により１周期分遅延されるように遅延素子１２２を制御する第１の制御信号ＣＴＲ１を生成する。遅延素子１４０は、遅延素子１２２と同一の構成を有し、外部からのストローブ信号Ｓ１を、第２の制御信号ＣＴＲ２に応じた遅延量の分だけ遅延させる。ストローブ遅延制御回路１３０は、第１の制御信号ＣＴＲ１と、遅延素子１４０による遅延量の期待値とから、遅延素子１４０に出力する第２の制御信号ＣＴＲ２を生成する。クロック供給回路１１０は、遅延素子１４０に入力されるストローブ信号Ｓ１の周波数より高い周波数を有する基準クロックをＤＬＬ回路に供する。 （もっと読む）

【課題】安定的にジッタを低減する。
【解決手段】入力クロック信号ＣＬＫｉを電圧制御遅延回路１２を介して出力クロック信号ＣＬＫｏとして出力すると共に、入力クロック信号ＣＬＫｉと出力クロック信号ＣＬＫｏとの位相比較結果に基づいて電圧制御遅延回路１２における遅延量を制御する。位相比較結果判定回路１５は、入力クロック信号ＣＬＫｉと出力クロック信号ＣＬＫｏとの位相比較結果を所定の期間に亘って積算し、積算結果の分布に基づいて遅延量を制御する。 （もっと読む）

【課題】位相補間制御装置中のノイズフィルタ帯域幅を動的に調整し、位相補間制御装置を広く応用することができる上、ＣＤＲのロック時間を短縮させることができる位相補間制御装置を提供する。
【解決手段】位相補間制御装置４００は、第１の信号と第２の信号との位相関係を表す指示を受信し、複数の双方向シフトレジスタを含む。複数の双方向シフトレジスタは、互いに直列接続され、位相補間制御装置が受信した指示が、第１の信号の位相が第２の信号の位相より進んでいることを表すとき、直列接続された複数の双方向シフトレジスタをそのうちの１方向でシフトさせる。位相補間制御装置４００が受信した指示が、第１の信号の位相が第２の信号の位相より遅れていることを表すとき、直列接続された複数の双方向シフトレジスタを他の方向でシフトさせる。 （もっと読む）

【課題】本発明は、電圧制御発振部を用いて多相クロックを生成し、そのうちで基準クロックに同期されるクロックを選択して、遅延クロックとして提供するＤＬＬ回路を提供する。
【解決手段】本発明は、基準クロックを単位時間だけ遅延させて複数の多相クロックを生成し、複数の多相クロックの何れか一つと基準クロックとの周波数が一致する時にイネーブルされるイネーブル信号を生成するように構成される多相クロック生成部；及び、イネーブル信号がイネーブルされると、制御信号により複数の多相クロックの何れか一つを所定時間遅延させて基準クロックの位相と比較し、複数の多相クロックのうち、基準クロックと位相が一致する多相クロックを遅延クロックとして生成するように構成される多相クロック選択部を含むことを特徴とする。 （もっと読む）

【課題】周囲の環境温度による光ファイバの熱伸縮に対してもＰＬＬ制御を正常に行うことができる高周波発振器を得る。
【解決手段】レーザ光源が発生したレーザ光を光変調器により変調し、光ファイバを介して伝送した変調後のレーザ光を光電変換器により高周波信号に変換し、変換後の高周波信号からバンドパスフィルタにより所定の通過帯域成分を取り出し、当該所定の通過帯域成分の高周波信号の周波数を変調信号として前記光変調器に帰還すると共に発振信号として出力する高周波発振器において、高周波信号の周波数が一定になるように制御するＰＬＬ制御手段と、当該高周波発振器の発振周波数の変動をＰＬＬ制御手段の予め設定した周波数引き込み範囲内に納めるように高周波信号の位相を調整する位相調整手段を備えた。 （もっと読む）

【課題】冗長な回路、配線を不要とし、回路規模の増大を回避し、デューティを変更可能とするＤＬＬを提供する。
【解決手段】外部信号の第１遷移（Ｒｉｓｅ）を可変に遅延させる第１可変遅延回路（１０Ｒ）と、外部信号の第２遷移（Ｆａｌｌ）を可変に遅延する第２可変遅延回路（１０Ｆ）と、第１可変遅延回路（１０Ｒ）の出力信号と第２可変遅延回路（１０Ｆ）の出力信号とを合成する合成回路（１３）と、合成回路（１３）の出力信号のデューティの変更と検出を行うデューティ変更検出回路（２１）と、デューティ変更検出回路（２１）のデューティ検出結果（ＤＣＣ）に従って第１可変遅延回路（１０Ｒ）又は第２可変遅延回路（１０Ｆ）の遅延を可変させる遅延制御回路（１５Ｒ、１５Ｆ）と、を備える。 （もっと読む）

【課題】同期周波数合成器によるクロック生成装置を提供する。
【解決手段】クロック生成装置において、２つの入力クロックに関連付けられた基準位相の範囲内の位相値を有する出力を生成する位相補間器１２１を有する。ロジック・ユニット１３０は、位相補間器１２１の複数の位相設定を決定するために結合され、分周器１２２は位相補間器１２１に結合され、変更可能な分周設定に基づき出力クロックを生成する。 （もっと読む）

【課題】受信したＤＶＢ−ＡＳＩ信号からジッタなどによる位相変動を抑制したクロックを再生可能とする。
【解決手段】４７コード検出器４で受信信号のＴＳパケットから検出される４７ｈコードパルスＥは、分周器１４でｎ分周された後、位相差検出回路１５に供給され、ＰＬＬ回路の分周器８からのクロックＦ１との位相差Ｋ（＝Δφ）が検出される。位相差分割・記憶回路１６では、この位相差Ｋから分割位相差Ｌが生成される。位相代替処理回路１７では、４７ｈコードパルスＥがクロックＦ１よりも位相の進みがあると、分割位相差Ｌにより、クロックＦ１よりΔφ／ｎ進んだ位相代替パルスＭを生成し、４７ｈコードパルスＥがクロックＦ１よりも位相の遅れがあると、分割位相差Ｌにより、クロックＦ１よりもΔφ／ｎ遅れた位相代替パルスＭを生成し、クロックＦ１とともに、夫々ＰＬＬ回路の位相比較器５に供給する。 （もっと読む）

【課題】クロックのパルス幅が狭い場合、及び広い場合において、合成回路の誤動作を回避し、動作周波数の高速化に対応可能とするＤＬＬの提供。
【解決手段】外部クロック（ＣＫ）の第１遷移（Ｒｉｓｅ）に対応して互いに異なる遅延時間の信号を出力し、ＣＫの第２の遷移（Ｆａｌｌ）に対応して互いに異なる遅延時間の信号を出力する第１の可変遅延回路２０と、第１の可変遅延回路からの信号をそれぞれ受ける第２の可変遅延回路１０Ｒ、１０Ｆからの出力信号を合成して出力する第１の合成回路３０とを備え、第２の可変遅延回路は第１の可変遅延回路からの信号からワンショットパルスを生成するワンショットパルス生成回路と、リセット端子を備えるラッチ回路と、ラッチ回路のセット出力の遷移エッジを受け、所定の比率で合成した信号を出力する第２の合成回路と、を備え、第２の合成回路の出力がラッチ回路のリセット端子に入力される。 （もっと読む）

【課題】高精度な同期特性を有するＤＬＬ回路を提供する。
【解決手段】第１クロック信号ＣＬＫ１が入力され、第１クロック信号ＣＬＫ１を遅延した第２クロック信号ＣＬＫ２を出力するとともに、制御信号Ｖｃにより遅延時間が可変される可変遅延回路１１と、第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２が入力され、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２との位相を比較して、その位相差ΔΦに応じた信号を出力する位相検出回路１２と、位相検出回路１２の出力Ｖ１を積分する積分回路１３と、積分回路１３の出力Ｖ２を予め定めた基準値Ｖｒｅｆと比較し、比較結果を出力する比較回路１４と、比較回路１４の出力Ｖ３を平均化し、高周波成分を除去した信号を、制御信号Ｖｃとして可変遅延回路１１に出力するローパスフィルタ１５と、を具備する。 （もっと読む）

【課題】ＬＳＩを使用するユーザに制約を課すことなく、ＬＳＩを使用するユーザ毎に異なる様々なＥＭＩ防止機能の要求に対応するために、電磁放射が生じる周波数とその周波数における電磁放射強度を制御する。
【解決手段】ＤＬＬ回路は、入力信号に基づいて同期基準信号を生成する入力回路１０１と、同期基準信号を遅延する第１遅延部１０２と、第１遅延部１０２によって遅延された同期基準信号の同期位置を調整し、同期対象信号を生成するタイミングオフセット回路１０３と、同期基準信号と同期対象信号との位相差を比較する位相比較回路１０５と、位相比較回路１０５の比較結果に基づいて第１遅延部１０２の出力信号を選択する第１制御回路１０６と、同期基準信号又は同期対象信号を遅延する第２遅延部１０４と、所定の設定情報を記憶する設定情報記憶回路１０８と、位相比較回路１０５の比較結果が所定の範囲内である場合に、設定情報記憶回路１０８に記憶された設定情報に基づいて第２遅延部１０４の出力信号を選択する第２制御回路１０７と、を備えている。 （もっと読む）

【課題】本発明は、安定ているクロックを生成するために、ＤＬＬ回路のスマートパワーダウンモードを具現する半導体集積回路及びその制御方法を提供する。
【解決手段】本発明の半導体集積回路は、スマートパワーダウン信号がイネーブルされると、周期的にイネーブルされるパルス信号であるバッファイネーブル信号を生成するＤＬＬ制御手段；及び、バッファイネーブル信号に応じて外部クロックの位相を制御して、出力クロックを生成するＤＬＬ回路を含む。 （もっと読む）

【課題】面積増大や消費電流増大を伴うことなくＰＬＬロック時の位相オフセット量により生じるクロックの位相ばらつきを極力小さし、またロック後の温度や電源電圧変動へも対応できるようにする。
【解決手段】基準クロックＣＬＫ１と帰還クロックＣＬＫ２の位相を位相周波数比較器４１で比較した結果に応じて出力クロックＣＬＫ３の周波数を決定するＰＬＬ回路において、出力クロックＣＬＫ３がクロックバッファ６を介して入力する分周回路５と分周回路５の出力クロックが入力し帰還クロックＣＬＫ２を出力する可変遅延回路９と、その帰還クロックＣＬＫ２の位相と基準クロックＣＬＫ１の位相を比較する位相比較器８とを備える。可変遅延回路９は、位相比較器８における基準クロックＣＬＫ１の位相と帰還クロックＣＬＫ２の位相の位相差がキャンセルされるようにその遅延量が制御され、結果としてＰＬＬ出力クロックＣＬＫ３の位相を調整できる。 （もっと読む）

【課題】ＳＳＣのジッタを抑制し、ＳＳＣの変調度を滑らかに遷移させることが可能なＳＳＣ生成機能を有するＰＬＬ回路を提供する。
【解決手段】ＳＳＣコントローラ１８は、ＳＳＣの変調プロファイルに応じて予め定められたタイミングで位相シフト量を変更するよう位相補間器１５を制御し、出力クロック信号Ｃ＿ＯＵＴの変調度を周期的に変更させる。さらに、ＳＳＣコントローラ１８は、帰還クロック信号Ｃ＿ＦＢの一周期内において位相補間器１５より出力される位相シフト信号Ｃ＿ＰＳに与える総位相シフト量を、当該総位相シフト量と直前の一周期における総位相シフト量との差分が常に基本遅延量Δ以下となるよう制御する。ここで、基本遅延量Δは、出力クロック信号Ｃ＿ＯＵＴの周期Ｔ＿ＯＵＴを位相補間器１５の位相分解能Ｎｒで除算した値（つまり、Ｔ＿ＯＵＴ／Ｎｒ）である。 （もっと読む）

【課題】より位相差の微小な多相クロックを生成しつつ、消費電流の増大を抑制した多相クロック生成回路及びオーバーサンプリング回路を提供する。
【解決手段】１対の入出力端子と、遅延量制御端子にバイアスした電圧に応じた遅延量を発生させる２つの遅延ラインの出力の位相差を検出する位相比較器１３と、位相比較器１３の出力を平均化する平均化フィルタ１４とを備え、一方の遅延量制御端子に基準電圧を接続し、他方の遅延量制御端子に平均化フィルタ１４の出力を接続し各遅延ラインの出力が所定の位相差を持つように制御する遅延量制御部１１と、複数かつ同数個の遅延素子を直列に接続した複数の遅延ライン２１を備え、各遅延ライン２１は基準電圧を接続した遅延素子２２の数及び平均化フィルタ１４の出力電圧を接続した遅延素子の数の組み合わせを異ならせたクロック遅延部２０とを備え、所定の位相差を持つ多相クロックを生成する。 （もっと読む）

【課題】出力信号のジッターを低減可能としたデジタルＤＬＬ回路を提供する。
【解決手段】クロック信号ＣＬＫを１周期遅延させるための固定遅延素子の段数を選択する位相判定部１と、位相判定部１で選択した固定遅延素子の段数に基づいて、入力信号ＩＮを任意の位相量だけ遅延させて出力する固定遅延素子の段数を選択する位相調整部２１とを備えたデジタルＤＬＬ回路において、位相調整部２１は、選択信号に基づいて、複数段の固定遅延素子と、該固定遅延素子の１段当たりの遅延時間を１／２^ｎ刻みで調整する可変遅延部とで生成する遅延時間で、入力信号ＩＮを任意の位相量遅延させた出力信号ＯＵＴを生成する。 （もっと読む）

【課題】本発明は、誤同期状態から正常な同期状態へ復帰することが可能なクロックデータ修復回路を提供することを目的とする。
【解決手段】本発明の１つの実施形態は、位相検出部２と、クロック信号生成部と、出力部と、追い越し検知部８とを備えるクロックデータ修復回路である。位相検出部２は、入力データから位相情報を取得し、クロック信号生成部は、位相情報に基づき、複数のクロック信号を生成し、出力部は、入力データと、クロック信号生成部で生成した複数のクロック信号のうち選択したクロック信号とを出力する。追い越し検知部８は、選択したクロック信号が入力データを位相的に追い越しているか否かを検知し、当該検知に基づき選択したクロック信号をクロック信号生成部で生成した他のクロック信号に切り替えるように制御する。 （もっと読む）

【課題】補間回路の最小動作周期を低減でき、ＤＬＬの最大動作周波数を向上させることができる、ＤＬＬ回路を提供する。
【解決手段】位相検知回路２１は、入力される基準クロック信号とレプリカ回路１７から出力されるクロック信号との位相の差を検知し遅延制御回路２２に出力する。遅延制御回路２２は、位差の信号を基に、基準クロック信号の位相を調整する制御信号を出力する。そして、遅延制御回路２２から出力される制御信号を基に、マルチプレクサ１２、１３は、粗調整遅延回路１０からインバータ２段分の遅延差を有する信号を選択して出力し、第１の微調整遅延回路１４は、マルチプレクサから入力した２段分の遅延差の信号を基に、インバータ１段分の遅延差を有する信号を出力する。第２の微調整遅延回路１５は、この１段分の遅延差を有する信号に基づいてクロック信号の位相を調整する。 （もっと読む）