信号再生装置
【課題】受信したＤＶＢ−ＡＳＩ信号からジッタなどによる位相変動を抑制したクロックを再生可能とする。
【解決手段】４７コード検出器４で受信信号のＴＳパケットから検出される４７ｈコードパルスＥは、分周器１４でｎ分周された後、位相差検出回路１５に供給され、ＰＬＬ回路の分周器８からのクロックＦ１との位相差Ｋ（＝Δφ）が検出される。位相差分割・記憶回路１６では、この位相差Ｋから分割位相差Ｌが生成される。位相代替処理回路１７では、４７ｈコードパルスＥがクロックＦ１よりも位相の進みがあると、分割位相差Ｌにより、クロックＦ１よりΔφ／ｎ進んだ位相代替パルスＭを生成し、４７ｈコードパルスＥがクロックＦ１よりも位相の遅れがあると、分割位相差Ｌにより、クロックＦ１よりもΔφ／ｎ遅れた位相代替パルスＭを生成し、クロックＦ１とともに、夫々ＰＬＬ回路の位相比較器５に供給する。
【解決手段】４７コード検出器４で受信信号のＴＳパケットから検出される４７ｈコードパルスＥは、分周器１４でｎ分周された後、位相差検出回路１５に供給され、ＰＬＬ回路の分周器８からのクロックＦ１との位相差Ｋ（＝Δφ）が検出される。位相差分割・記憶回路１６では、この位相差Ｋから分割位相差Ｌが生成される。位相代替処理回路１７では、４７ｈコードパルスＥがクロックＦ１よりも位相の進みがあると、分割位相差Ｌにより、クロックＦ１よりΔφ／ｎ進んだ位相代替パルスＭを生成し、４７ｈコードパルスＥがクロックＦ１よりも位相の遅れがあると、分割位相差Ｌにより、クロックＦ１よりもΔφ／ｎ遅れた位相代替パルスＭを生成し、クロックＦ１とともに、夫々ＰＬＬ回路の位相比較器５に供給する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＰＥＧ(Motion Picture Experts Group)規格などの圧縮符号化方式に基づいて形成された映像信号や音声信号などの放送データのパケット化されたＴＳ(Transport Stream）の信号（ＴＳ信号)を、地上デジタル放送信号として、受信する信号再生装置に係り、特に、受信した地上デジタル放送信号からクロックを再生する信号再生装置に関する。
【背景技術】
【０００２】
映像信号や音声信号からなる放送番組信号を無線伝送する場合、従来、アナログＦＭ(Frequency Modulation：周波数変調）方式による方法で伝送していたが、近年、QAM(Quadrature Amplitude Modulation：直交振幅変調）方式やOFDM(Orthogonal Frequency Division Multiplex：直交周波数分割多重）方式などのデジタル変調方式による無線デジタル伝送方式が用いられるようになってきている。
【０００３】
このようなデジタル伝送方式を用いて放送番組信号を一般家庭に伝送（放送）する場合、かかるデジタル放送番組信号（デジタルデータ）をスタジオから、例えば、東京タワーなどに設けられた無線中継装置に送るためのＳＴＬ(Studio to Transmitter Link）や無線中継装置間でデジタル放送番組信号を伝送するＴＴＬ(Transmitter to Transmitter Link）が用いられており、これらＳＴＬやＴＴＬの日本国内の地上デジタル放送用としては、映像信号や音声信号などの放送データを、ＭＰＥＧ規格などによる圧縮符号化方式に基づいて形成された約３２Mbpsの伝送ビットレートのパケット化されたＴＳ信号を上記のデジタル変調方式で変調して伝送するＩＳＤＢ−Ｔ(Integrated Service Digital Broadcasting-Terrestrial）方式が用いられるが、さらに、ＡＲＩＢ(Association of Radio Industries and Businesses）の規格に従って、これと8MHzのクロックとを伝送する２線式が採られている。これに対し、日本や米国を除くほとんどの地域では、ＤＶＢ(Digital Video Broadcasting）規格に従って上記のようにパケット化されたＴＳ信号のみを伝送する１線式が採られている。
【０００４】
なお、ＩＳＤＢ−Ｔ方式は、地上デジタル放送において、１つのチャンネルを１３セグメント（１セグメントは429KHzの周波数帯域）に区分し、伝送するデータに応じて１〜複数セグメントが使用できるようにした方式である。例えば、携帯機器に対しては１セグメントを使用し、通常画質のテレビジョンに対しては４セグメント、ハイビジョンに対しては１２セグメント夫々使用される。
【０００５】
一方、中継現場で取得した放送用素材をスタジオに伝送する場合、この中継現場から基地局（無線中継装置）を経てスタジオに伝送されるが、この無線中継装置，スタジオ間では、ＴＳＬ(Transmitter to Studio Link）の無線伝送回線が用いられ、上記の無線伝送方式が用いられる。これに対し、中継現場から無線中継装置への無線伝送システムとしては、中継カメラ側に設けられた送信用のＦＰＵ(Field Pickup Unit）装置と無線中継装置側に設けられた受信用のＦＰＵ装置とからなる無線伝送システム（信号再生装置）が用いられる。
【０００６】
図１１はＦＰＵ装置を用いた従来のＴＳＬの無線伝送システムの一例を示すブロック構成図であって、１００は送信側のＦＰＵ（ＦＰＵ−ＴＸ）装置、１０１はインタフェース、１０２は変調部、１０３はコンバータ、１０４は送信アンテナ、１０５は受信アンテナ、１０６は受信側のＦＰＵ（ＦＰＵ−ＲＸ）装置、１０７はコンバータ、１０８は復調部、１０９はインタフェースである。
【０００７】
同図において、この従来例は、ＡＲＩＢの規格によるものであって、図示しない中継用カメラ装置からの映像信号や音声信号からなる送信データDATA-tと送信クロックCK-tとがＦＰＵ−ＴＸ装置１００に供給される。かかるＦＰＵ−ＴＸ装置１００では、伝送ビットレートが60Mbpsや44Mbpsの送信データDATA-tを処理するものとする。また、この場合の送信クロックCK-tは44MHzである。
【０００８】
ＦＰＵ−ＴＸ装置１００において、かかる44Mbpsの送信データDATA-tと44MHzの送信クロックCK-tとはインタフェース１０１から入力される。入力された送信データDATA-tは、変調部１０２により、送信クロックCK-tを基に、エネルギー拡散変調，リードソロモン符号化，インターリーブ，畳込み符号化，64QAM変調などの処理がなされ、コンバータ１０３でマイクロ波帯の信号に変換されて送信用アンテナ１０４から送信される。
【０００９】
一方、受信（即ち、基地局（無線中継装置））側のＦＰＵ−ＲＸ装置１０６では、ＦＰＵ−ＴＸ装置１００から送信されたマイクロ波信号を受信アンテナ１０５で受信し、コンバータ１０７でもとの周波数帯の信号に変換した後、復調部１０８により、64QAM復調，ビタビ復号，デインターリーブ，リードソロモン復号，エネルギー逆拡散変調などの処理がなされてもとの44Mbpsのデータ（受信データ）DATA-rとし、インタフェース１０９から出力する。また、このインタフェース１０９では、復調されたデータDATA-rから44MHzのクロックCK-rを抽出し、受信データDATA-rとともに出力する。この受信データDATA-rとクロックCK-rとが、ＴＳＬにより、図示しないスタジオ（放送局）に伝送される。
【００１０】
図１２はＦＰＵ装置を用いた従来のＴＳＬの無線伝送システムの他の例を示すブロック構成図であって、２００は送信側のＦＰＵ（ＦＰＵ−ＴＸ）装置、２０１はシリアル・パラレル変換／レートコンバータ、２０２は変調部、２０３はコンバータ、２０４は送信アンテナ、２０５は受信アンテナ、２０６は受信側のＦＰＵ（ＦＰＵ−ＲＸ）装置、２０７はコンバータ、２０８は復調部、２０９はパラレル・シリアル変換／レートコンバータである。
【００１１】
同図において、この従来例は、ＤＶＢの規格によるものであって、図示しない中継用カメラ装置からの映像信号や音声信号からなる伝送ビットレートが44Mbpsのシリアルな送信データDVB-tがＦＰＵ−ＴＸ装置２００に供給される。ＦＰＵ−ＴＸ装置２００では、この送信データDVB-tがシリアル・パラレル変換／レートコンバータ２０１でシリアル・パラレル変換されるとともに、付加的なパケット（NULLパケット）の挿入，削除によって所定の伝送ビットレートに変換され、さらに、変調部２０２で、例えば、OFDM変調され、コンバータ２０３でマイクロ波信号に変換されて送信用アンテナ２０４から送信される。
【００１２】
一方、受信（即ち、基地局（無線中継装置））側のＦＰＵ−ＲＸ装置２０６では、ＦＰＵ−ＴＸ装置２００から送信されたマイクロ波信号が受信アンテナ２０５で受信され、コンバータ２０７でもとの周波数帯の信号に変換した後、復調部２０８でOFDM復調され、パラレル・シリアル変換／レートコンバータ２０９でもとの44Mbpsの伝送ビットレートのシリアルなデータ（受信データ）DVB-rに変換されて出力される。
【００１３】
ところで、以上のような放送伝送システムにおいて、上記のＳＴＬやＴＴＬが不具合な状態になると、一般家庭などへの地上デジタル放送ができなくなる。このような事態を回避する方法として、かかるＳＴＬやＴＴＬの代替システムとして上記のＦＰＵ装置で構成された信号再生装置を使用可能とした技術が提案されている（例えば、特許文献１参照）。
【００１４】
この特許文献１に記載の技術は、送信側のＦＰＵ装置に送信用のＭＰＥＧ規格で圧縮されて放送番組信号の32.5Mbps（より正確には、32.5079Mbps）のＴＳ信号を44.5MbpsのＴＳ信号に変換するレート変換部を設け、かつ中継現場から無線中継装置への伝送に用いる場合には、かかる伝送レートの変換が行われないように構成したものであり、受信側のＦＰＵ装置でも、これに対応する構成としたものである。
【００１５】
ところで、特許文献１に記載の技術のように、送信側での処理と受信側での処理とを同期させることが必要であり、このためには、通常、送信側から受信側にクロックが送られ、受信側では、このクロックを基に、受信した信号の処理が行われる。また、送信側でも、伝送レートの変換を行なう場合には、入力された32.5Mbpsの送信用の放送番組信号のＴＳ信号を44.7MbpsのＴＳ信号にレート変換する場合、この入力されたＴＳ信号に同期したクロックを周波数変換する必要がある。
【００１６】
一方、ＭＰＥＧ規格のＴＳ信号を伝送する方式の１つの規格として、ＤＶＢ−ＡＳＩ(Digital Video Broadcasting-Asynchronous Serial Interface)規格が知られている。これは、270Mbpsの非同期なクロックに上記のＭＰＥＧ規格の32.5MbpsのＴＳ信号を乗せて伝送するものである。かかるＤＶＢ−ＡＳＩ規格でＴＳ信号（以下、これをＤＶＢ−ＡＳＩ信号という）をスタジオから送信所（無線中継装置）に送信するＳＴＬの場合、このＴＳ信号とともに、このＴＳ信号のクロック周波数（＝32.5079MHz）の1/4の8.127MHzのクロックと、ＴＳ信号の各フレームの開始タイミングを示すフレーム同期信号Ｆsyncとが送信される。
【特許文献１】特開２００６ー３３２３６
【発明の開示】
【発明が解決しようとする課題】
【００１７】
ところで、ＳＴＬでスタジオから送信所にＤＶＢ−ＡＳＩ信号を送る場合、図１１，図１２でも説明したように、このＤＶＢ−ＡＳＩ信号はマイクロ波帯の電波信号で送られる。このため、送信所では、スタジオからの直進する電波が受信されることになる。但し、地球の丸みにより、直進する電波を受信できる限界は100km程度である。本土から100kmを越える距離離れた離島との間にＳＴＬを構成する場合、マイクロ波帯でＤＶＢ−ＡＳＩ信号を伝送することができない。これを可能とするために、海底光ファイバを利用してＤＶＢ−ＡＳＩ信号を光伝送することが考えられる。
【００１８】
しかしながら、光ファイバ装置は、通常、ＴＳ信号のみを伝送するタイプのものが多く、クロックやＴＳ信号のフレーム開始を示すフレーム信号Ｆsyncの伝送には対応していない。そこで、送信所側では、受信したＴＳ信号からクロックを再生し、これを利用してフレーム信号Ｆsyncを生成することが考えられる。
【００１９】
ところが、ＤＶＢ−ＡＳＩ信号は非同期であることから、受信側の送信所でこのＤＶＢ−ＡＳＩ信号を処理する際にサンプリング誤差などが蓄積し、稀ではあるが、その発生周期が一時的に変動することがあり、かかるＤＶＢ−ＡＳＩ信号からＰＬＬ（Phase Locked Loop：位相ロックループ）回路を用いてクロックを再生すると、そのＶＣＯ(Voltage Controled Oscilator：電圧制御型発振器)への制御電圧が一時的に大きく揺れ、再生クロックに大きなジッタ（位相変動）が発生して、後段の処理装置に大きな影響を及ぼすことになる。
【００２０】
本発明の目的は、かかる問題を解消し、受信したＤＶＢ−ＡＳＩ信号からジッタなどによる位相変動を抑制したクロックを再生でき、このＤＶＢ−ＡＳＩ信号の周期の変動を除去することができるようにした信号再生装置を提供することにある。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明は、４７ｈ(１６進数)コードで始まるＴＳパケットからなるＴＳ信号から、ＰＬＬ回路を用いて、ＴＳ信号の正規のクロックを再生する信号再生装置であって、ＴＳ信号のＴＳパケット毎に４７ｈコードを検出し、４７ｈコードのタイミングで４７ｈコードパルスを出力する４７ｈコード検出器と、４７ｈコードパルスをｎ分周（ｎは２以上の整数）する分周器と、ＰＬＬ回路の分周器からの位相基準クロックと分周器からの分周出力パルスとの位相差Δφを検出する位相差検出回路と、位相差検出回路で検出された位相差Δφをｎ個の位相差に分割し、４７ｈコードパルスが位相基準クロックよりも位相が進んでいるときと４７ｈコードパルスが位相基準クロックよりも位相が遅れているときとでの合計した大きさがΔφであるｎ個の分割位相差を生成し、記憶保持する位相差分割・記憶回路と、位相差分割・記憶回路で生成された分割位相差をもとに、４７ｈコードパルスが位相基準クロックよりも位相が進んでいるときには、位相差基準クロック毎に、位相基準クロックよりも分割位相差だけ位相が進んだ位相代替パルスを生成し、４７ｈコードパルスが位相基準クロックよりも位相が遅れているときには、位相差基準クロック毎に、位相基準クロックよりも分割位相差だけ位相が遅れた位相代替パルスを生成する位相代替処理回路とを設け、位相代替処理回路で生成された位相代替パルスと位相基準クロックとをＰＬＬ回路を構成する位相比較器に供給することを特徴とする信号再生装置。
【００２２】
また、本発明は、４７ｈ(１６進数)コードで始まるＴＳパケットからなるＴＳ信号から、ＰＬＬ回路を用いて、ＴＳ信号の正規のクロックを再生する信号再生装置であって、ＴＳ信号のＴＳパケット毎に４７ｈコードを検出し、４７ｈコードのタイミングで４７ｈコードパルスを出力する４７ｈコード検出器と、４７ｈコードパルスをｎ分周（ｎは２以上の整数）する分周器と、ＰＬＬ回路の分周器からの位相基準クロックと分周器からの分周出力パルスとの位相差Δφを検出する位相差検出回路と、位相差検出回路で検出された位相差Δφをｎ分割し、４７ｈコードパルスが位相基準クロックよりも位相が進んでいるときと４７ｈコードパルスが位相基準クロックよりも位相が遅れているときとでのΔφ／ｎの大きさのｎ個の分割位相差を生成し、記憶保持する位相差分割・記憶回路と、位相差分割・記憶回路で生成された分割位相差をもとに、４７ｈコードパルスが位相基準クロックよりも位相が進んでいるときには、位相基準クロックよりもΔφ／ｎだけ位相が進んだ位相代替パルスを生成し、４７ｈコードパルスが位相基準クロックよりも位相が遅れているときには、位相基準クロックよりもΔφ／ｎだけ位相が遅れた位相代替パルスを生成する位相代替処理回路とを設け、位相代替処理回路で生成された位相代替パルスと位相基準クロックとをＰＬＬ回路を構成する位相比較器に供給するものである。
【発明の効果】
【００２３】
本発明によると、ＴＳ信号のみの伝送であっても、ジッタなどのＴＳ信号の位相変動による影響が低減された安定したクロックやフレーム信号を再生することができ、しかも、かかるクロックはＴＳ信号の位相変動に追従することになって、ＴＳ信号の書込，読み出しが行なわれるメモリでの読み出しをこのクロックをもとに行なう場合、このメモリでの書込アドレスが読出アドレスを追い越したり、読出アドレスが書込アドレスを追い越したりすることを防止することができて、正常なデータを出力することを可能にする。
【発明を実施するための最良の形態】
【００２４】
まず、図６により、本発明による信号再生装置の基本構成について説明する。
なお、図６において、１はＳ／Ｐ（シリアル／パラレル）変換器、２はＦＰＧＡ（Field Programmable Gate Array）、３はメモリ、４は４７ｈコード検出器、５は位相比較器、６はＬＰＦ（ローパスフィルタ）、７はＶＣＯ（電圧制御型発振器）、８は分周器、９はＡＳＩ変調器、１０はフレーム検出器、１１，１２は２分周器、１３は２７０ＭＨｚ発振器である。
【００２５】
同図において、例えば、図１２に示す受信側のＦＰＵ装置２０６から出力されるシリアルのＤＶＢ−ＡＳＩ信号ＡはＳ／Ｐ変換器１に供給され、パラレルのＤＶＢ−ＡＳＩ信号に変換されてメモリ３に供給される。なお、この場合、図１２においては、ＦＰＵ−ＴＸ２００，ＦＰＵ−ＲＸ装置２０６間の送信は、例えば、光ファイバを介して行なわれるものであるが、これに限るものではない。
【００２６】
ここで、シリアルＤＶＢ−ＡＳＩ信号ＡのＴＳ信号は、クロック周波数が32.5079MHz（クロック周期＝1/32.5079μsec）で、図７に示すように、204バイト（＝1632ビット）のＴＳパケットの配列からなるものである。このＴＳパケットは、8バイトのヘッダと196バイトのデータ及びパリティとから構成されており、ヘッダは、先頭に１バイトの16進数「４７」を表わす４７ｈコードが付加され、これに次いで、データの有効，無効（ＮＵＬＬパケット）を識別するための３バイトのＰＩＤ（Packet IDentifier：パケットＩＤ）などから構成されている。
【００２７】
シリアルのＤＶＢ−ＡＳＩ信号Ａは、図８（ａ）に示す上記の32.5079MHzのクロック周波数のシリアルのＴＳ信号で図８（ｂ）に示す270MHzのクロックが変調されたものである。
【００２８】
Ｓ／Ｐ変換器１（図６）は、クロック周波数が270MHzのシリアルＤＶＢ−ＡＳＩ信号Ａを、図８（ｃ）に示すように、その１０ビット（クロック）毎に８ビット（32.5079MHzのクロック周波数のＴＳパケットの１ビットに相当する期間での270MHzのクロックのビット数）のパラレル信号に変換する。従って、得られたパラレルＤＶＢ−ＡＳＩ信号のクロック周波数は、図８（ｄ）に示すように、２７MHzとなる。
【００２９】
図９は図６における各部の信号を示すタイミング図であって、以下、図９を用いて図６での各部の動作を説明する。
【００３０】
Ｓ／Ｐ変換器１は、入力されるクロック周波数が270MHzのシリアルＤＶＢ−ＡＳＩ信号Ａ（図９（ａ））を、図８で説明したようにＴＳパケット毎にパラレル化した、クロック周波数が27MHzのパラレルＤＶＢ−ＡＳＩ信号Ｂ（図９（ｂ））に変換し、出力するとともに、この27MHzの周波数のクロック（２７ＭクロックＣ：図９（ｃ））も出力する。シリアルのＴＳパケットは、図７に示すように、1632ビットからなり、その期間はほぼ50μsec（＝1632ビット／32.5079Mbps）であり、これが8ビットパラレルのデータが204個（＝1632ビット／8）からなるパラレルデータとなるが、このパラレルのＴＳパケットの期間はほぼ7.5μsec（＝204個／27MHz）である。従って、ほぼ50μsecのシリアルＴＳパケットが7.5μsecのパラレルＴＳパケットに変換されることになる。
【００３１】
そこで、１つのシリアルＴＳパケットがパラレルＴＳパケットに変換されると、次のシリアルＴＳパケットが始まるまでシリアル／パラレル変換処理が休止され、次のシリアルＴＳパケットが始まると、このシリアルＴＳパケットのシリアル／パラレル変換処理が行なわれる。得られたパラレルＤＶＢ−ＡＳＩ信号Ｂ（図９（ｂ））では、ほぼ50μsec毎に7.5μsecのパラレルＴＳパケットからなる間欠的な信号となる。
【００３２】
このようにして、Ｓ／Ｐ変換器１では、シリアルのＤＶＢ−ＡＳＩ信号Ａのシリアル／パラレル変換処理が行なわれるが、得られたパラレルＤＶＢ−ＡＳＩ信号Ｂでの間欠的なパラレルＴＳパケットの期間（上記の7.5μsecの期間：有効期間）を表わす7.5μsecのＥＮ（ENable：イネーブル）信号Ｄ（図９（ｄ））も作成されて出力される。
【００３３】
クロック周波数が27MHzのパラレルＤＶＢ−ＡＳＩ信号Ｂ（図９（ｂ））と、シリアルＤＶＢ−ＡＳＩ信号Ａのクロック周波数270MHzを10分周した27MHzのクロック（２７Ｍクロック）Ｃ（図９（ｃ））と、ＥＮ信号Ｄ（図９（ｄ））とは、ＦＰＧＡ２に形成されているメモリ３に供給される。
【００３４】
ここで、ＦＰＧＡ２には、メモリ３とともに、分周器８と、フレーム検出器１０と、２分周器１１，１２とが形成されているが、これらはＦＰＧＡ２によって構成されたものに限定されるものではなく、ＤＳＰ（Digital Signal Processor）でこれらの機能を持たせるようにしてもよいし、これらとして専用ＩＣで構成したものを用いるようにしてもよく、特に限定されるものではない。
【００３５】
位相比較器５とＬＰＦ６とＶＣＯ７と分周器８は、パラレルＤＶＢ−ＡＳＩ信号Ｂの４７ｈコードから分周基準クロックＦ２を生成するためのＰＬＬ回路を構成しており、これに４７ｈコード検出器４が設けられている。
【００３６】
Ｓ／Ｐ変換器１からのパラレルＤＶＢ−ＡＳＩ信号Ｂと２７ＭクロックＣとＥＮ信号Ｄとはメモリ３に供給され、２７ＭクロックＣを書込クロックとして、パラレルＴＳ信号ＢでのＥＮ信号Ｄで決まる有効期間の部分の信号、即ち、パラレルＴＳパケットが順次書き込まれる。また、パラレルＤＶＢ−ＡＳＩ信号Ｂと２７ＭクロックＣとＥＮ信号Ｄとは４７ｈコード検出器４に供給され、パラレルＤＶＢ−ＡＳＩ信号ＢのシリアルＴＳパケットの先頭を示す４７ｈコードが検出され、この検出タイミングで４７ｈコードパルスＥ（図９（ｅ））が出力される。この４７ｈコード検出器４では、２７ＭクロックＣとＥＮ信号Ｄとを用いて、パラレルＴＳ信号Ｂ毎に１６進数「４７」の４７ｈコードが検出され、４７ｈコードパルスＥが生成出力されるものであって、この４７ｈコードパルスＥは32.5079MHzで1632周期のパルス、即ち、ほぼ19.9kHzのパルスである。
【００３７】
この４７ｈコードパルスＥは、位相比較器５に供給される。この位相比較器５は、ＬＰＦ６，ＶＣＯ７及び分周器８とともに、ＰＬＬ回路を形成しており、ＶＣＯ７は32.5079MHzの基準クロックＦを発生する。この基準クロックＦは分周器８で1632分周されてほぼ19.9kHzの位相基準クロックＦ１が生成され、位相比較器５に供給されて４７ｈコード検出器４からの４７ｈコードパルスＥと位相比較される。その位相誤差信号はＬＰＦ６で平滑処理され、制御電圧としてＶＣＯ７に供給される。ＶＣＯ７はこの制御電圧によって制御され、これにより、ＶＣＯ７から出力される基準クロックＦの位相，周波数が４７ｈコードパルスＥに同期する。
【００３８】
分周器８からは、また、ＶＣＯ７からの32.5079MHzの基準クロックＦを４分周した8.127MHzの分周基準クロックＦ２が得られる。
【００３９】
分周器８からの分周基準クロックＦ２は２分周器１１で２分周され、これによって得られたこの4.0635MHzのクロックが読出クロックとして、メモリ３から上記のパラレルＴＳパケットが順番に連続して読み出される。これによると、１つのパラレルＴＳパケットは204個の８ビットパラレルデータからなるから、１パラレルＴＳパケット読出期間は、
204×8／32.5079μsec＝1632／32.5079μsec＝約50μsec
であって、32.5079MHzのクロック周波数のシリアルＴＳパケットの期間長に等しい。これにより、メモリ３からはパラレルＴＳパケットが順次連続したクロック周波数32.5079／8MHzの８ビットパラレルデータ（３２Ｍデータ）Ｇが読み出されることになる。この３２ＭデータＧはＡＳＩ変調器９に供給され、２７０ＭＨｚ発振器１３からの270ＭＨｚのクロックを用いてパラレルのＤＶＢ−ＡＳＩ信号Ｈ（図９（ｇ））が生成され、次の送信所に送信される。
【００４０】
また、メモリ３から読み出された３２ＭデータＧはフレーム検出器１０に供給され、分周器８からの分周基準クロックＦ２を２分周器１２でさらに２分周して得られる８分周クロックを用いてフレームの先頭を示すＦsync信号Ｉが生成される。このＦsync信号Ｉも、ＡＳＩ変調器９からのパラレルＤＶＢ−ＡＳＩ信号Ｈとともに、次の送信所に送信される。
【００４１】
さらにまた、分周器８からの分周基準クロックＦ２も、ＡＳＩ変調器９からのパラレルＤＶＢ−ＡＳＩ信号Ｈやフレーム検出器１０からのＦsync信号Ｉとともに、次の送信所に送信される。
【００４２】
図１０は図６におけるＰＬＬ回路の動作を示すタイミング図である。
【００４３】
図１０（ａ）は位相基準クロックＦ１の位相を基準位相θSとして、この基準位相θSに対する４７ｈコードパルスＥの位相のずれ（位相差）が小さい場合の位相比較器５が出力する位相誤差電圧Δθを示すものであって、図１０（ａ），（イ）に示すように、４７ｈコードパルスＥの位相が基準位相θSと一致する場合には、位相比較器５からの位相誤差電圧Δθは０である。この場合には、ＶＣＯ７は現在の基準クロックＦの位相，周波数をそのまま保持するように制御される。また、図１０（ａ），（ロ）に示すように、４７ｈコードパルスＥの位相が基準位相θSよりも小さく進んでいる場合には、その位相差に応じた正の位相誤差電圧Δθが位相比較器５から出力され、これにより、ＶＣＯ７は基準クロックＦの周波数を上昇させて、位相基準クロックＦ１の基準位相θSが小さく進むように（左向きの短い矢印）、制御される。さらに、図１０（ａ），（ハ）に示すように、４７ｈコードパルスＥの位相が基準位相θSよりも小さく遅れている場合には、その位相差に応じた負の位相誤差電圧Δθが位相比較器５から出力され、これにより、ＶＣＯ７は基準クロックＦの周波数を下降させて位相基準クロックＦ１の基準位相θSが小さく遅れるように（右向きの短い矢印）、制御される。このように、４７ｈコードパルスＥの位相と基準位相θSとの位相差が小さい場合には、小さい制御電圧により、４７ｈコードパルスＥと位相基準クロックＦ１とが位相同期するように、ＰＬＬ回路が制御されることになる。
【００４４】
図１０（ｂ）は位相基準クロックＦ１の位相、即ち、基準位相θSに対する４７ｈコードパルスＥの位相差が大きい場合の位相比較器５が出力する位相誤差電圧Δθを示すものであって、図１０（ｂ），（イ）に示すように、４７ｈコードパルスＥの位相が基準位相θSよりも大きく進む場合には、その位相差に応じた正の大きな位相誤差電圧Δθが位相比較器５から出力され、これにより、ＶＣＯ７は基準クロックＦの周波数を上昇させて位相基準クロックＦ１の基準位相θSが大きく進むように（左向きの長い矢印）、制御される。また、図１０（ｂ），（ロ）に示すように、４７ｈコードパルスＥの位相が基準位相θSよりも大きく遅れる場合には、その位相差に応じた負の大きな位相誤差電圧Δθが位相比較器５から出力され、これにより、ＶＣＯ７は基準クロックＦの周波数を下降させて位相基準クロックＦ１の基準位相θSが大きく遅れるように（右向きの長い矢印）、制御される。このように、４７ｈコードパルスＥの位相と基準位相θSとの位相差が大きい場合も、この場合、制御電圧は大きくなるが、４７ｈコードパルスＥと位相基準クロックＦ１とが位相同期するように、ＰＬＬ回路が制御されることになる。
【００４５】
このように、ジッタなどによって４７ｈコードパルスの位相が大きく急変すると、これに応じてＶＣＯ７の制御電圧が変化して４７ｈコードパルスＥと位相基準クロックＦ１とが位相同期するようになるが、この際、ＶＣＯ７の制御電圧が大きく急変してこのＶＣＯ７から出力される基準クロックＦの周波数が急変し、これを分周して得られる位相基準クロックＦ１や分周基準クロックＦ２の周波数，位相が急変する。即ち、ジッタなどによって４７ｈコードの位相が急変すると、位相基準クロックＦ１や分周基準クロックＦ２がその影響を大きく受けることになる。
【００４６】
これに対し、本出願人は、４７ｈコードパルスの位相を大きく急変させるジッタなどの位相変動が生じた場合、これを取り除いてＰＬＬ回路の制御を行なうようにした発明を提案した（特願２００７ー２０９０８９号）。
【００４７】
この発明は、位相基準クロックＦ１に対して、この位相基準クロックＦ１の位相を中心に所定の位相範囲が適正位相範囲として設定されており、４７ｈコードパルスＥの位相基準クロックＦ１に対する位相差がこの適正位相範囲内にあるときには、この４７ｈコードパルスＥと位相基準クロックＦ１とをＰＬＬ回路の位相比較器５に供給するものであるが、ジッタなどによって４７ｈコードパルスＥの位相基準クロックＦ１に対する位相差がこの適正位相範囲を超えるように大きい場合には、４７ｈコードパルスＥに代えて、位相基準クロックＦ１に対して基準クロックＦの１クロック周期分遅れた代替パルスを位相比較器５に供給するものであり、これにより、４７ｈコードパルスＥのこの適正範囲を超えるような大きな位相変動分が除かれ、ジッタなどに影響されない分周基準クロックＦ２が得られることになる。
【００４８】
ところで、本出願人によるこの発明では、２分周器１１から出力されるメモリ３の読出クロックは４７ｈコードパルスＥの大きな位相変動の影響が除かれたものであるが、メモリ３の書込クロックＣはかかる位相変動の影響を受けたものであり、メモリ３での書込アドレスが読出アドレスに対して進んだり、遅れたりすることになる。このため、ジッタの分布が時間的に非対称である場合、書込アドレスが読出アドレスを追い越したり、読出アドレスによって追い越されたりする場合もあり、メモリ３からデータの読み出しに異常が生ずるような事態も生ずることになる。
【００４９】
本発明は、かかる問題を解消して、ジッタなどによる４７ｈコードパルスＥの大きな位相変動によって影響されない分周基準クロックＦ２を生成することができるようにするものであって、以下、本発明の実施形態を図面を用いて説明する。
【００５０】
図１は本発明による信号再生装置の一実施形態を示すブロック構成図であって、１４は分周器、１５は位相差検出回路、１６は位相差分割・記憶回路、１７は位相代替処理回路であり、図６に対応する部分には同一符号をつけて重複する説明を省略する。
【００５１】
同図において、４７ｈコード検出器４から出力される４７ｈコードパルスＥは、分周器１４に供給されてその周波数が１／ｎ（但し、ｎは２以上の整数）に分周され、４７ｈコードパルスＥの周期のｎ倍の周期（従って、図７に示すＴＳパケットの周期のｎ倍の周期）で４７ｈコードパルスＥに位相が同期した分周パルスＪが得られる。この分周パルスＪは位相差検出回路１５に供給されて分周器８からの位相基準クロックＦ１とそのｎ周期毎に位相差Ｋが検出され、位相差分割・記憶回路１６に供給される。この位相差分割・記憶回路１６では、この供給された位相差Ｋを分割し、この分割して得られた位相差（分割位相差）Ｌを保持するとともに、位相基準クロックＦ１のタイミングで順に位相代替処理回路１７に供給する。位相代替処理回路１７は、この分割位相差Ｌをもとに、位相基準クロックＦ１から位相代替パルスＭを生成し、位相基準クロックＦ１とともに、位相比較器５に供給する。位相比較器５は、この位相代替処理回路１７からの位相代替パルスＭと位相基準クロックＦ１とを位相比較し、位相誤差電圧Δθを検出して、ＬＰＦ６を介し、ＶＣＯ７に供給してこのＶＣＯ７の発振周波数を制御する。
【００５２】
位相差分割・記憶回路１６では、記憶した分割位相差Ｌを常時位相代替処理回路１７に供給し、また、位相差検出回路１５から新たな位相差Ｋが供給されると、これまで記憶されていた分割位相差Ｌをこの新たに供給された位相差Ｋから得られる新たな分割位相差Ｌに更新し、この新たな分割位相差Ｌを位相代替処理回路１７に供給する。
【００５３】
また、位相差検出回路１５で検出される位相差Ｋは、分周器１４からの分周パルスＪと分周器８からの位相基準クロックＦ１との間の進み，遅れの位相関係に応じて、その進み，遅れを表わす正負の符号情報と大きさを表わす大きさ情報とからなるものである。位相差分割・記憶回路１６で生成される分割位相差Ｌも、同様にして、符号情報Ｌ１と大きさ情報Ｌ２とからなっている。
【００５４】
位相差分割・記憶回路１６では、位相差検出回路１５からの位相差Ｋについて、その大きさ情報が表わす位相差Δφをｎ個に分割する。そして、いま、４７ｈコードパルスＥが位相基準クロックＦ１に対してΔφだけ位相が進んでいるものとすると、そのときの分割位相差Ｌの符号情報Ｌ１をＬ１（＋）とし、また、そのときの分割位相差Ｌの大きさ情報Ｌ２をＬ２（＋）として、
Δφ／ｎ，Δφ／ｎ，……，Δφ／ｎ，Δφ／ｎ
のように、大きさがΔφ／ｎのｎ個の大きさ情報Ｌ２（＋）を作成して記憶する。４７ｈコードパルスＥが位相基準クロックＦ１よりも位相Δφだけ遅れて符号情報Ｌ１がＬ１（−）であるときも、同様にして、Δφ／ｎのｎ個の大きさ情報Ｌ２（−）を作成して夫々記憶する。
【００５５】
このように作成された符号情報Ｌ１（＋），Ｌ１（−）に対するｎ個ずつの大きさ情報Ｌ２（＋），Ｌ２（−）は、４７ｈコードパルスＥが位相基準クロックＦ１よりも位相Δφだけ進んで符号情報Ｌ１がＬ１（＋）のとき、４７ｈコードパルスＥが４７ｈ検出器４から出力される毎に、Δφ／ｎの大きさ情報Ｌ２（＋）が順に、符号情報Ｌ１（＋）とともに、分割位相差Ｌとして、位相代替処理回路１７に供給され、また、４７ｈコードパルスＥが位相基準クロックＦ１よりも位相Δφだけ遅れて符号情報Ｌ１がＬ１（−）のときも、４７ｈコードパルスＥが４７ｈ検出器４から出力される毎に、Δφ／ｎのｎ個の大きさ情報Ｌ２（−）が順に、符号情報Ｌ１（−）とともに、分割位相差Ｌとして、位相代替処理回路１７に供給される。
【００５６】
図２は図１における位相代替処理回路１７の一具体例を示すブロック構成図であって、１７ａ，１７ｂは遅延手段、１７ｃ，１７ｄは切替スイッチである。
【００５７】
同図において、分周器８（図１）からの位相基準クロックＦ１は、遅延手段１７ａ，１７ｂに供給されるとともに、切替スイッチ１７ｃの＋端子と切替スイッチ１７ｄの−端子とに供給される。また、遅延手段１７ａの出力パルスは切替スイッチ１７ｃの−端子に供給され、遅延手段１７ｂの出力パルスは切替スイッチ１７ｄの＋端子に供給される。切替スイッチ１７ｃ，１７ｄは、位相差分割・記憶回路１６から位相基準クロックＦ１のタイミングで供給される位相差Ｌの符号情報Ｌ１によって切替制御される。
【００５８】
かかる切替スイッチ１７ｃの切替制御により、４７ｈコードパルスＥが位相基準クロックＦ１に対してΔφだけ位相が進んでいる符号情報Ｌ１がＬ１（＋）のときには、切替スイッチ１７ｃが＋端子側に閉じて、分周器８から供給される位相基準クロックＦ１を選択し、位相代替パルスＭとして位相比較器５（図１）に供給する。また、４７ｈコードパルスＥが位相基準クロックＦ１に対してΔφだけ位相が遅れている符号情報Ｌ１がＬ１（−）のときには、切替スイッチ１７ｃが−端子側に閉じて、分周器８から供給されて遅延手段１７ａで遅延された位相基準クロックＦ１を選択し、位相代替パルスＭとして位相比較器５（図１）に供給する。
【００５９】
なお、図２では図示しないが、位相代替処理回路１７では、切替スイッチ１７ｃ，１７ｄの切替タイミングが位相基準クロックＦ１のタイミングと一致しないように、この位相基準クロックＦ１を若干遅延させている。
【００６０】
切替スイッチ１７ｄの切替制御により、４７ｈコードパルスＥが位相基準クロックＦ１に対してΔφだけ位相が進んでいる符号情報Ｌ１がＬ１（＋）のときには、切替スイッチ１７ｄが＋端子側に閉じて、分周器８から供給されて遅延手段１７ｂで遅延された位相基準クロックＦ１を選択し、位相基準クロックＦ１として位相比較器５（図１）に供給する。また、４７ｈコードパルスＥが位相基準クロックＦ１に対してΔφだけ位相が遅れている符号情報Ｌ１がＬ１（−）のときには、切替スイッチ１７ｄが−端子側に閉じて、分周器８から供給される位相基準クロックＦ１を選択し、位相基準クロックＦ１として位相比較器５（図１）に供給する。
【００６１】
ここで、この具体例の場合、位相差分割・記憶回路１６は、位相差検出回路１５からΔφの位相差Ｋが供給されると、Δφ／ｎずつに分割してΔφ／ｎのｎ個の大きさ情報Ｌ２を作成して記憶し、分周器８から位相基準パルスＦ１が供給される毎に、Δφ／ｎの大きさ情報Ｌ２を、符号情報Ｌ１とともに、分割位相差Ｌとして遅延手段１７ａ，１７ｂに供給する。これにより、分周器８から供給される位相基準パルスＦ１は、遅延手段１７ａと遅延手段１７ｂとでΔφ／ｎだけ遅延されて夫々切替スイッチ１７ｃ，１７ｄに供給される。
【００６２】
そこで、切替スイッチ１７ｄの＋端子に供給される遅延手段１７ｂからの位相基準パルスＦ１に対して、分周器８から切替スイッチ１７ｃの＋端子に、位相代替パルスＭとして、供給される位相基準パルスＦ１は位相がΔφ／ｎだけ進んだものとなり、また、分周器８から切替スイッチ１７ｄの−端子に供給される位相基準パルスＦ１に対して、遅延手段１７ａからの切替スイッチ１７ｃの−端子に、位相代替パルスＭとして、供給される位相基準パルスＦ１は位相がΔφ／ｎだけ遅れたものとなる。
【００６３】
このことからして、４７ｈコードパルスＥが位相基準クロックＦ１に対してΔφだけ位相が進んで符号情報Ｌ１がＬ１（＋）のときには、切替スイッチ１７ｃ，１７ｄが＋端子側に閉じるから、切替スイッチ１７ｄから位相比較器５に供給される位相基準パルスＦ１に対して、切替スイッチ１７ｃから位相比較器５に供給される位相代替パルスＭはΔφ／ｎだけ位相が進んだものとなり、これにより、分周器８から次に供給される位相基準パルスは、Δφ／ｎだけ位相が進んだものとなる。
【００６４】
また、４７ｈコードパルスＥが位相基準クロックＦ１に対してΔφだけ位相が遅れて符号情報Ｌ１がＬ１（−）のときには、切替スイッチ１７ｃ，１７ｄが−端子側に閉じるから、切替スイッチ１７ｄから位相比較器５に供給される位相基準パルスＦ１に対して、切替スイッチ１７ｃから位相比較器５に供給される位相代替パルスＭはΔφ／ｎだけ位相が遅れたものとなり、これにより、分周器８から次に供給される位相基準パルスは、Δφ／ｎだけ位相が遅れたものとなる。
【００６５】
このようにして、この具体例において、４７ｈコードパルスＥが位相基準クロックＦ１に対してΔφだけ位相が進んでいるときには、位相比較器５に位相基準パルスＦ１よりも位相がΔφ／ｎだけ進んだ位相代替パルスＭが供給されることになり、４７ｈコードパルスＥが位相基準クロックＦ１に対してΔφだけ位相が遅れているときには、位相比較器５に位相基準パルスＦ１よりも位相がΔφ／ｎだけ遅れた位相代替パルスＭが供給されることになる。これにより、分周器８からの位相基準パルスＦ１が４７ｈコードパルスＥの位相に順次近づいていくことになる。
【００６６】
図３（ａ）は図２における遅延手段１７ａ，１７ｂの一具体例を示すブロック構成図であって、１８1〜１８m（但し、ｍは、ｍ＜ｎの整数）はＤＦＦ（Ｄ型フリップフロップ）、１９はセレクタである。また、図３（ｂ）はこの具体例の動作を示すタイミング図である。
【００６７】
図３（ａ）に示す具体例は、ｍ個のＤＦＦ１８1〜１８mが直列接続され、これらＤＦＦ１８1〜１８mのＱ端子から出力される出力パルスＱ1〜Ｑmのいずれかをセレクタ１９が選択する構成をなしている。
【００６８】
各ＤＦＦ１８1〜１８mには、ＣＫ端子に入力されるクロックＣＫとして、例えば、図１におけるＶＣＯ７から出力される基準クロックＦが供給され、この基準クロックＦの立上りタイミングでＤ端子から入力されるデータＤが取り込まれ、Ｑ端子から出力される出力パルスＱのレベル（“Ｈ”（ハイレベル），“Ｌ”（ローレベル））を取り込まれたデータＤのレベルに設定する。
【００６９】
初段のＤＦＦ１８1の入力データＤは分周器８（図１）からの位相基準クロックＦ１であり、２段目のＤＦＦ１８2に入力されるデータＤは初段のＤＦＦ１８1のＱ端子からの出力パルスＱ1であり、３段目のＤＦＦ１８3に入力されるデータＤは２段目のＤＦＦ１８2のＱ端子からの出力パルスＱ2である。このように、２段目以降のＤＦＦ１８i（但し、ｉ＝２，３，……，ｍ）では、その前段のＤＦＦ１８i-1から出力される出力パルスＱi-1がデータＤとして供給される。
【００７０】
次に、この具体例の動作を図３（ｂ）を用いて説明する。
【００７１】
クロックＣＫとしての基準クロックＦの周期をＴSとすると、位相基準クロックＦ１のパルス幅（期間）ＴWは、この周期ＴSよりも短いが、この周期ＴSにほぼ等しいパルス幅である。これにより、基準クロックＦの１つが位相基準クロックＦ１の期間（レベルが“Ｈ”）ＴW内に存在することになる。即ち、位相基準クロックＦ１の１周期毎に、必ず基準クロックＦの１つが位相基準クロックＦ１の期間ＴW内に存在することになる。
【００７２】
そこで、図３（ｂ）において、初段のＤＦＦ１８1に位相基準クロックＦ１がデータＤとして供給されると、位相基準クロックＦ１の期間ＴW内に供給されるクロックＣＫとしての基準クロックＦ（１）の立上りエッジで位相基準クロックＦ１の期間ＴWのレベル“Ｈ”が取り込まれ、このＤＦＦ１８1のＱ端子はレベル“Ｈ”となる。そして、次に基準クロックＦ（２）が供給されると、位相基準クロックＦ１の期間ＴWを経過しているので、このＤＦＦ１８1のＱ端子はレベル“Ｌ”となる。従って、ＤＦＦ１８1のＱ端子からは、位相基準クロックＦ１の期間ＴW内に供給される基準クロックＦ（１）の立上りエッジに位相同期し、この基準クロックＦの周期ＴSにほぼ等しいパルス幅ＴQの出力パルスＱ1が出力される。
【００７３】
このＤＦＦ１８1のＱ端子からのレベル“Ｈ”の出力パルスＱ1はデータＤとして２段目のＤＦＦ１８2に供給される。このＤＦＦ１８2では、この供給される出力パルスＱ1の立上りエッジ直後に供給される基準クロックＦ（２）の立上りエッジでこのパルスＱ1のレベル“Ｈ”が取り込まれて、このＤＦＦ１８2のＱ端子はレベル“Ｈ”となり、次に基準クロックＦ（３）が供給されると、パルスＱ1の期間ＴQを経過しているので、このＤＦＦ１８2のＱ端子はレベル“Ｌ”となる。これにより、ＤＦＦ１８2のＱ端子からは、ＤＦＦ１８1のＱ端子からのレベル“Ｈ”の出力パルスＱ1の期間ＴQ内に供給される基準クロックＦ（２）の立上りエッジに位相同期し、この基準クロックＦの周期ＴSにほぼ等しいパルス幅ＴQの出力パルスＱ2が出力される。従って、このＤＦＦ１８2のＱ端子からの出力パルスＱ2は、ＤＦＦ１８1のＱ端子からの出力パルスＱ1から基準クロックＦの１周期ＴSだけ位相が遅れたものである。
【００７４】
以下同様にして、ＤＦＦ１８2のＱ端子からの出力パルスＱ2がデータＤとして供給されるＤＦＦ１８3では、そのＱ端子からこのパルスＱ2よりも基準クロックＦの１周期ＴSだけ位相が遅れたパルスＱ3が出力されることになり、位相基準クロックＦ１の１周期中に、各ＤＦＦ１８1，１８2，１８3，……，１８mから、順次、基準クロックＦの１周期ＴS分ずつ順次位相が遅れるｍ個のパルスＱ1，Ｑ2，Ｑ3，……，Ｑmが得られることになる。即ち、ＤＦＦ１８1からの出力パルスＱ1は位相基準クロックＦ１と同相のパルスであり、ＤＦＦ１８2からの出力パルスＱ2は位相基準クロックＦ１よりも基準クロックＦの１周期ＴSだけ位相が遅れたパルスであり、ＤＦＦ１８3からの出力パルスＱ3は位相基準クロックＦ１よりも基準クロックＦの周期ＴSの２倍だけ位相が遅れたパルスであり、……、ＤＦＦ１８mからの出力パルスＱmは位相基準クロックＦ１よりも基準クロックＦの周期ＴSのｍ倍だけ位相が遅れたパルスである。
【００７５】
これらＤＦＦ１８1，１８2，１８3，……，１８mからの出力パルスＱ1，Ｑ2，Ｑ3，……，Ｑmはセレクタ１９に供給され、そのうちの位相差分割・記憶回路１６（図１）からのそのときの大きさ情報Ｌ２に該当するパルスＱj（但し、ｊ＝１，２，３，……，ｍ）が選択される。ここで、この該当するパルスＱjとは、位相基準クロックＦ１よりもこの大きさ情報Ｌ２のΔφ／ｎの位相だけ位相遅れしたパルスである。
【００７６】
セレクタ１９で選択されたパルスは、図２での切替スイッチ１７ｃの−端子（遅延手段１７ａの場合）、あるいは切替スイッチ１７ｄの＋端子（遅延手段１７ｂの場合）に供給される。
【００７７】
このようにして、図２における遅延手段１７ａ，１７ｂからは、位相基準クロックＦ１よりも、このとき設定される大きさ情報Ｌ２の分割位相差Δφ／ｎだけ位相が遅れたパルスが得られることになる。
【００７８】
図４（ａ）は図２における遅延手段１７ａ，１７ｂの他の具体例を示すブロック構成図であって、２０はレジスタ、２１は一致検出器、２２は乗算器、２３はカウンタ、２４はアンドゲートである。また、図４（ｂ）はこの具体例の動作を示すタイミング図である。
【００７９】
図４（ａ）に示す具体例は、レジスタ２０と一致検出器２１と乗算器２２とカウンタ２３とアンドゲート２４とから構成されるものである。
【００８０】
レジスタ２０には、位相差分割・記憶回路１６（図１）から分割位相差Ｌの大きさ情報Ｌ２が供給される毎に、この大きさ情報Ｌ２が蓄積される。この蓄積された大きさ情報Ｌ２は、一致検出器２１に供給される。
【００８１】
一方、レベル“Ｈ”の位相基準クロックＦ１は、クリアパルスＣＬとしてカウンタ２３に供給されるとともに、レベル反転されてアンドゲート２４にも供給される。このアンドゲート２４には、基準クロックＦも供給されており、図４（ｂ）に示すように、レベル反転された位相基準クロックＦ１の期間ＴWを除いて、カウンタ２３にクロックＣＫとして供給される。
【００８２】
なお、この具体例においても、図３に示す具体例と同様に、クロックＣＫとしての基準クロックＦの周期をＴSとすると、位相基準クロックＦ１のパルス幅（期間）ＴWは、この周期ＴSよりも短いが、この周期ＴSにほぼ等しいパルス幅である。これにより、基準クロックＦの１つが位相基準クロックＦ１の期間（レベルが“Ｈ”）ＴW内に存在することになる。即ち、位相基準クロックＦ１の１周期毎に、必ず基準クロックＦの１つが位相基準クロックＦ１の期間ＴW内に存在することになる。
【００８３】
カウンタ２３は、レベル“Ｈ”の位相基準クロックＦ１の立上りエッジ（前エッジ）のタイミングでクリアされ、次いでアンドゲート２４を介して基準クロックＦが供給されると、この基準クロックＦが供給される毎に値１から１ずつカウントアップしていく。従って、このカウンタ２３のカウント値Ｎは、位相基準クロックＦ１が供給される毎に値０にクリアされるものであって、位相基準クロックＦ１が供給された後の基準クロックＦの入力個数を表わすものである。
【００８４】
カウンタ２３のカウント値Ｎは、乗算器２２に供給され、カウント値Ｎが時間長ＴＤに変換される。ここで、位相基準クロックＦ１の周期をＴF1とすると、この位相基準クロックＦ１は基準クロックＦを１６３２分周したものであるから、基準クロックＦの周期ＴS（位相基準クロックＦ１に対する基準クロックＦの１個分の位相差）は、
ＴS＝ＴF1／１６３２
となる。従って、カウンタ２３が位相基準クロックＦ１によってクリアされてからカウント値ＮがＮとなるまでに要する時間ＴDは、
ＴD＝Ｎ・ＴF1／１６３２
となり、図４（ｂ）に示すように、カウンタ２３のカウントとともに増加する。この時間ＴDは一致検出器２１に供給される。一致検出器２１は、この時間ＴＤとレジスタ２０からの大きさ情報Ｌ２とを比較し、両者が一致したとき、あるいは予め規定された誤差値の範囲内で一致するとき、図４（ｂ）に示すように、一致パルスＰを出力する。この一致パルスＰは位相基準クロックＦ１から分割位相差Ｌの大きさ情報Ｌ２の位相遅れのパルスであり、図２での遅延手段１７ａの出力として、切替スイッチ１７ｃの−端子に供給され、あるいは図２での遅延手段１７ｂの出力として、切替スイッチ１７ｄの＋端子に供給される。
【００８５】
このようにして、一致検出器２１からは、位相基準クロックＦ１から分割位相差Ｌの大きさ情報Ｌ２の位相遅れのパルスが得られることになる。
【００８６】
図５は図１におけるＰＬＬ回路の動作を示すタイミング図であって、図１に対応する信号には同一符号をつけて重複する説明を省略する。
【００８７】
図５（ａ）は４７ｈコードパルスＥが位相基準クロックＦ１と位相基準クロックＦ１とが位相同期した状態（正常位相の状態）を示すものであって、４７ｈコード検出器４からの４７ｈコードＥが位相基準クロックＦ１と位相が同期している場合には、位相差検出回路１５から出力される位相差信号Ｋは、その大きさ情報がΔφ＝０であり、符号情報は正または負である（なお、大きさ情報がΔφ＝０であるときには、符号情報は正または負のいずれかに決めておくが、以下では、符号情報は正とする）。従って、位相差分割・記憶回路１６で記憶され、また、位相代替処理回路１７に供給される分割位相差Ｌは、符号情報Ｌ１がＬ１（＋）で大きさ情報Ｌ２が０である。
【００８８】
そこで、位相代替処理回路１７では、図２において、Δφ／ｎ＝０の大きさ情報Ｌ２（＋）が遅延手段１７ａ，１７ｂに夫々供給され、夫々に遅延量０が設定される。そこで、分周器８からこれら遅延手段１７ａ，１７ｂに供給される位相基準パルスＦ１は遅延されないで出力される。遅延手段１７ａの出力パルスは切替スイッチ１７ｃの−端子に供給され、遅延手段１７ｂの出力パルスは切替スイッチ１７ｄの＋端子に供給される。また、分周器８からの位相基準パルスＦ１は、切替スイッチ１７ｃの＋端子と切替スイッチ１７ｄの−端子とに供給される。このとき、Ｌ１（＋）の符号情報Ｌ１が切替スイッチ１７ｃ，１７ｄに供給されるから、切替スイッチ１７ｃ，１７ｄは＋端子側に閉じている。このため、切替スイッチ１７ｃでは、分周器８からの位相基準パルスＦ１が位相代替パルスＭとして選択され、また、切替スイッチ１７ｄでは、遅延手段１７ｂの出力パルスが位相基準パルスＦ１として選択され、夫々位相比較器５（図１）に供給される。このとき、遅延手段１７ｂの遅延量は０に設定され、これに供給される位相基準クロックＦ１は遅延されないで出力されるから、切替スイッチ１７ｃから位相比較器５に供給される位相代替パルスＭと切替スイッチ１７ｃから位相比較器５に供給される位相基準クロックＦ１とは同相である。
【００８９】
このようにして、正常位相の状態では、図５（ａ）に示すように、位相代替パルスＭは４７ｈコードパルスＥと位相が同期したものであり、位相比較器５からＬＰＦ６に供給される位相誤差信号Δθは０となる。
【００９０】
図５（ｂ）は４７ｈコードパルスＥが位相基準クロックＦ１よりも位相がΔφだけ進んでいる状態（位相が進んだ状態）を示すものであって、位相差検出回路１５から出力される位相差信号Ｋは、その大きさ情報がΔφであり、符号情報は正である。従って、位相差分割・記憶回路１６で記憶され、また、位相代替処理回路１７に供給される分割位相差Ｌは、符号情報Ｌ１がＬ１（＋）であって、大きさ情報Ｌ２（＋）はΔφ／ｎである。
【００９１】
図２に示す位相代替処理回路１７では、符号情報Ｌ１がＬ１（＋）であるとき、Δφ／ｎの大きさ情報Ｌ２（＋）が供給される遅延手段１７ｂでΔφ／ｎだけ位相が遅延された位相基準クロックＦ１が切替スイッチ１７ｄで、位相基準クロックＦ１として、選択されて位相比較器５（図１）に供給される。また、これとともに、分周器８からの位相基準クロックＦ１が切替スイッチ１７ｃで選択され、位相代替パルスＭとして、位相比較器５（図１）に供給される。
【００９２】
これにより、位相比較器５で位相基準クロックＦ１と位相比較する位相代替パルスＭは、常に位相基準クロックＦ１よりもΔφ／ｎだけ位相が進んだパルスとなる。
【００９３】
なお、図５（ｂ）では、最初の位相代替パルスＭについて示しているが、これ以降の（ｎ−１）個の位相代替パルスＭについても、位相比較器５で位相比較する位相基準クロックＦ１との位相差はΔφ／ｎである。
【００９４】
このようにして、４７ｈコードパルスＥの位相が進んだ状態では、位相代替パルスＭは位相基準クロックＦ１よりもΔφ／ｎだけ位相が進んだものであり、位相差Δφに対して充分位相差が減縮された位相代替パルスＭが位相比較器５に供給されることになる。位相比較器５からＬＰＦ６に供給される位相誤差信号Δθは、この位相差に応じたものとなり、４７ｈコードパルスＥを直接位相比較器５に供給する場合（図６）に比べ、ＶＣＯ７から出力される基準クロックＦの周波数変動はわずかなものとなる。従って、この基準クロックＦの４７ｈコードパルスＥでの大きくて急激なジッタによる影響が大幅に低減されることになる。
【００９５】
図５（ｃ）は４７ｈコードパルスＥが位相基準クロックＦ１よりも位相がΔφだけ遅れている状態（位相が遅れた状態）を示すものであって、位相差検出回路１５から出力される位相差信号Ｋは、その大きさ情報がΔφであり、符号情報は負である。従って、位相差分割・記憶回路１６で記憶され、また、位相代替処理回路１７に供給される分割位相差Ｌは、符号情報Ｌ１がＬ１（−）であって、大きさ情報Ｌ２（−）はΔφ／ｎである。
【００９６】
図２に示す位相代替処理回路１７では、符号情報Ｌ１がＬ１（−）であるとき、Δφ／ｎの大きさ情報Ｌ２（−）が供給される遅延手段１７ａでΔφ／ｎだけ位相が遅延された位相基準クロックＦ１が、位相代替パルスＭとして、切替スイッチ１７ｃで選択されて位相比較器５（図１）に供給される。また、これとともに、分周器８からの位相基準クロックＦ１が切替スイッチ１７ｄで選択され、位相比較器５（図１）に供給される。
【００９７】
これにより、位相比較器５で位相基準クロックＦ１と位相比較する位相代替パルスＭは、常に位相基準クロックＦ１よりもΔφ／ｎだけ位相が遅れたパルスとなる。
【００９８】
なお、図５（ｃ）では、最初の位相代替パルスＭについて示しているが、これ以降の（ｎ−１）個の位相代替パルスＭについても、位相比較器５で位相比較する位相基準クロックＦ１との位相差はΔφ／ｎである。
【００９９】
このようにして、４７ｈコードパルスＥが位相基準クロックＦ１よりも位相が遅れた状態では、位相代替パルスＭは、位相基準クロックＦ１がΔφ／ｎだけ位相遅延され、従って、位相基準クロックＦ１よりもΔφ／ｎだけ位相が遅れたものであり、位相差Δφに対して充分位相差が減縮された位相代替パルスＭが位相比較器５に供給されることになる。位相比較器５からＬＰＦ６に供給される位相誤差信号Δθは、この位相差に応じたものとなり、４７ｈコードパルスＥを直接位相比較器５に供給する場合（図６）に比べ、ＶＣＯ７から出力される基準クロックＦの周波数変動はわずかなものとなる。従って、この基準クロックＦの４７ｈコードパルスＥでの大きく急変するジッタによる影響が大幅に低減されることになる。
【０１００】
また、以上の実施形態では、図１において、位相差検出器１５で検出された位相差Ｋの大きさ情報を表わす位相差Δφを、位相差分割・記憶回路１６において、ｎ個に等分割して、分割位相差ＬのΔφ／ｎの大きさ情報Ｌ２をｎ個作成し、これらを、次の位相差Ｋが供給されるまでの期間、順次位相代替処理回路１７に供給し、位相基準クロックＦ１毎にこれにΔφ／ｎだけ進んだ、あるいはΔφ／ｎだけ遅れた、即ち、同じ位相だけ進んだ、あるいは遅れた位相代替パルスＭを生成するようにしたが、これに限るものではなく、次の位相差Ｋが供給されるまでの期間での全位相差が位相差検出器１５で検出された位相差Ｋの大きさ情報を表わす位相差Δφとなれば、次の位相差Ｋが供給されるまでの期間内での分割位相差Ｌの順次の大きさ情報Ｌ２を異ならせるようにしてもよい。
【０１０１】
例えば、次の位相差Ｋが供給されるまでの期間で、最初に分割位相差Ｌの大きさ情報Ｌ２を大きくして、位相代替パルスＭの位相基準クロックＦ１に対する位相差を大きくし、時間の経過とともに、分割位相差Ｌの大きさ情報Ｌ２を小さくしていって位相代替パルスＭの位相基準クロックＦ１に対する位相差を順次小さくしたり、次の位相差Ｋが供給されるまでの期間内で、その前半の期間、位相代替パルスＭの位相基準クロックＦ１に対する位相差を大きい一定の値とし、その後半の期間、位相代替パルスＭの位相基準クロックＦ１に対する位相差を小さい一定の値となるようにしたりするなど、位相差分割・記憶回路１６で分割位相差Ｌの順次の大きさ情報Ｌ２が異なるようにすることもできる。
【０１０２】
以上のようにして、ジッタなどにより、４７ｈコードパルスＥの位相が大きく急変しても、これによって影響されない分周基準クロックＦ２を生成することができるし、また、ジッタなどによって４７ｈコードパルスＥの位相が大きく急変しても、４７ｈコードパルスＥのｎ周期にわたって分周基準クロックＦ２がこれに追従するように動作が行なわれるので、メモリ３で書込アドレスが読出アドレスに追いついたり、読出アドレスを追い越したりする事態を防止することができる。
【０１０３】
また、メモリ３から読み出された３２ＭデータＧからフレーム検出器１０で生成されるフレームの先頭を示すＦsync（フレーム同期）信号Ｉは、分周器８からの分周基準クロックＦ２を２分周器１２でさらに２分周して得られる８分周クロックを用いて生成されるものであるから、このＦsync信号Ｉも正常に再生できることになる。
【図面の簡単な説明】
【０１０４】
【図１】本発明による信号再生装置の一実施形態を示すブロック構成図である。
【図２】図１における位相代替処理回路の他の具体例を示すブロック構成図である。
【図３】図２における遅延手段の一具体例を示すブロック図である。
【図４】図２における遅延手段の他の具体例を示すブロック図である。
【図５】図１におけるＰＬＬ回路の動作を示すタイミング図である。
【図６】本発明による信号再生装置の基本構成を示すブロック構成図である。
【図７】シリアルＴＳ信号のＴＳパケットのフォーマットを示す図である。
【図８】図６におけるＳ／Ｐ変換器の動作を示すタイミング図である。
【図９】図６における各部の信号を示すタイミング図である。
【図１０】従来のＰＬＬ回路の動作を示すタイミング図である。
【図１１】ＦＰＵ装置を用いた従来のＴＳＬの無線伝送システムの一例を示すブロック構成図である。
【図１２】ＦＰＵ装置を用いた従来のＴＳＬの無線伝送システムの他の例を示すブロック構成図である。
【符号の説明】
【０１０５】
１ Ｓ／Ｐ変換器
３ メモリ
４ ４７ｈコード検出器
５ 位相比較器
６ ＬＰＦ
７ ＶＣＯ
８ 分周器
９ ＡＳＩ変調器
１０ フレーム検出器
１１，１２ ２分周器
１３ ２７０ＭＨｚ発振器
１４ 分周器
１５ 位相差検出回路
１６ 位相差分割・記憶回路
１７ 位相代替処理回路
１７ａ，１７ｂ 遅延手段
１７ｃ，１７ｄ 切替スイッチ
１８1〜１８m ＤＦＦ
１９ セレクタ
２０ レジスタ
２１ 一致検出器
２２ 乗算器
２３ カウンタ
２４ アンドゲート
【技術分野】
【０００１】
本発明は、ＭＰＥＧ(Motion Picture Experts Group)規格などの圧縮符号化方式に基づいて形成された映像信号や音声信号などの放送データのパケット化されたＴＳ(Transport Stream）の信号（ＴＳ信号)を、地上デジタル放送信号として、受信する信号再生装置に係り、特に、受信した地上デジタル放送信号からクロックを再生する信号再生装置に関する。
【背景技術】
【０００２】
映像信号や音声信号からなる放送番組信号を無線伝送する場合、従来、アナログＦＭ(Frequency Modulation：周波数変調）方式による方法で伝送していたが、近年、QAM(Quadrature Amplitude Modulation：直交振幅変調）方式やOFDM(Orthogonal Frequency Division Multiplex：直交周波数分割多重）方式などのデジタル変調方式による無線デジタル伝送方式が用いられるようになってきている。
【０００３】
このようなデジタル伝送方式を用いて放送番組信号を一般家庭に伝送（放送）する場合、かかるデジタル放送番組信号（デジタルデータ）をスタジオから、例えば、東京タワーなどに設けられた無線中継装置に送るためのＳＴＬ(Studio to Transmitter Link）や無線中継装置間でデジタル放送番組信号を伝送するＴＴＬ(Transmitter to Transmitter Link）が用いられており、これらＳＴＬやＴＴＬの日本国内の地上デジタル放送用としては、映像信号や音声信号などの放送データを、ＭＰＥＧ規格などによる圧縮符号化方式に基づいて形成された約３２Mbpsの伝送ビットレートのパケット化されたＴＳ信号を上記のデジタル変調方式で変調して伝送するＩＳＤＢ−Ｔ(Integrated Service Digital Broadcasting-Terrestrial）方式が用いられるが、さらに、ＡＲＩＢ(Association of Radio Industries and Businesses）の規格に従って、これと8MHzのクロックとを伝送する２線式が採られている。これに対し、日本や米国を除くほとんどの地域では、ＤＶＢ(Digital Video Broadcasting）規格に従って上記のようにパケット化されたＴＳ信号のみを伝送する１線式が採られている。
【０００４】
なお、ＩＳＤＢ−Ｔ方式は、地上デジタル放送において、１つのチャンネルを１３セグメント（１セグメントは429KHzの周波数帯域）に区分し、伝送するデータに応じて１〜複数セグメントが使用できるようにした方式である。例えば、携帯機器に対しては１セグメントを使用し、通常画質のテレビジョンに対しては４セグメント、ハイビジョンに対しては１２セグメント夫々使用される。
【０００５】
一方、中継現場で取得した放送用素材をスタジオに伝送する場合、この中継現場から基地局（無線中継装置）を経てスタジオに伝送されるが、この無線中継装置，スタジオ間では、ＴＳＬ(Transmitter to Studio Link）の無線伝送回線が用いられ、上記の無線伝送方式が用いられる。これに対し、中継現場から無線中継装置への無線伝送システムとしては、中継カメラ側に設けられた送信用のＦＰＵ(Field Pickup Unit）装置と無線中継装置側に設けられた受信用のＦＰＵ装置とからなる無線伝送システム（信号再生装置）が用いられる。
【０００６】
図１１はＦＰＵ装置を用いた従来のＴＳＬの無線伝送システムの一例を示すブロック構成図であって、１００は送信側のＦＰＵ（ＦＰＵ−ＴＸ）装置、１０１はインタフェース、１０２は変調部、１０３はコンバータ、１０４は送信アンテナ、１０５は受信アンテナ、１０６は受信側のＦＰＵ（ＦＰＵ−ＲＸ）装置、１０７はコンバータ、１０８は復調部、１０９はインタフェースである。
【０００７】
同図において、この従来例は、ＡＲＩＢの規格によるものであって、図示しない中継用カメラ装置からの映像信号や音声信号からなる送信データDATA-tと送信クロックCK-tとがＦＰＵ−ＴＸ装置１００に供給される。かかるＦＰＵ−ＴＸ装置１００では、伝送ビットレートが60Mbpsや44Mbpsの送信データDATA-tを処理するものとする。また、この場合の送信クロックCK-tは44MHzである。
【０００８】
ＦＰＵ−ＴＸ装置１００において、かかる44Mbpsの送信データDATA-tと44MHzの送信クロックCK-tとはインタフェース１０１から入力される。入力された送信データDATA-tは、変調部１０２により、送信クロックCK-tを基に、エネルギー拡散変調，リードソロモン符号化，インターリーブ，畳込み符号化，64QAM変調などの処理がなされ、コンバータ１０３でマイクロ波帯の信号に変換されて送信用アンテナ１０４から送信される。
【０００９】
一方、受信（即ち、基地局（無線中継装置））側のＦＰＵ−ＲＸ装置１０６では、ＦＰＵ−ＴＸ装置１００から送信されたマイクロ波信号を受信アンテナ１０５で受信し、コンバータ１０７でもとの周波数帯の信号に変換した後、復調部１０８により、64QAM復調，ビタビ復号，デインターリーブ，リードソロモン復号，エネルギー逆拡散変調などの処理がなされてもとの44Mbpsのデータ（受信データ）DATA-rとし、インタフェース１０９から出力する。また、このインタフェース１０９では、復調されたデータDATA-rから44MHzのクロックCK-rを抽出し、受信データDATA-rとともに出力する。この受信データDATA-rとクロックCK-rとが、ＴＳＬにより、図示しないスタジオ（放送局）に伝送される。
【００１０】
図１２はＦＰＵ装置を用いた従来のＴＳＬの無線伝送システムの他の例を示すブロック構成図であって、２００は送信側のＦＰＵ（ＦＰＵ−ＴＸ）装置、２０１はシリアル・パラレル変換／レートコンバータ、２０２は変調部、２０３はコンバータ、２０４は送信アンテナ、２０５は受信アンテナ、２０６は受信側のＦＰＵ（ＦＰＵ−ＲＸ）装置、２０７はコンバータ、２０８は復調部、２０９はパラレル・シリアル変換／レートコンバータである。
【００１１】
同図において、この従来例は、ＤＶＢの規格によるものであって、図示しない中継用カメラ装置からの映像信号や音声信号からなる伝送ビットレートが44Mbpsのシリアルな送信データDVB-tがＦＰＵ−ＴＸ装置２００に供給される。ＦＰＵ−ＴＸ装置２００では、この送信データDVB-tがシリアル・パラレル変換／レートコンバータ２０１でシリアル・パラレル変換されるとともに、付加的なパケット（NULLパケット）の挿入，削除によって所定の伝送ビットレートに変換され、さらに、変調部２０２で、例えば、OFDM変調され、コンバータ２０３でマイクロ波信号に変換されて送信用アンテナ２０４から送信される。
【００１２】
一方、受信（即ち、基地局（無線中継装置））側のＦＰＵ−ＲＸ装置２０６では、ＦＰＵ−ＴＸ装置２００から送信されたマイクロ波信号が受信アンテナ２０５で受信され、コンバータ２０７でもとの周波数帯の信号に変換した後、復調部２０８でOFDM復調され、パラレル・シリアル変換／レートコンバータ２０９でもとの44Mbpsの伝送ビットレートのシリアルなデータ（受信データ）DVB-rに変換されて出力される。
【００１３】
ところで、以上のような放送伝送システムにおいて、上記のＳＴＬやＴＴＬが不具合な状態になると、一般家庭などへの地上デジタル放送ができなくなる。このような事態を回避する方法として、かかるＳＴＬやＴＴＬの代替システムとして上記のＦＰＵ装置で構成された信号再生装置を使用可能とした技術が提案されている（例えば、特許文献１参照）。
【００１４】
この特許文献１に記載の技術は、送信側のＦＰＵ装置に送信用のＭＰＥＧ規格で圧縮されて放送番組信号の32.5Mbps（より正確には、32.5079Mbps）のＴＳ信号を44.5MbpsのＴＳ信号に変換するレート変換部を設け、かつ中継現場から無線中継装置への伝送に用いる場合には、かかる伝送レートの変換が行われないように構成したものであり、受信側のＦＰＵ装置でも、これに対応する構成としたものである。
【００１５】
ところで、特許文献１に記載の技術のように、送信側での処理と受信側での処理とを同期させることが必要であり、このためには、通常、送信側から受信側にクロックが送られ、受信側では、このクロックを基に、受信した信号の処理が行われる。また、送信側でも、伝送レートの変換を行なう場合には、入力された32.5Mbpsの送信用の放送番組信号のＴＳ信号を44.7MbpsのＴＳ信号にレート変換する場合、この入力されたＴＳ信号に同期したクロックを周波数変換する必要がある。
【００１６】
一方、ＭＰＥＧ規格のＴＳ信号を伝送する方式の１つの規格として、ＤＶＢ−ＡＳＩ(Digital Video Broadcasting-Asynchronous Serial Interface)規格が知られている。これは、270Mbpsの非同期なクロックに上記のＭＰＥＧ規格の32.5MbpsのＴＳ信号を乗せて伝送するものである。かかるＤＶＢ−ＡＳＩ規格でＴＳ信号（以下、これをＤＶＢ−ＡＳＩ信号という）をスタジオから送信所（無線中継装置）に送信するＳＴＬの場合、このＴＳ信号とともに、このＴＳ信号のクロック周波数（＝32.5079MHz）の1/4の8.127MHzのクロックと、ＴＳ信号の各フレームの開始タイミングを示すフレーム同期信号Ｆsyncとが送信される。
【特許文献１】特開２００６ー３３２３６
【発明の開示】
【発明が解決しようとする課題】
【００１７】
ところで、ＳＴＬでスタジオから送信所にＤＶＢ−ＡＳＩ信号を送る場合、図１１，図１２でも説明したように、このＤＶＢ−ＡＳＩ信号はマイクロ波帯の電波信号で送られる。このため、送信所では、スタジオからの直進する電波が受信されることになる。但し、地球の丸みにより、直進する電波を受信できる限界は100km程度である。本土から100kmを越える距離離れた離島との間にＳＴＬを構成する場合、マイクロ波帯でＤＶＢ−ＡＳＩ信号を伝送することができない。これを可能とするために、海底光ファイバを利用してＤＶＢ−ＡＳＩ信号を光伝送することが考えられる。
【００１８】
しかしながら、光ファイバ装置は、通常、ＴＳ信号のみを伝送するタイプのものが多く、クロックやＴＳ信号のフレーム開始を示すフレーム信号Ｆsyncの伝送には対応していない。そこで、送信所側では、受信したＴＳ信号からクロックを再生し、これを利用してフレーム信号Ｆsyncを生成することが考えられる。
【００１９】
ところが、ＤＶＢ−ＡＳＩ信号は非同期であることから、受信側の送信所でこのＤＶＢ−ＡＳＩ信号を処理する際にサンプリング誤差などが蓄積し、稀ではあるが、その発生周期が一時的に変動することがあり、かかるＤＶＢ−ＡＳＩ信号からＰＬＬ（Phase Locked Loop：位相ロックループ）回路を用いてクロックを再生すると、そのＶＣＯ(Voltage Controled Oscilator：電圧制御型発振器)への制御電圧が一時的に大きく揺れ、再生クロックに大きなジッタ（位相変動）が発生して、後段の処理装置に大きな影響を及ぼすことになる。
【００２０】
本発明の目的は、かかる問題を解消し、受信したＤＶＢ−ＡＳＩ信号からジッタなどによる位相変動を抑制したクロックを再生でき、このＤＶＢ−ＡＳＩ信号の周期の変動を除去することができるようにした信号再生装置を提供することにある。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明は、４７ｈ(１６進数)コードで始まるＴＳパケットからなるＴＳ信号から、ＰＬＬ回路を用いて、ＴＳ信号の正規のクロックを再生する信号再生装置であって、ＴＳ信号のＴＳパケット毎に４７ｈコードを検出し、４７ｈコードのタイミングで４７ｈコードパルスを出力する４７ｈコード検出器と、４７ｈコードパルスをｎ分周（ｎは２以上の整数）する分周器と、ＰＬＬ回路の分周器からの位相基準クロックと分周器からの分周出力パルスとの位相差Δφを検出する位相差検出回路と、位相差検出回路で検出された位相差Δφをｎ個の位相差に分割し、４７ｈコードパルスが位相基準クロックよりも位相が進んでいるときと４７ｈコードパルスが位相基準クロックよりも位相が遅れているときとでの合計した大きさがΔφであるｎ個の分割位相差を生成し、記憶保持する位相差分割・記憶回路と、位相差分割・記憶回路で生成された分割位相差をもとに、４７ｈコードパルスが位相基準クロックよりも位相が進んでいるときには、位相差基準クロック毎に、位相基準クロックよりも分割位相差だけ位相が進んだ位相代替パルスを生成し、４７ｈコードパルスが位相基準クロックよりも位相が遅れているときには、位相差基準クロック毎に、位相基準クロックよりも分割位相差だけ位相が遅れた位相代替パルスを生成する位相代替処理回路とを設け、位相代替処理回路で生成された位相代替パルスと位相基準クロックとをＰＬＬ回路を構成する位相比較器に供給することを特徴とする信号再生装置。
【００２２】
また、本発明は、４７ｈ(１６進数)コードで始まるＴＳパケットからなるＴＳ信号から、ＰＬＬ回路を用いて、ＴＳ信号の正規のクロックを再生する信号再生装置であって、ＴＳ信号のＴＳパケット毎に４７ｈコードを検出し、４７ｈコードのタイミングで４７ｈコードパルスを出力する４７ｈコード検出器と、４７ｈコードパルスをｎ分周（ｎは２以上の整数）する分周器と、ＰＬＬ回路の分周器からの位相基準クロックと分周器からの分周出力パルスとの位相差Δφを検出する位相差検出回路と、位相差検出回路で検出された位相差Δφをｎ分割し、４７ｈコードパルスが位相基準クロックよりも位相が進んでいるときと４７ｈコードパルスが位相基準クロックよりも位相が遅れているときとでのΔφ／ｎの大きさのｎ個の分割位相差を生成し、記憶保持する位相差分割・記憶回路と、位相差分割・記憶回路で生成された分割位相差をもとに、４７ｈコードパルスが位相基準クロックよりも位相が進んでいるときには、位相基準クロックよりもΔφ／ｎだけ位相が進んだ位相代替パルスを生成し、４７ｈコードパルスが位相基準クロックよりも位相が遅れているときには、位相基準クロックよりもΔφ／ｎだけ位相が遅れた位相代替パルスを生成する位相代替処理回路とを設け、位相代替処理回路で生成された位相代替パルスと位相基準クロックとをＰＬＬ回路を構成する位相比較器に供給するものである。
【発明の効果】
【００２３】
本発明によると、ＴＳ信号のみの伝送であっても、ジッタなどのＴＳ信号の位相変動による影響が低減された安定したクロックやフレーム信号を再生することができ、しかも、かかるクロックはＴＳ信号の位相変動に追従することになって、ＴＳ信号の書込，読み出しが行なわれるメモリでの読み出しをこのクロックをもとに行なう場合、このメモリでの書込アドレスが読出アドレスを追い越したり、読出アドレスが書込アドレスを追い越したりすることを防止することができて、正常なデータを出力することを可能にする。
【発明を実施するための最良の形態】
【００２４】
まず、図６により、本発明による信号再生装置の基本構成について説明する。
なお、図６において、１はＳ／Ｐ（シリアル／パラレル）変換器、２はＦＰＧＡ（Field Programmable Gate Array）、３はメモリ、４は４７ｈコード検出器、５は位相比較器、６はＬＰＦ（ローパスフィルタ）、７はＶＣＯ（電圧制御型発振器）、８は分周器、９はＡＳＩ変調器、１０はフレーム検出器、１１，１２は２分周器、１３は２７０ＭＨｚ発振器である。
【００２５】
同図において、例えば、図１２に示す受信側のＦＰＵ装置２０６から出力されるシリアルのＤＶＢ−ＡＳＩ信号ＡはＳ／Ｐ変換器１に供給され、パラレルのＤＶＢ−ＡＳＩ信号に変換されてメモリ３に供給される。なお、この場合、図１２においては、ＦＰＵ−ＴＸ２００，ＦＰＵ−ＲＸ装置２０６間の送信は、例えば、光ファイバを介して行なわれるものであるが、これに限るものではない。
【００２６】
ここで、シリアルＤＶＢ−ＡＳＩ信号ＡのＴＳ信号は、クロック周波数が32.5079MHz（クロック周期＝1/32.5079μsec）で、図７に示すように、204バイト（＝1632ビット）のＴＳパケットの配列からなるものである。このＴＳパケットは、8バイトのヘッダと196バイトのデータ及びパリティとから構成されており、ヘッダは、先頭に１バイトの16進数「４７」を表わす４７ｈコードが付加され、これに次いで、データの有効，無効（ＮＵＬＬパケット）を識別するための３バイトのＰＩＤ（Packet IDentifier：パケットＩＤ）などから構成されている。
【００２７】
シリアルのＤＶＢ−ＡＳＩ信号Ａは、図８（ａ）に示す上記の32.5079MHzのクロック周波数のシリアルのＴＳ信号で図８（ｂ）に示す270MHzのクロックが変調されたものである。
【００２８】
Ｓ／Ｐ変換器１（図６）は、クロック周波数が270MHzのシリアルＤＶＢ−ＡＳＩ信号Ａを、図８（ｃ）に示すように、その１０ビット（クロック）毎に８ビット（32.5079MHzのクロック周波数のＴＳパケットの１ビットに相当する期間での270MHzのクロックのビット数）のパラレル信号に変換する。従って、得られたパラレルＤＶＢ−ＡＳＩ信号のクロック周波数は、図８（ｄ）に示すように、２７MHzとなる。
【００２９】
図９は図６における各部の信号を示すタイミング図であって、以下、図９を用いて図６での各部の動作を説明する。
【００３０】
Ｓ／Ｐ変換器１は、入力されるクロック周波数が270MHzのシリアルＤＶＢ−ＡＳＩ信号Ａ（図９（ａ））を、図８で説明したようにＴＳパケット毎にパラレル化した、クロック周波数が27MHzのパラレルＤＶＢ−ＡＳＩ信号Ｂ（図９（ｂ））に変換し、出力するとともに、この27MHzの周波数のクロック（２７ＭクロックＣ：図９（ｃ））も出力する。シリアルのＴＳパケットは、図７に示すように、1632ビットからなり、その期間はほぼ50μsec（＝1632ビット／32.5079Mbps）であり、これが8ビットパラレルのデータが204個（＝1632ビット／8）からなるパラレルデータとなるが、このパラレルのＴＳパケットの期間はほぼ7.5μsec（＝204個／27MHz）である。従って、ほぼ50μsecのシリアルＴＳパケットが7.5μsecのパラレルＴＳパケットに変換されることになる。
【００３１】
そこで、１つのシリアルＴＳパケットがパラレルＴＳパケットに変換されると、次のシリアルＴＳパケットが始まるまでシリアル／パラレル変換処理が休止され、次のシリアルＴＳパケットが始まると、このシリアルＴＳパケットのシリアル／パラレル変換処理が行なわれる。得られたパラレルＤＶＢ−ＡＳＩ信号Ｂ（図９（ｂ））では、ほぼ50μsec毎に7.5μsecのパラレルＴＳパケットからなる間欠的な信号となる。
【００３２】
このようにして、Ｓ／Ｐ変換器１では、シリアルのＤＶＢ−ＡＳＩ信号Ａのシリアル／パラレル変換処理が行なわれるが、得られたパラレルＤＶＢ−ＡＳＩ信号Ｂでの間欠的なパラレルＴＳパケットの期間（上記の7.5μsecの期間：有効期間）を表わす7.5μsecのＥＮ（ENable：イネーブル）信号Ｄ（図９（ｄ））も作成されて出力される。
【００３３】
クロック周波数が27MHzのパラレルＤＶＢ−ＡＳＩ信号Ｂ（図９（ｂ））と、シリアルＤＶＢ−ＡＳＩ信号Ａのクロック周波数270MHzを10分周した27MHzのクロック（２７Ｍクロック）Ｃ（図９（ｃ））と、ＥＮ信号Ｄ（図９（ｄ））とは、ＦＰＧＡ２に形成されているメモリ３に供給される。
【００３４】
ここで、ＦＰＧＡ２には、メモリ３とともに、分周器８と、フレーム検出器１０と、２分周器１１，１２とが形成されているが、これらはＦＰＧＡ２によって構成されたものに限定されるものではなく、ＤＳＰ（Digital Signal Processor）でこれらの機能を持たせるようにしてもよいし、これらとして専用ＩＣで構成したものを用いるようにしてもよく、特に限定されるものではない。
【００３５】
位相比較器５とＬＰＦ６とＶＣＯ７と分周器８は、パラレルＤＶＢ−ＡＳＩ信号Ｂの４７ｈコードから分周基準クロックＦ２を生成するためのＰＬＬ回路を構成しており、これに４７ｈコード検出器４が設けられている。
【００３６】
Ｓ／Ｐ変換器１からのパラレルＤＶＢ−ＡＳＩ信号Ｂと２７ＭクロックＣとＥＮ信号Ｄとはメモリ３に供給され、２７ＭクロックＣを書込クロックとして、パラレルＴＳ信号ＢでのＥＮ信号Ｄで決まる有効期間の部分の信号、即ち、パラレルＴＳパケットが順次書き込まれる。また、パラレルＤＶＢ−ＡＳＩ信号Ｂと２７ＭクロックＣとＥＮ信号Ｄとは４７ｈコード検出器４に供給され、パラレルＤＶＢ−ＡＳＩ信号ＢのシリアルＴＳパケットの先頭を示す４７ｈコードが検出され、この検出タイミングで４７ｈコードパルスＥ（図９（ｅ））が出力される。この４７ｈコード検出器４では、２７ＭクロックＣとＥＮ信号Ｄとを用いて、パラレルＴＳ信号Ｂ毎に１６進数「４７」の４７ｈコードが検出され、４７ｈコードパルスＥが生成出力されるものであって、この４７ｈコードパルスＥは32.5079MHzで1632周期のパルス、即ち、ほぼ19.9kHzのパルスである。
【００３７】
この４７ｈコードパルスＥは、位相比較器５に供給される。この位相比較器５は、ＬＰＦ６，ＶＣＯ７及び分周器８とともに、ＰＬＬ回路を形成しており、ＶＣＯ７は32.5079MHzの基準クロックＦを発生する。この基準クロックＦは分周器８で1632分周されてほぼ19.9kHzの位相基準クロックＦ１が生成され、位相比較器５に供給されて４７ｈコード検出器４からの４７ｈコードパルスＥと位相比較される。その位相誤差信号はＬＰＦ６で平滑処理され、制御電圧としてＶＣＯ７に供給される。ＶＣＯ７はこの制御電圧によって制御され、これにより、ＶＣＯ７から出力される基準クロックＦの位相，周波数が４７ｈコードパルスＥに同期する。
【００３８】
分周器８からは、また、ＶＣＯ７からの32.5079MHzの基準クロックＦを４分周した8.127MHzの分周基準クロックＦ２が得られる。
【００３９】
分周器８からの分周基準クロックＦ２は２分周器１１で２分周され、これによって得られたこの4.0635MHzのクロックが読出クロックとして、メモリ３から上記のパラレルＴＳパケットが順番に連続して読み出される。これによると、１つのパラレルＴＳパケットは204個の８ビットパラレルデータからなるから、１パラレルＴＳパケット読出期間は、
204×8／32.5079μsec＝1632／32.5079μsec＝約50μsec
であって、32.5079MHzのクロック周波数のシリアルＴＳパケットの期間長に等しい。これにより、メモリ３からはパラレルＴＳパケットが順次連続したクロック周波数32.5079／8MHzの８ビットパラレルデータ（３２Ｍデータ）Ｇが読み出されることになる。この３２ＭデータＧはＡＳＩ変調器９に供給され、２７０ＭＨｚ発振器１３からの270ＭＨｚのクロックを用いてパラレルのＤＶＢ−ＡＳＩ信号Ｈ（図９（ｇ））が生成され、次の送信所に送信される。
【００４０】
また、メモリ３から読み出された３２ＭデータＧはフレーム検出器１０に供給され、分周器８からの分周基準クロックＦ２を２分周器１２でさらに２分周して得られる８分周クロックを用いてフレームの先頭を示すＦsync信号Ｉが生成される。このＦsync信号Ｉも、ＡＳＩ変調器９からのパラレルＤＶＢ−ＡＳＩ信号Ｈとともに、次の送信所に送信される。
【００４１】
さらにまた、分周器８からの分周基準クロックＦ２も、ＡＳＩ変調器９からのパラレルＤＶＢ−ＡＳＩ信号Ｈやフレーム検出器１０からのＦsync信号Ｉとともに、次の送信所に送信される。
【００４２】
図１０は図６におけるＰＬＬ回路の動作を示すタイミング図である。
【００４３】
図１０（ａ）は位相基準クロックＦ１の位相を基準位相θSとして、この基準位相θSに対する４７ｈコードパルスＥの位相のずれ（位相差）が小さい場合の位相比較器５が出力する位相誤差電圧Δθを示すものであって、図１０（ａ），（イ）に示すように、４７ｈコードパルスＥの位相が基準位相θSと一致する場合には、位相比較器５からの位相誤差電圧Δθは０である。この場合には、ＶＣＯ７は現在の基準クロックＦの位相，周波数をそのまま保持するように制御される。また、図１０（ａ），（ロ）に示すように、４７ｈコードパルスＥの位相が基準位相θSよりも小さく進んでいる場合には、その位相差に応じた正の位相誤差電圧Δθが位相比較器５から出力され、これにより、ＶＣＯ７は基準クロックＦの周波数を上昇させて、位相基準クロックＦ１の基準位相θSが小さく進むように（左向きの短い矢印）、制御される。さらに、図１０（ａ），（ハ）に示すように、４７ｈコードパルスＥの位相が基準位相θSよりも小さく遅れている場合には、その位相差に応じた負の位相誤差電圧Δθが位相比較器５から出力され、これにより、ＶＣＯ７は基準クロックＦの周波数を下降させて位相基準クロックＦ１の基準位相θSが小さく遅れるように（右向きの短い矢印）、制御される。このように、４７ｈコードパルスＥの位相と基準位相θSとの位相差が小さい場合には、小さい制御電圧により、４７ｈコードパルスＥと位相基準クロックＦ１とが位相同期するように、ＰＬＬ回路が制御されることになる。
【００４４】
図１０（ｂ）は位相基準クロックＦ１の位相、即ち、基準位相θSに対する４７ｈコードパルスＥの位相差が大きい場合の位相比較器５が出力する位相誤差電圧Δθを示すものであって、図１０（ｂ），（イ）に示すように、４７ｈコードパルスＥの位相が基準位相θSよりも大きく進む場合には、その位相差に応じた正の大きな位相誤差電圧Δθが位相比較器５から出力され、これにより、ＶＣＯ７は基準クロックＦの周波数を上昇させて位相基準クロックＦ１の基準位相θSが大きく進むように（左向きの長い矢印）、制御される。また、図１０（ｂ），（ロ）に示すように、４７ｈコードパルスＥの位相が基準位相θSよりも大きく遅れる場合には、その位相差に応じた負の大きな位相誤差電圧Δθが位相比較器５から出力され、これにより、ＶＣＯ７は基準クロックＦの周波数を下降させて位相基準クロックＦ１の基準位相θSが大きく遅れるように（右向きの長い矢印）、制御される。このように、４７ｈコードパルスＥの位相と基準位相θSとの位相差が大きい場合も、この場合、制御電圧は大きくなるが、４７ｈコードパルスＥと位相基準クロックＦ１とが位相同期するように、ＰＬＬ回路が制御されることになる。
【００４５】
このように、ジッタなどによって４７ｈコードパルスの位相が大きく急変すると、これに応じてＶＣＯ７の制御電圧が変化して４７ｈコードパルスＥと位相基準クロックＦ１とが位相同期するようになるが、この際、ＶＣＯ７の制御電圧が大きく急変してこのＶＣＯ７から出力される基準クロックＦの周波数が急変し、これを分周して得られる位相基準クロックＦ１や分周基準クロックＦ２の周波数，位相が急変する。即ち、ジッタなどによって４７ｈコードの位相が急変すると、位相基準クロックＦ１や分周基準クロックＦ２がその影響を大きく受けることになる。
【００４６】
これに対し、本出願人は、４７ｈコードパルスの位相を大きく急変させるジッタなどの位相変動が生じた場合、これを取り除いてＰＬＬ回路の制御を行なうようにした発明を提案した（特願２００７ー２０９０８９号）。
【００４７】
この発明は、位相基準クロックＦ１に対して、この位相基準クロックＦ１の位相を中心に所定の位相範囲が適正位相範囲として設定されており、４７ｈコードパルスＥの位相基準クロックＦ１に対する位相差がこの適正位相範囲内にあるときには、この４７ｈコードパルスＥと位相基準クロックＦ１とをＰＬＬ回路の位相比較器５に供給するものであるが、ジッタなどによって４７ｈコードパルスＥの位相基準クロックＦ１に対する位相差がこの適正位相範囲を超えるように大きい場合には、４７ｈコードパルスＥに代えて、位相基準クロックＦ１に対して基準クロックＦの１クロック周期分遅れた代替パルスを位相比較器５に供給するものであり、これにより、４７ｈコードパルスＥのこの適正範囲を超えるような大きな位相変動分が除かれ、ジッタなどに影響されない分周基準クロックＦ２が得られることになる。
【００４８】
ところで、本出願人によるこの発明では、２分周器１１から出力されるメモリ３の読出クロックは４７ｈコードパルスＥの大きな位相変動の影響が除かれたものであるが、メモリ３の書込クロックＣはかかる位相変動の影響を受けたものであり、メモリ３での書込アドレスが読出アドレスに対して進んだり、遅れたりすることになる。このため、ジッタの分布が時間的に非対称である場合、書込アドレスが読出アドレスを追い越したり、読出アドレスによって追い越されたりする場合もあり、メモリ３からデータの読み出しに異常が生ずるような事態も生ずることになる。
【００４９】
本発明は、かかる問題を解消して、ジッタなどによる４７ｈコードパルスＥの大きな位相変動によって影響されない分周基準クロックＦ２を生成することができるようにするものであって、以下、本発明の実施形態を図面を用いて説明する。
【００５０】
図１は本発明による信号再生装置の一実施形態を示すブロック構成図であって、１４は分周器、１５は位相差検出回路、１６は位相差分割・記憶回路、１７は位相代替処理回路であり、図６に対応する部分には同一符号をつけて重複する説明を省略する。
【００５１】
同図において、４７ｈコード検出器４から出力される４７ｈコードパルスＥは、分周器１４に供給されてその周波数が１／ｎ（但し、ｎは２以上の整数）に分周され、４７ｈコードパルスＥの周期のｎ倍の周期（従って、図７に示すＴＳパケットの周期のｎ倍の周期）で４７ｈコードパルスＥに位相が同期した分周パルスＪが得られる。この分周パルスＪは位相差検出回路１５に供給されて分周器８からの位相基準クロックＦ１とそのｎ周期毎に位相差Ｋが検出され、位相差分割・記憶回路１６に供給される。この位相差分割・記憶回路１６では、この供給された位相差Ｋを分割し、この分割して得られた位相差（分割位相差）Ｌを保持するとともに、位相基準クロックＦ１のタイミングで順に位相代替処理回路１７に供給する。位相代替処理回路１７は、この分割位相差Ｌをもとに、位相基準クロックＦ１から位相代替パルスＭを生成し、位相基準クロックＦ１とともに、位相比較器５に供給する。位相比較器５は、この位相代替処理回路１７からの位相代替パルスＭと位相基準クロックＦ１とを位相比較し、位相誤差電圧Δθを検出して、ＬＰＦ６を介し、ＶＣＯ７に供給してこのＶＣＯ７の発振周波数を制御する。
【００５２】
位相差分割・記憶回路１６では、記憶した分割位相差Ｌを常時位相代替処理回路１７に供給し、また、位相差検出回路１５から新たな位相差Ｋが供給されると、これまで記憶されていた分割位相差Ｌをこの新たに供給された位相差Ｋから得られる新たな分割位相差Ｌに更新し、この新たな分割位相差Ｌを位相代替処理回路１７に供給する。
【００５３】
また、位相差検出回路１５で検出される位相差Ｋは、分周器１４からの分周パルスＪと分周器８からの位相基準クロックＦ１との間の進み，遅れの位相関係に応じて、その進み，遅れを表わす正負の符号情報と大きさを表わす大きさ情報とからなるものである。位相差分割・記憶回路１６で生成される分割位相差Ｌも、同様にして、符号情報Ｌ１と大きさ情報Ｌ２とからなっている。
【００５４】
位相差分割・記憶回路１６では、位相差検出回路１５からの位相差Ｋについて、その大きさ情報が表わす位相差Δφをｎ個に分割する。そして、いま、４７ｈコードパルスＥが位相基準クロックＦ１に対してΔφだけ位相が進んでいるものとすると、そのときの分割位相差Ｌの符号情報Ｌ１をＬ１（＋）とし、また、そのときの分割位相差Ｌの大きさ情報Ｌ２をＬ２（＋）として、
Δφ／ｎ，Δφ／ｎ，……，Δφ／ｎ，Δφ／ｎ
のように、大きさがΔφ／ｎのｎ個の大きさ情報Ｌ２（＋）を作成して記憶する。４７ｈコードパルスＥが位相基準クロックＦ１よりも位相Δφだけ遅れて符号情報Ｌ１がＬ１（−）であるときも、同様にして、Δφ／ｎのｎ個の大きさ情報Ｌ２（−）を作成して夫々記憶する。
【００５５】
このように作成された符号情報Ｌ１（＋），Ｌ１（−）に対するｎ個ずつの大きさ情報Ｌ２（＋），Ｌ２（−）は、４７ｈコードパルスＥが位相基準クロックＦ１よりも位相Δφだけ進んで符号情報Ｌ１がＬ１（＋）のとき、４７ｈコードパルスＥが４７ｈ検出器４から出力される毎に、Δφ／ｎの大きさ情報Ｌ２（＋）が順に、符号情報Ｌ１（＋）とともに、分割位相差Ｌとして、位相代替処理回路１７に供給され、また、４７ｈコードパルスＥが位相基準クロックＦ１よりも位相Δφだけ遅れて符号情報Ｌ１がＬ１（−）のときも、４７ｈコードパルスＥが４７ｈ検出器４から出力される毎に、Δφ／ｎのｎ個の大きさ情報Ｌ２（−）が順に、符号情報Ｌ１（−）とともに、分割位相差Ｌとして、位相代替処理回路１７に供給される。
【００５６】
図２は図１における位相代替処理回路１７の一具体例を示すブロック構成図であって、１７ａ，１７ｂは遅延手段、１７ｃ，１７ｄは切替スイッチである。
【００５７】
同図において、分周器８（図１）からの位相基準クロックＦ１は、遅延手段１７ａ，１７ｂに供給されるとともに、切替スイッチ１７ｃの＋端子と切替スイッチ１７ｄの−端子とに供給される。また、遅延手段１７ａの出力パルスは切替スイッチ１７ｃの−端子に供給され、遅延手段１７ｂの出力パルスは切替スイッチ１７ｄの＋端子に供給される。切替スイッチ１７ｃ，１７ｄは、位相差分割・記憶回路１６から位相基準クロックＦ１のタイミングで供給される位相差Ｌの符号情報Ｌ１によって切替制御される。
【００５８】
かかる切替スイッチ１７ｃの切替制御により、４７ｈコードパルスＥが位相基準クロックＦ１に対してΔφだけ位相が進んでいる符号情報Ｌ１がＬ１（＋）のときには、切替スイッチ１７ｃが＋端子側に閉じて、分周器８から供給される位相基準クロックＦ１を選択し、位相代替パルスＭとして位相比較器５（図１）に供給する。また、４７ｈコードパルスＥが位相基準クロックＦ１に対してΔφだけ位相が遅れている符号情報Ｌ１がＬ１（−）のときには、切替スイッチ１７ｃが−端子側に閉じて、分周器８から供給されて遅延手段１７ａで遅延された位相基準クロックＦ１を選択し、位相代替パルスＭとして位相比較器５（図１）に供給する。
【００５９】
なお、図２では図示しないが、位相代替処理回路１７では、切替スイッチ１７ｃ，１７ｄの切替タイミングが位相基準クロックＦ１のタイミングと一致しないように、この位相基準クロックＦ１を若干遅延させている。
【００６０】
切替スイッチ１７ｄの切替制御により、４７ｈコードパルスＥが位相基準クロックＦ１に対してΔφだけ位相が進んでいる符号情報Ｌ１がＬ１（＋）のときには、切替スイッチ１７ｄが＋端子側に閉じて、分周器８から供給されて遅延手段１７ｂで遅延された位相基準クロックＦ１を選択し、位相基準クロックＦ１として位相比較器５（図１）に供給する。また、４７ｈコードパルスＥが位相基準クロックＦ１に対してΔφだけ位相が遅れている符号情報Ｌ１がＬ１（−）のときには、切替スイッチ１７ｄが−端子側に閉じて、分周器８から供給される位相基準クロックＦ１を選択し、位相基準クロックＦ１として位相比較器５（図１）に供給する。
【００６１】
ここで、この具体例の場合、位相差分割・記憶回路１６は、位相差検出回路１５からΔφの位相差Ｋが供給されると、Δφ／ｎずつに分割してΔφ／ｎのｎ個の大きさ情報Ｌ２を作成して記憶し、分周器８から位相基準パルスＦ１が供給される毎に、Δφ／ｎの大きさ情報Ｌ２を、符号情報Ｌ１とともに、分割位相差Ｌとして遅延手段１７ａ，１７ｂに供給する。これにより、分周器８から供給される位相基準パルスＦ１は、遅延手段１７ａと遅延手段１７ｂとでΔφ／ｎだけ遅延されて夫々切替スイッチ１７ｃ，１７ｄに供給される。
【００６２】
そこで、切替スイッチ１７ｄの＋端子に供給される遅延手段１７ｂからの位相基準パルスＦ１に対して、分周器８から切替スイッチ１７ｃの＋端子に、位相代替パルスＭとして、供給される位相基準パルスＦ１は位相がΔφ／ｎだけ進んだものとなり、また、分周器８から切替スイッチ１７ｄの−端子に供給される位相基準パルスＦ１に対して、遅延手段１７ａからの切替スイッチ１７ｃの−端子に、位相代替パルスＭとして、供給される位相基準パルスＦ１は位相がΔφ／ｎだけ遅れたものとなる。
【００６３】
このことからして、４７ｈコードパルスＥが位相基準クロックＦ１に対してΔφだけ位相が進んで符号情報Ｌ１がＬ１（＋）のときには、切替スイッチ１７ｃ，１７ｄが＋端子側に閉じるから、切替スイッチ１７ｄから位相比較器５に供給される位相基準パルスＦ１に対して、切替スイッチ１７ｃから位相比較器５に供給される位相代替パルスＭはΔφ／ｎだけ位相が進んだものとなり、これにより、分周器８から次に供給される位相基準パルスは、Δφ／ｎだけ位相が進んだものとなる。
【００６４】
また、４７ｈコードパルスＥが位相基準クロックＦ１に対してΔφだけ位相が遅れて符号情報Ｌ１がＬ１（−）のときには、切替スイッチ１７ｃ，１７ｄが−端子側に閉じるから、切替スイッチ１７ｄから位相比較器５に供給される位相基準パルスＦ１に対して、切替スイッチ１７ｃから位相比較器５に供給される位相代替パルスＭはΔφ／ｎだけ位相が遅れたものとなり、これにより、分周器８から次に供給される位相基準パルスは、Δφ／ｎだけ位相が遅れたものとなる。
【００６５】
このようにして、この具体例において、４７ｈコードパルスＥが位相基準クロックＦ１に対してΔφだけ位相が進んでいるときには、位相比較器５に位相基準パルスＦ１よりも位相がΔφ／ｎだけ進んだ位相代替パルスＭが供給されることになり、４７ｈコードパルスＥが位相基準クロックＦ１に対してΔφだけ位相が遅れているときには、位相比較器５に位相基準パルスＦ１よりも位相がΔφ／ｎだけ遅れた位相代替パルスＭが供給されることになる。これにより、分周器８からの位相基準パルスＦ１が４７ｈコードパルスＥの位相に順次近づいていくことになる。
【００６６】
図３（ａ）は図２における遅延手段１７ａ，１７ｂの一具体例を示すブロック構成図であって、１８1〜１８m（但し、ｍは、ｍ＜ｎの整数）はＤＦＦ（Ｄ型フリップフロップ）、１９はセレクタである。また、図３（ｂ）はこの具体例の動作を示すタイミング図である。
【００６７】
図３（ａ）に示す具体例は、ｍ個のＤＦＦ１８1〜１８mが直列接続され、これらＤＦＦ１８1〜１８mのＱ端子から出力される出力パルスＱ1〜Ｑmのいずれかをセレクタ１９が選択する構成をなしている。
【００６８】
各ＤＦＦ１８1〜１８mには、ＣＫ端子に入力されるクロックＣＫとして、例えば、図１におけるＶＣＯ７から出力される基準クロックＦが供給され、この基準クロックＦの立上りタイミングでＤ端子から入力されるデータＤが取り込まれ、Ｑ端子から出力される出力パルスＱのレベル（“Ｈ”（ハイレベル），“Ｌ”（ローレベル））を取り込まれたデータＤのレベルに設定する。
【００６９】
初段のＤＦＦ１８1の入力データＤは分周器８（図１）からの位相基準クロックＦ１であり、２段目のＤＦＦ１８2に入力されるデータＤは初段のＤＦＦ１８1のＱ端子からの出力パルスＱ1であり、３段目のＤＦＦ１８3に入力されるデータＤは２段目のＤＦＦ１８2のＱ端子からの出力パルスＱ2である。このように、２段目以降のＤＦＦ１８i（但し、ｉ＝２，３，……，ｍ）では、その前段のＤＦＦ１８i-1から出力される出力パルスＱi-1がデータＤとして供給される。
【００７０】
次に、この具体例の動作を図３（ｂ）を用いて説明する。
【００７１】
クロックＣＫとしての基準クロックＦの周期をＴSとすると、位相基準クロックＦ１のパルス幅（期間）ＴWは、この周期ＴSよりも短いが、この周期ＴSにほぼ等しいパルス幅である。これにより、基準クロックＦの１つが位相基準クロックＦ１の期間（レベルが“Ｈ”）ＴW内に存在することになる。即ち、位相基準クロックＦ１の１周期毎に、必ず基準クロックＦの１つが位相基準クロックＦ１の期間ＴW内に存在することになる。
【００７２】
そこで、図３（ｂ）において、初段のＤＦＦ１８1に位相基準クロックＦ１がデータＤとして供給されると、位相基準クロックＦ１の期間ＴW内に供給されるクロックＣＫとしての基準クロックＦ（１）の立上りエッジで位相基準クロックＦ１の期間ＴWのレベル“Ｈ”が取り込まれ、このＤＦＦ１８1のＱ端子はレベル“Ｈ”となる。そして、次に基準クロックＦ（２）が供給されると、位相基準クロックＦ１の期間ＴWを経過しているので、このＤＦＦ１８1のＱ端子はレベル“Ｌ”となる。従って、ＤＦＦ１８1のＱ端子からは、位相基準クロックＦ１の期間ＴW内に供給される基準クロックＦ（１）の立上りエッジに位相同期し、この基準クロックＦの周期ＴSにほぼ等しいパルス幅ＴQの出力パルスＱ1が出力される。
【００７３】
このＤＦＦ１８1のＱ端子からのレベル“Ｈ”の出力パルスＱ1はデータＤとして２段目のＤＦＦ１８2に供給される。このＤＦＦ１８2では、この供給される出力パルスＱ1の立上りエッジ直後に供給される基準クロックＦ（２）の立上りエッジでこのパルスＱ1のレベル“Ｈ”が取り込まれて、このＤＦＦ１８2のＱ端子はレベル“Ｈ”となり、次に基準クロックＦ（３）が供給されると、パルスＱ1の期間ＴQを経過しているので、このＤＦＦ１８2のＱ端子はレベル“Ｌ”となる。これにより、ＤＦＦ１８2のＱ端子からは、ＤＦＦ１８1のＱ端子からのレベル“Ｈ”の出力パルスＱ1の期間ＴQ内に供給される基準クロックＦ（２）の立上りエッジに位相同期し、この基準クロックＦの周期ＴSにほぼ等しいパルス幅ＴQの出力パルスＱ2が出力される。従って、このＤＦＦ１８2のＱ端子からの出力パルスＱ2は、ＤＦＦ１８1のＱ端子からの出力パルスＱ1から基準クロックＦの１周期ＴSだけ位相が遅れたものである。
【００７４】
以下同様にして、ＤＦＦ１８2のＱ端子からの出力パルスＱ2がデータＤとして供給されるＤＦＦ１８3では、そのＱ端子からこのパルスＱ2よりも基準クロックＦの１周期ＴSだけ位相が遅れたパルスＱ3が出力されることになり、位相基準クロックＦ１の１周期中に、各ＤＦＦ１８1，１８2，１８3，……，１８mから、順次、基準クロックＦの１周期ＴS分ずつ順次位相が遅れるｍ個のパルスＱ1，Ｑ2，Ｑ3，……，Ｑmが得られることになる。即ち、ＤＦＦ１８1からの出力パルスＱ1は位相基準クロックＦ１と同相のパルスであり、ＤＦＦ１８2からの出力パルスＱ2は位相基準クロックＦ１よりも基準クロックＦの１周期ＴSだけ位相が遅れたパルスであり、ＤＦＦ１８3からの出力パルスＱ3は位相基準クロックＦ１よりも基準クロックＦの周期ＴSの２倍だけ位相が遅れたパルスであり、……、ＤＦＦ１８mからの出力パルスＱmは位相基準クロックＦ１よりも基準クロックＦの周期ＴSのｍ倍だけ位相が遅れたパルスである。
【００７５】
これらＤＦＦ１８1，１８2，１８3，……，１８mからの出力パルスＱ1，Ｑ2，Ｑ3，……，Ｑmはセレクタ１９に供給され、そのうちの位相差分割・記憶回路１６（図１）からのそのときの大きさ情報Ｌ２に該当するパルスＱj（但し、ｊ＝１，２，３，……，ｍ）が選択される。ここで、この該当するパルスＱjとは、位相基準クロックＦ１よりもこの大きさ情報Ｌ２のΔφ／ｎの位相だけ位相遅れしたパルスである。
【００７６】
セレクタ１９で選択されたパルスは、図２での切替スイッチ１７ｃの−端子（遅延手段１７ａの場合）、あるいは切替スイッチ１７ｄの＋端子（遅延手段１７ｂの場合）に供給される。
【００７７】
このようにして、図２における遅延手段１７ａ，１７ｂからは、位相基準クロックＦ１よりも、このとき設定される大きさ情報Ｌ２の分割位相差Δφ／ｎだけ位相が遅れたパルスが得られることになる。
【００７８】
図４（ａ）は図２における遅延手段１７ａ，１７ｂの他の具体例を示すブロック構成図であって、２０はレジスタ、２１は一致検出器、２２は乗算器、２３はカウンタ、２４はアンドゲートである。また、図４（ｂ）はこの具体例の動作を示すタイミング図である。
【００７９】
図４（ａ）に示す具体例は、レジスタ２０と一致検出器２１と乗算器２２とカウンタ２３とアンドゲート２４とから構成されるものである。
【００８０】
レジスタ２０には、位相差分割・記憶回路１６（図１）から分割位相差Ｌの大きさ情報Ｌ２が供給される毎に、この大きさ情報Ｌ２が蓄積される。この蓄積された大きさ情報Ｌ２は、一致検出器２１に供給される。
【００８１】
一方、レベル“Ｈ”の位相基準クロックＦ１は、クリアパルスＣＬとしてカウンタ２３に供給されるとともに、レベル反転されてアンドゲート２４にも供給される。このアンドゲート２４には、基準クロックＦも供給されており、図４（ｂ）に示すように、レベル反転された位相基準クロックＦ１の期間ＴWを除いて、カウンタ２３にクロックＣＫとして供給される。
【００８２】
なお、この具体例においても、図３に示す具体例と同様に、クロックＣＫとしての基準クロックＦの周期をＴSとすると、位相基準クロックＦ１のパルス幅（期間）ＴWは、この周期ＴSよりも短いが、この周期ＴSにほぼ等しいパルス幅である。これにより、基準クロックＦの１つが位相基準クロックＦ１の期間（レベルが“Ｈ”）ＴW内に存在することになる。即ち、位相基準クロックＦ１の１周期毎に、必ず基準クロックＦの１つが位相基準クロックＦ１の期間ＴW内に存在することになる。
【００８３】
カウンタ２３は、レベル“Ｈ”の位相基準クロックＦ１の立上りエッジ（前エッジ）のタイミングでクリアされ、次いでアンドゲート２４を介して基準クロックＦが供給されると、この基準クロックＦが供給される毎に値１から１ずつカウントアップしていく。従って、このカウンタ２３のカウント値Ｎは、位相基準クロックＦ１が供給される毎に値０にクリアされるものであって、位相基準クロックＦ１が供給された後の基準クロックＦの入力個数を表わすものである。
【００８４】
カウンタ２３のカウント値Ｎは、乗算器２２に供給され、カウント値Ｎが時間長ＴＤに変換される。ここで、位相基準クロックＦ１の周期をＴF1とすると、この位相基準クロックＦ１は基準クロックＦを１６３２分周したものであるから、基準クロックＦの周期ＴS（位相基準クロックＦ１に対する基準クロックＦの１個分の位相差）は、
ＴS＝ＴF1／１６３２
となる。従って、カウンタ２３が位相基準クロックＦ１によってクリアされてからカウント値ＮがＮとなるまでに要する時間ＴDは、
ＴD＝Ｎ・ＴF1／１６３２
となり、図４（ｂ）に示すように、カウンタ２３のカウントとともに増加する。この時間ＴDは一致検出器２１に供給される。一致検出器２１は、この時間ＴＤとレジスタ２０からの大きさ情報Ｌ２とを比較し、両者が一致したとき、あるいは予め規定された誤差値の範囲内で一致するとき、図４（ｂ）に示すように、一致パルスＰを出力する。この一致パルスＰは位相基準クロックＦ１から分割位相差Ｌの大きさ情報Ｌ２の位相遅れのパルスであり、図２での遅延手段１７ａの出力として、切替スイッチ１７ｃの−端子に供給され、あるいは図２での遅延手段１７ｂの出力として、切替スイッチ１７ｄの＋端子に供給される。
【００８５】
このようにして、一致検出器２１からは、位相基準クロックＦ１から分割位相差Ｌの大きさ情報Ｌ２の位相遅れのパルスが得られることになる。
【００８６】
図５は図１におけるＰＬＬ回路の動作を示すタイミング図であって、図１に対応する信号には同一符号をつけて重複する説明を省略する。
【００８７】
図５（ａ）は４７ｈコードパルスＥが位相基準クロックＦ１と位相基準クロックＦ１とが位相同期した状態（正常位相の状態）を示すものであって、４７ｈコード検出器４からの４７ｈコードＥが位相基準クロックＦ１と位相が同期している場合には、位相差検出回路１５から出力される位相差信号Ｋは、その大きさ情報がΔφ＝０であり、符号情報は正または負である（なお、大きさ情報がΔφ＝０であるときには、符号情報は正または負のいずれかに決めておくが、以下では、符号情報は正とする）。従って、位相差分割・記憶回路１６で記憶され、また、位相代替処理回路１７に供給される分割位相差Ｌは、符号情報Ｌ１がＬ１（＋）で大きさ情報Ｌ２が０である。
【００８８】
そこで、位相代替処理回路１７では、図２において、Δφ／ｎ＝０の大きさ情報Ｌ２（＋）が遅延手段１７ａ，１７ｂに夫々供給され、夫々に遅延量０が設定される。そこで、分周器８からこれら遅延手段１７ａ，１７ｂに供給される位相基準パルスＦ１は遅延されないで出力される。遅延手段１７ａの出力パルスは切替スイッチ１７ｃの−端子に供給され、遅延手段１７ｂの出力パルスは切替スイッチ１７ｄの＋端子に供給される。また、分周器８からの位相基準パルスＦ１は、切替スイッチ１７ｃの＋端子と切替スイッチ１７ｄの−端子とに供給される。このとき、Ｌ１（＋）の符号情報Ｌ１が切替スイッチ１７ｃ，１７ｄに供給されるから、切替スイッチ１７ｃ，１７ｄは＋端子側に閉じている。このため、切替スイッチ１７ｃでは、分周器８からの位相基準パルスＦ１が位相代替パルスＭとして選択され、また、切替スイッチ１７ｄでは、遅延手段１７ｂの出力パルスが位相基準パルスＦ１として選択され、夫々位相比較器５（図１）に供給される。このとき、遅延手段１７ｂの遅延量は０に設定され、これに供給される位相基準クロックＦ１は遅延されないで出力されるから、切替スイッチ１７ｃから位相比較器５に供給される位相代替パルスＭと切替スイッチ１７ｃから位相比較器５に供給される位相基準クロックＦ１とは同相である。
【００８９】
このようにして、正常位相の状態では、図５（ａ）に示すように、位相代替パルスＭは４７ｈコードパルスＥと位相が同期したものであり、位相比較器５からＬＰＦ６に供給される位相誤差信号Δθは０となる。
【００９０】
図５（ｂ）は４７ｈコードパルスＥが位相基準クロックＦ１よりも位相がΔφだけ進んでいる状態（位相が進んだ状態）を示すものであって、位相差検出回路１５から出力される位相差信号Ｋは、その大きさ情報がΔφであり、符号情報は正である。従って、位相差分割・記憶回路１６で記憶され、また、位相代替処理回路１７に供給される分割位相差Ｌは、符号情報Ｌ１がＬ１（＋）であって、大きさ情報Ｌ２（＋）はΔφ／ｎである。
【００９１】
図２に示す位相代替処理回路１７では、符号情報Ｌ１がＬ１（＋）であるとき、Δφ／ｎの大きさ情報Ｌ２（＋）が供給される遅延手段１７ｂでΔφ／ｎだけ位相が遅延された位相基準クロックＦ１が切替スイッチ１７ｄで、位相基準クロックＦ１として、選択されて位相比較器５（図１）に供給される。また、これとともに、分周器８からの位相基準クロックＦ１が切替スイッチ１７ｃで選択され、位相代替パルスＭとして、位相比較器５（図１）に供給される。
【００９２】
これにより、位相比較器５で位相基準クロックＦ１と位相比較する位相代替パルスＭは、常に位相基準クロックＦ１よりもΔφ／ｎだけ位相が進んだパルスとなる。
【００９３】
なお、図５（ｂ）では、最初の位相代替パルスＭについて示しているが、これ以降の（ｎ−１）個の位相代替パルスＭについても、位相比較器５で位相比較する位相基準クロックＦ１との位相差はΔφ／ｎである。
【００９４】
このようにして、４７ｈコードパルスＥの位相が進んだ状態では、位相代替パルスＭは位相基準クロックＦ１よりもΔφ／ｎだけ位相が進んだものであり、位相差Δφに対して充分位相差が減縮された位相代替パルスＭが位相比較器５に供給されることになる。位相比較器５からＬＰＦ６に供給される位相誤差信号Δθは、この位相差に応じたものとなり、４７ｈコードパルスＥを直接位相比較器５に供給する場合（図６）に比べ、ＶＣＯ７から出力される基準クロックＦの周波数変動はわずかなものとなる。従って、この基準クロックＦの４７ｈコードパルスＥでの大きくて急激なジッタによる影響が大幅に低減されることになる。
【００９５】
図５（ｃ）は４７ｈコードパルスＥが位相基準クロックＦ１よりも位相がΔφだけ遅れている状態（位相が遅れた状態）を示すものであって、位相差検出回路１５から出力される位相差信号Ｋは、その大きさ情報がΔφであり、符号情報は負である。従って、位相差分割・記憶回路１６で記憶され、また、位相代替処理回路１７に供給される分割位相差Ｌは、符号情報Ｌ１がＬ１（−）であって、大きさ情報Ｌ２（−）はΔφ／ｎである。
【００９６】
図２に示す位相代替処理回路１７では、符号情報Ｌ１がＬ１（−）であるとき、Δφ／ｎの大きさ情報Ｌ２（−）が供給される遅延手段１７ａでΔφ／ｎだけ位相が遅延された位相基準クロックＦ１が、位相代替パルスＭとして、切替スイッチ１７ｃで選択されて位相比較器５（図１）に供給される。また、これとともに、分周器８からの位相基準クロックＦ１が切替スイッチ１７ｄで選択され、位相比較器５（図１）に供給される。
【００９７】
これにより、位相比較器５で位相基準クロックＦ１と位相比較する位相代替パルスＭは、常に位相基準クロックＦ１よりもΔφ／ｎだけ位相が遅れたパルスとなる。
【００９８】
なお、図５（ｃ）では、最初の位相代替パルスＭについて示しているが、これ以降の（ｎ−１）個の位相代替パルスＭについても、位相比較器５で位相比較する位相基準クロックＦ１との位相差はΔφ／ｎである。
【００９９】
このようにして、４７ｈコードパルスＥが位相基準クロックＦ１よりも位相が遅れた状態では、位相代替パルスＭは、位相基準クロックＦ１がΔφ／ｎだけ位相遅延され、従って、位相基準クロックＦ１よりもΔφ／ｎだけ位相が遅れたものであり、位相差Δφに対して充分位相差が減縮された位相代替パルスＭが位相比較器５に供給されることになる。位相比較器５からＬＰＦ６に供給される位相誤差信号Δθは、この位相差に応じたものとなり、４７ｈコードパルスＥを直接位相比較器５に供給する場合（図６）に比べ、ＶＣＯ７から出力される基準クロックＦの周波数変動はわずかなものとなる。従って、この基準クロックＦの４７ｈコードパルスＥでの大きく急変するジッタによる影響が大幅に低減されることになる。
【０１００】
また、以上の実施形態では、図１において、位相差検出器１５で検出された位相差Ｋの大きさ情報を表わす位相差Δφを、位相差分割・記憶回路１６において、ｎ個に等分割して、分割位相差ＬのΔφ／ｎの大きさ情報Ｌ２をｎ個作成し、これらを、次の位相差Ｋが供給されるまでの期間、順次位相代替処理回路１７に供給し、位相基準クロックＦ１毎にこれにΔφ／ｎだけ進んだ、あるいはΔφ／ｎだけ遅れた、即ち、同じ位相だけ進んだ、あるいは遅れた位相代替パルスＭを生成するようにしたが、これに限るものではなく、次の位相差Ｋが供給されるまでの期間での全位相差が位相差検出器１５で検出された位相差Ｋの大きさ情報を表わす位相差Δφとなれば、次の位相差Ｋが供給されるまでの期間内での分割位相差Ｌの順次の大きさ情報Ｌ２を異ならせるようにしてもよい。
【０１０１】
例えば、次の位相差Ｋが供給されるまでの期間で、最初に分割位相差Ｌの大きさ情報Ｌ２を大きくして、位相代替パルスＭの位相基準クロックＦ１に対する位相差を大きくし、時間の経過とともに、分割位相差Ｌの大きさ情報Ｌ２を小さくしていって位相代替パルスＭの位相基準クロックＦ１に対する位相差を順次小さくしたり、次の位相差Ｋが供給されるまでの期間内で、その前半の期間、位相代替パルスＭの位相基準クロックＦ１に対する位相差を大きい一定の値とし、その後半の期間、位相代替パルスＭの位相基準クロックＦ１に対する位相差を小さい一定の値となるようにしたりするなど、位相差分割・記憶回路１６で分割位相差Ｌの順次の大きさ情報Ｌ２が異なるようにすることもできる。
【０１０２】
以上のようにして、ジッタなどにより、４７ｈコードパルスＥの位相が大きく急変しても、これによって影響されない分周基準クロックＦ２を生成することができるし、また、ジッタなどによって４７ｈコードパルスＥの位相が大きく急変しても、４７ｈコードパルスＥのｎ周期にわたって分周基準クロックＦ２がこれに追従するように動作が行なわれるので、メモリ３で書込アドレスが読出アドレスに追いついたり、読出アドレスを追い越したりする事態を防止することができる。
【０１０３】
また、メモリ３から読み出された３２ＭデータＧからフレーム検出器１０で生成されるフレームの先頭を示すＦsync（フレーム同期）信号Ｉは、分周器８からの分周基準クロックＦ２を２分周器１２でさらに２分周して得られる８分周クロックを用いて生成されるものであるから、このＦsync信号Ｉも正常に再生できることになる。
【図面の簡単な説明】
【０１０４】
【図１】本発明による信号再生装置の一実施形態を示すブロック構成図である。
【図２】図１における位相代替処理回路の他の具体例を示すブロック構成図である。
【図３】図２における遅延手段の一具体例を示すブロック図である。
【図４】図２における遅延手段の他の具体例を示すブロック図である。
【図５】図１におけるＰＬＬ回路の動作を示すタイミング図である。
【図６】本発明による信号再生装置の基本構成を示すブロック構成図である。
【図７】シリアルＴＳ信号のＴＳパケットのフォーマットを示す図である。
【図８】図６におけるＳ／Ｐ変換器の動作を示すタイミング図である。
【図９】図６における各部の信号を示すタイミング図である。
【図１０】従来のＰＬＬ回路の動作を示すタイミング図である。
【図１１】ＦＰＵ装置を用いた従来のＴＳＬの無線伝送システムの一例を示すブロック構成図である。
【図１２】ＦＰＵ装置を用いた従来のＴＳＬの無線伝送システムの他の例を示すブロック構成図である。
【符号の説明】
【０１０５】
１ Ｓ／Ｐ変換器
３ メモリ
４ ４７ｈコード検出器
５ 位相比較器
６ ＬＰＦ
７ ＶＣＯ
８ 分周器
９ ＡＳＩ変調器
１０ フレーム検出器
１１，１２ ２分周器
１３ ２７０ＭＨｚ発振器
１４ 分周器
１５ 位相差検出回路
１６ 位相差分割・記憶回路
１７ 位相代替処理回路
１７ａ，１７ｂ 遅延手段
１７ｃ，１７ｄ 切替スイッチ
１８1〜１８m ＤＦＦ
１９ セレクタ
２０ レジスタ
２１ 一致検出器
２２ 乗算器
２３ カウンタ
２４ アンドゲート
【特許請求の範囲】
【請求項１】
４７ｈ(１６進数)コードで始まるＴＳパケットからなるＴＳ信号から、ＰＬＬ回路を用いて、該ＴＳ信号の正規のクロックを再生する信号再生装置であって、
該ＴＳ信号の該ＴＳパケット毎に該４７ｈコードを検出し、該４７ｈコードのタイミングで４７ｈコードパルスを出力する４７ｈコード検出器と、
該４７ｈコードパルスをｎ分周（ｎは２以上の整数）する分周器と、
該ＰＬＬ回路の分周器からの位相基準クロックと該分周器からの分周出力パルスとの位相差Δφを検出する位相差検出回路と、
該位相差検出回路で検出された位相差Δφをｎ個の位相差に分割し、該４７ｈコードパルスが該位相基準クロックよりも位相が進んでいるときと該４７ｈコードパルスが該位相基準クロックよりも位相が遅れているときとでの合計した大きさがΔφであるｎ個の分割位相差を生成し、記憶保持する位相差分割・記憶回路と、
該位相差分割・記憶回路で生成された該分割位相差をもとに、該４７ｈコードパルスが該位相基準クロックよりも位相が進んでいるときには、該位相差基準クロック毎に、該位相基準クロックよりも該分割位相差だけ位相が進んだ位相代替パルスを生成し、該４７ｈコードパルスが該位相基準クロックよりも位相が遅れているときには、該位相差基準クロック毎に、該位相基準クロックよりも該分割位相差だけ位相が遅れた位相代替パルスを生成する位相代替処理回路と
を設け、
該位相代替処理回路で生成された該位相代替パルスと該位相基準クロックとを該ＰＬＬ回路を構成する位相比較器に供給することを特徴とする信号再生装置。
【請求項２】
４７ｈ(１６進数)コードで始まるＴＳパケットからなるＴＳ信号から、ＰＬＬ回路を用いて、該ＴＳ信号の正規のクロックを再生する信号再生装置であって、
該ＴＳ信号の該ＴＳパケット毎に該４７ｈコードを検出し、該４７ｈコードのタイミングで４７ｈコードパルスを出力する４７ｈコード検出器と、
該４７ｈコードパルスをｎ分周（ｎは２以上の整数）する分周器と、
該ＰＬＬ回路の分周器からの位相基準クロックと該分周器からの分周出力パルスとの位相差Δφを検出する位相差検出回路と、
該位相差検出回路で検出された位相差Δφをｎ分割し、該４７ｈコードパルスが該位相基準クロックよりも位相が進んでいるときと該４７ｈコードパルスが該位相基準クロックよりも位相が遅れているときとでのΔφ／ｎの大きさのｎ個の分割位相差を生成し、記憶保持する位相差分割・記憶回路と、
該位相差分割・記憶回路で生成された該分割位相差をもとに、該４７ｈコードパルスが該位相基準クロックよりも位相が進んでいるときには、該位相基準クロックよりもΔφ／ｎだけ位相が進んだ位相代替パルスを生成し、該４７ｈコードパルスが該位相基準クロックよりも位相が遅れているときには、該位相基準クロックよりもΔφ／ｎだけ位相が遅れた位相代替パルスを生成する位相代替処理回路と
を設け、
該位相代替処理回路で生成された該位相代替パルスと該位相基準クロックとを該ＰＬＬ回路を構成する位相比較器に供給することを特徴とする信号再生装置。
【請求項１】
４７ｈ(１６進数)コードで始まるＴＳパケットからなるＴＳ信号から、ＰＬＬ回路を用いて、該ＴＳ信号の正規のクロックを再生する信号再生装置であって、
該ＴＳ信号の該ＴＳパケット毎に該４７ｈコードを検出し、該４７ｈコードのタイミングで４７ｈコードパルスを出力する４７ｈコード検出器と、
該４７ｈコードパルスをｎ分周（ｎは２以上の整数）する分周器と、
該ＰＬＬ回路の分周器からの位相基準クロックと該分周器からの分周出力パルスとの位相差Δφを検出する位相差検出回路と、
該位相差検出回路で検出された位相差Δφをｎ個の位相差に分割し、該４７ｈコードパルスが該位相基準クロックよりも位相が進んでいるときと該４７ｈコードパルスが該位相基準クロックよりも位相が遅れているときとでの合計した大きさがΔφであるｎ個の分割位相差を生成し、記憶保持する位相差分割・記憶回路と、
該位相差分割・記憶回路で生成された該分割位相差をもとに、該４７ｈコードパルスが該位相基準クロックよりも位相が進んでいるときには、該位相差基準クロック毎に、該位相基準クロックよりも該分割位相差だけ位相が進んだ位相代替パルスを生成し、該４７ｈコードパルスが該位相基準クロックよりも位相が遅れているときには、該位相差基準クロック毎に、該位相基準クロックよりも該分割位相差だけ位相が遅れた位相代替パルスを生成する位相代替処理回路と
を設け、
該位相代替処理回路で生成された該位相代替パルスと該位相基準クロックとを該ＰＬＬ回路を構成する位相比較器に供給することを特徴とする信号再生装置。
【請求項２】
４７ｈ(１６進数)コードで始まるＴＳパケットからなるＴＳ信号から、ＰＬＬ回路を用いて、該ＴＳ信号の正規のクロックを再生する信号再生装置であって、
該ＴＳ信号の該ＴＳパケット毎に該４７ｈコードを検出し、該４７ｈコードのタイミングで４７ｈコードパルスを出力する４７ｈコード検出器と、
該４７ｈコードパルスをｎ分周（ｎは２以上の整数）する分周器と、
該ＰＬＬ回路の分周器からの位相基準クロックと該分周器からの分周出力パルスとの位相差Δφを検出する位相差検出回路と、
該位相差検出回路で検出された位相差Δφをｎ分割し、該４７ｈコードパルスが該位相基準クロックよりも位相が進んでいるときと該４７ｈコードパルスが該位相基準クロックよりも位相が遅れているときとでのΔφ／ｎの大きさのｎ個の分割位相差を生成し、記憶保持する位相差分割・記憶回路と、
該位相差分割・記憶回路で生成された該分割位相差をもとに、該４７ｈコードパルスが該位相基準クロックよりも位相が進んでいるときには、該位相基準クロックよりもΔφ／ｎだけ位相が進んだ位相代替パルスを生成し、該４７ｈコードパルスが該位相基準クロックよりも位相が遅れているときには、該位相基準クロックよりもΔφ／ｎだけ位相が遅れた位相代替パルスを生成する位相代替処理回路と
を設け、
該位相代替処理回路で生成された該位相代替パルスと該位相基準クロックとを該ＰＬＬ回路を構成する位相比較器に供給することを特徴とする信号再生装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１０−６２８３０（Ｐ２０１０−６２８３０Ａ）
【公開日】平成２２年３月１８日（２０１０．３．１８）
【国際特許分類】
【出願番号】特願２００８−２２６０３０（Ｐ２００８−２２６０３０）
【出願日】平成２０年９月３日（２００８．９．３）
【出願人】（０００００１１２２）株式会社日立国際電気 (5,007)
【出願人】（０００００４３５２）日本放送協会 (2,206)
【Ｆターム（参考）】
【公開日】平成２２年３月１８日（２０１０．３．１８）
【国際特許分類】
【出願日】平成２０年９月３日（２００８．９．３）
【出願人】（０００００１１２２）株式会社日立国際電気 (5,007)
【出願人】（０００００４３５２）日本放送協会 (2,206)
【Ｆターム（参考）】
[ Back to top ]