ＤＬＬ回路及びこれを備える半導体装置
【課題】エイリアシングによるエイリアシングによる誤動作の発生が防止されたＤＬＬ回路を提供する。
【解決手段】外部クロック信号ＣＬＫを遅延させることによって内部クロック信号ＬＣＬＫを生成するディレイライン１１０と、ディレイライン１１０の遅延量を設定するカウンタ回路１３０と、外部クロック信号ＣＬＫの位相に基づいて位相判定信号ＰＤ０を生成する位相検出回路１４０と、外部クロック信号ＣＬＫに含まれるジッタ成分が所定の周波数以上であることに応答して、位相判定信号ＰＤに基づいたカウンタ回路１３０のカウント値の更新を禁止するアンチエイリアス回路２００とを備える。これにより、エイリアシングによる誤動作によって内部クロック信号ＬＣＬＫが誤った方向に連続制御されるという問題がなくなる。
【解決手段】外部クロック信号ＣＬＫを遅延させることによって内部クロック信号ＬＣＬＫを生成するディレイライン１１０と、ディレイライン１１０の遅延量を設定するカウンタ回路１３０と、外部クロック信号ＣＬＫの位相に基づいて位相判定信号ＰＤ０を生成する位相検出回路１４０と、外部クロック信号ＣＬＫに含まれるジッタ成分が所定の周波数以上であることに応答して、位相判定信号ＰＤに基づいたカウンタ回路１３０のカウント値の更新を禁止するアンチエイリアス回路２００とを備える。これにより、エイリアシングによる誤動作によって内部クロック信号ＬＣＬＫが誤った方向に連続制御されるという問題がなくなる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤＬＬ回路及びこれを備える半導体装置に関し、特に、クロック信号にジッタ成分が含まれる場合に用いることが好適なＤＬＬ回路及びこれを備える半導体装置に関する。
【背景技術】
【０００２】
近年、パーソナルコンピュータなどのメインメモリとして、クロックに同期した動作を行うシンクロナスメモリが広く使用されている。中でも、ＤＤＲ（Double Data Rate）型のシンクロナスメモリでは、入出力データを外部クロック信号に対して正確に同期させる必要があることから、外部クロック信号に同期した内部クロック信号を生成するためのＤＬＬ回路が必須である（特許文献１参照）。
【０００３】
外部クロック信号には、ジッタ成分が含まれる場合がある。ジッタ成分とはクロック周波数のゆらぎであり、このゆらぎは所定の周波数を有している。したがって、外部クロック信号にジッタ成分が含まれる場合、ＤＬＬ回路は内部クロック信号を外部クロック信号のジッタに追従させる必要がある。
【０００４】
しかしながら、サンプリング定理により、内部クロック信号の調整周波数、すなわちサンプリング周波数の１／２を超える周波数は再現することができない。このことは、外部クロック信号に含まれるジッタ成分がサンプリング周波数の１／２を超えている場合には、ＤＬＬ回路によって生成される内部クロック信号をジッタに追従させることができないことを意味する。
【０００５】
しかも、ジッタ成分がサンプリング周波数の１／２を超えるとエイリアシングが生じ、さらに、サンプリング周波数の整数倍に近いケースにおいては、ＤＬＬ回路が内部クロック信号を誤った方向に連続的に制御してしまうため、内部クロック信号の位相が所望の位相から大きくずれてしまうという問題があった。
【０００６】
図６は、内部クロック信号が誤った方向に連続的に制御される現象を説明するための波形図である。
【０００７】
図６に示す例では、サンプリング周波数をｆＳとし、ジッタ周波数をｆＪとした場合、
ｆＪ＞ｆＳ／２
であり、且つ、サンプリング周波数ｆＳとジッタ周波数をｆＪが近接している。このような場合、サンプリング点Ｓ１〜Ｓ１２まで連続して「位相遅れ」の判定となり、サンプリング点Ｓ１３以降図示しないサンプリング点まで連続して「位相進み」の判定となる。しかしながら、図６に示すように、実際のサンプリング点Ｓ１〜Ｓ１２までの期間に約１１周期のジッタ成分が現れており、１２回連続した「位相遅れ」の判定は誤りである。サンプリング点Ｓ１３以降についても同様であり、複数回連続した「位相進み」の判定は誤りである。このような誤動作が発生すると、ＤＬＬ回路は内部クロック信号の制御方向を誤った方向に連続制御してしまうため、所望の位相から大きくずれてしまう。
【０００８】
このような問題を解決するためには、サンプリング周波数を高くすることが有効である。しかしながら、内部クロック信号の調整にはある程度の時間が必要であることから、サンプリング周波数には限界がある。また、サンプリング周波数を高くすると、消費電力が増大するという問題もある。
【特許文献１】特開２００８−２１７９４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
このように、従来のＤＬＬ回路は、消費電力を増大させることなくエイリアシングによる誤動作の発生を防止することは困難であった。したがって、消費電力の増大を抑制しつつ、エイリアシングによる誤動作の発生を防止可能なＤＬＬ回路が望まれている。
【課題を解決するための手段】
【００１０】
本発明によるＤＬＬ回路は、第１のクロック信号を遅延させることによって第２のクロック信号を生成する第１のディレイラインと、第１のディレイラインの遅延量を設定するカウンタ回路と、第１のクロック信号の位相に基づいて位相判定信号を生成する位相検出回路と、第１のクロック信号に含まれるジッタ成分が所定の周波数以上であることに応答して、位相判定信号に基づいたカウンタ回路のカウント値の更新を禁止するアンチエイリアス回路とを備えることを特徴とする。
【００１１】
また、本発明による半導体装置は、上記のＤＬＬ回路と、第２のクロック信号に同期して外部出力信号を出力する出力バッファと、出力バッファと実質的に同一の回路構成を有し、第２のクロック信号に同期して第３のクロック信号を出力するするレプリカバッファとを備え、位相検出回路は、第１及び第３のクロック信号を比較することによって第１のクロック信号の位相を判定することを特徴とする。
【発明の効果】
【００１２】
このように、本発明によれば、エイリアシングによる誤動作が発生しうる条件を検知した場合にカウンタ回路の更新を禁止していることから、サンプリング周波数を高めることなく、ＤＬＬ回路の出力である第２のクロック信号が誤った方向に連続制御されるという問題がなくなる。しかも、カウンタ回路の更新を禁止した場合、更新に伴う電力消費が生じないことから、むしろ全体的な消費電力を削減することも可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１４】
図１は、本発明の好ましい第１の実施形態による半導体装置１０の構成を示すブロック図である。
【００１５】
図１に示すように、本実施形態による半導体装置１０は、内部出力信号ＤＲを出力する内部回路１１と、内部出力信号ＤＲに基づいて外部出力信号ＤＱを出力する出力バッファ１２と、出力バッファ１２の動作タイミングを制御するＤＬＬ回路１００とを備えている。内部回路１１については、半導体装置１０の種類によって異なり、例えば、本実施形態による半導体装置１０がＤＲＡＭであれば、メモリセルアレイ、カラムスイッチ、リードアンプなどが含まれる。
【００１６】
出力バッファ１２は、出力端子１３を介して外部出力信号ＤＱを外部に出力する回路であり、外部出力信号ＤＱの出力タイミングは、クロック端子１４を介して入力される外部クロック信号ＣＬＫ（第１のクロック信号）と同期している必要がある。出力バッファ１２の動作タイミングは、ＤＬＬ回路１００によって制御される。以下、ＤＬＬ回路の構成について詳細に説明する。
【００１７】
図１に示すように、ＤＬＬ回路１００は、ディレイライン１１０と、分周回路１２０と、カウンタ回路１３０と、位相検出回路１４０と、アンチエイリアス回路２００とを備えている。
【００１８】
ディレイライン１１０は、外部クロック信号ＣＬＫを遅延させることによって内部クロック信号ＬＣＬＫ（第２のクロック信号）を生成する回路である。特に限定されるものではないが、ディレイライン１１０には、相対的に粗い調整ピッチで外部クロック信号を遅延させるコースディレイラインと、相対的に細かい調整ピッチで外部クロック信号を遅延させるファインディレイラインを含んでいることが好ましい。
【００１９】
図１に示すように、内部クロック信号ＬＣＬＫは、出力バッファ１２及びレプリカバッファ１５に供給される。出力バッファ１２は、上述の通り、内部回路１１より供給される内部出力信号ＤＲを受け、これを外部出力信号ＤＱとして出力端子１３に供給する回路である。一方、レプリカバッファ１５は、出力バッファ１２と実質的に同一の回路構成を有しており、内部クロック信号ＬＣＬＫに同期してレプリカクロック信号ＲＣＬＫ（第３のクロック信号）を出力する回路である。これにより、レプリカクロック信号ＲＣＬＫの位相は、外部出力信号ＤＱの位相と正確に一致することになる。但し、レプリカバッファ１５を構成するトランジスタのサイズとしては、出力バッファ１２を構成するトランジスタのサイズと同一である必要はなく、インピーダンスが実質的に同じである限り、シュリンクしたトランジスタを用いても構わない。
【００２０】
分周回路１２０は、外部クロック信号ＣＬＫをＮ分周することによりサンプリングクロック信号ＳＹＮＣＬＫを生成する回路である。サンプリングクロック信号ＳＹＮＣＬＫは、カウンタ回路１３０及びアンチエイリアス回路２００に供給され、サンプリングのタイミングを示す同期信号として用いられる。分周回路１２０を用いている理由は、カウンタ回路１３０の更新及びディレイライン１１０の遅延量の変更にはある一定の時間が必要だからであり、外部クロック信号ＣＬＫの毎周期ごとにカウンタ回路１３０の更新及びディレイライン１１０の遅延量変更を行うことは困難だからである。また、カウンタ回路１３０の更新及びディレイライン１１０の遅延量変更を必要以上に高頻度に行うと、消費電力が大幅に増大するからである。特に限定されるものではないが、本実施形態では、分周回路１２０の分周数Ｎを８に設定している。つまり、外部クロック信号ＣＬＫの周波数をｆＣＬＫとし、サンプリングクロック信号ＳＹＮＣＬＫの周波数、つまりサンプリング周波数をｆＳとした場合、
ｆＳ＝ｆＣＬＫ／８
である。
【００２１】
カウンタ回路１３０は、ディレイライン１１０の遅延量を設定する回路であり、サンプリングクロック信号ＳＹＮＣＬＫに同期して、そのカウント値が更新される。カウント値の増減は、アンチエイリアス回路２００から供給されるアップダウン信号ＵＰＤＮに基づいて定められる。つまり、アップダウン信号ＵＰＤＮがアップカウントを示している場合、カウンタ回路１３０はサンプリングクロック信号ＳＹＮＣＬＫに同期してそのカウント値をアップカウントし、これにより、ディレイライン１１０の遅延量を増大させる。逆に、アップダウン信号ＵＰＤＮがダウンカウントを示している場合、カウンタ回路１３０はサンプリングクロック信号ＳＹＮＣＬＫに同期してそのカウント値をダウンカウントし、これにより、ディレイライン１１０の遅延量を減少させる。
【００２２】
カウンタ回路１３０におけるカウント値の更新は、アンチエイリアス回路２００から供給されるカウンタイネーブル信号ＣＥＮによって許可又は禁止される。つまり、サンプリングクロック信号ＳＹＮＣＬＫのアクティブエッジが現れた場合であっても、カウンタイネーブル信号ＣＥＮがディセーブル状態であれば、カウント値の更新は禁止される。したがって、カウント値の更新が許可されるのは、サンプリングクロック信号ＳＹＮＣＬＫのアクティブエッジが現れた時点で、カウンタイネーブル信号ＣＥＮがイネーブル状態である場合に限られる。
【００２３】
位相検出回路１４０は、外部クロック信号ＣＬＫとレプリカクロック信号ＲＣＬＫとの位相差を検出する回路である。上述の通り、レプリカクロック信号ＲＣＬＫの位相は外部出力信号ＤＱの位相と一致するよう、ディレイライン１１０によって調整されるが、電圧や温度などディレイライン１１０の遅延量に影響を与えるパラメータの変動や、外部クロック信号ＣＬＫ自体の周波数変動などによって、両者の位相は刻々と変化する。位相検出回路１４０はこのような変化を検出し、外部クロック信号ＣＬＫに対してレプリカクロック信号ＲＣＬＫが進んでいるか或いは遅れているかを判定する。判定は外部クロック信号ＣＬＫの毎周期ごとに行われ、その結果は位相判定信号ＰＤ０としてアンチエイリアス回路２００に供給され、カウンタ回路１３０のカウント値を更新に利用される。
【００２４】
アンチエイリアス回路２００は、外部クロック信号ＣＬＫ、サンプリングクロック信号ＳＹＮＣＬＫ及び位相判定信号ＰＤ０を受け、これらに基づいてアップダウン信号ＵＰＤＮ及びカウンタイネーブル信号ＣＥＮを生成する回路である。
【００２５】
アンチエイリアス回路２００の基本的な動作は次の通りである。すなわち、１サンプリング周期に亘って位相判定信号ＰＤ０を監視し、その結果、レプリカクロック信号ＲＣＬＫが進んでいると判定した場合には、アップダウン信号ＵＰＤＮをアップカウント状態とし、これによってディレイライン１１０の遅延量を増大させる。逆に、レプリカクロック信号ＲＣＬＫが遅れていると判定した場合には、アップダウン信号ＵＰＤＮをダウンカウント状態とし、これによってディレイライン１１０の遅延量を減少させる。さらに、外部クロック信号ＣＬＫに含まれるジッタ成分が所定の周波数以上であるか否かを判定し、その結果、ジッタの周波数が所定の周波数未満であればカウンタイネーブル信号ＣＥＮをイネーブル状態とし、逆に、ジッタの周波数が所定の周波数以上であればカウンタイネーブル信号ＣＥＮをディセーブル状態とする。
【００２６】
かかる動作により、カウンタ回路１３０の更新は、外部クロック信号ＣＬＫに含まれるジッタ成分が所定の周波数以上である場合には禁止されることになる。以下、アンチエイリアス回路２００について詳細に説明する。
【００２７】
図２は、アンチエイリアス回路２００の回路図である。
【００２８】
図２に示すように、アンチエイリアス回路２００は、サンプリングクロック信号ＳＹＮＣＬＫの立ち上がりエッジに応答してリセットパルスＲＳＴを生成するリセットパルス生成部２１０を有している。リセットパルス生成部２１０は、ディレイ素子２１１、インバータ２１２及びＮＡＮＤ回路２１３によって構成されている。リセットパルス生成部２１０によって生成されるリセットパルスＲＳＴは、ＳＲラッチ２２０，２３０のリセット入力端に共通に供給される。
【００２９】
ＳＲラッチ２２０は、ＮＡＮＤ回路２２１，２２２が循環接続された構成を有しており、そのセット入力端には、Ｄ−Ｆ／Ｆ回路２４０、インバータ２４１、ＮＡＮＤ回路２４２によって生成されるアップカウント信号ＵＰ０が供給される。Ｄ−Ｆ／Ｆ回路２４０は、外部クロック信号ＣＬＫに同期して位相判定信号ＰＤ０をラッチする回路である。
【００３０】
ＳＲラッチ２３０は、ＮＡＮＤ回路２３１，２３２が循環接続された構成を有しており、そのセット入力端には、Ｄ−Ｆ／Ｆ回路２４０及びＮＡＮＤ回路２４３によって生成されるダウンカウント信号ＤＮ０が供給される。
【００３１】
ＳＲラッチ２２０の出力ＵＰはＤ−Ｆ／Ｆ回路２５１に供給され、Ｄ−Ｆ／Ｆ回路２５１の出力はアップダウン信号ＵＰＤＮとして用いられる。Ｄ−Ｆ／Ｆ回路２５１は、外部クロック信号ＣＬＫに同期してＳＲラッチ２２０の出力をラッチする回路である。
【００３２】
さらに、ＳＲラッチ２２０，２３０の出力ＵＰ，ＤＮは、ＮＯＲ回路２６１及びインバータ２６２からなるＯＲ回路２６０に供給され、その出力ＣＥＮ０はＤ−Ｆ／Ｆ回路２５２に供給される。Ｄ−Ｆ／Ｆ回路２５２の出力はカウンタイネーブル信号ＣＥＮとして用いられる。Ｄ−Ｆ／Ｆ回路２５２は、外部クロック信号ＣＬＫに同期してＯＲ回路２６０の出力ＣＥＮ０をラッチする回路である。
【００３３】
このような回路構成により、リセットパルスＲＳＴが活性化するとＳＲラッチ２２０，２３０がリセットされる。これにより、位相判定信号ＰＤ０のレベルにかかわらず、カウンタイネーブル信号ＣＥＮはハイレベル（イネーブル状態）となる。一方、位相判定信号ＰＤ０のレベルに応じてＳＲラッチ２２０，２３０のいずれか一方がセットされるため、これに応じてアップダウン信号ＵＰＤＮのレベルが決まる。そして、同じサンプリング期間内において位相判定信号ＰＤ０の論理レベルが変化すると、ＳＲラッチ２２０，２３０の両方がセットされるため、カウンタイネーブル信号ＣＥＮはローレベル（ディセーブル状態）に変化する。
【００３４】
このように、アンチエイリアス回路２００は、同じサンプリング期間内において位相判定信号ＰＤ０が変化すると、カウンタイネーブル信号ＣＥＮをディセーブル状態とする動作を行う。次に、タイミングチャートを用いてアンチエイリアス回路２００の動作をより具体的に説明する。
【００３５】
図３は、アンチエイリアス回路２００の動作を説明するためのタイミングチャートである。
【００３６】
図３に示すように、アンチエイリアス回路２００は、外部クロック信号ＣＬＫの８周期ごとにリセットパルスＲＳＴを活性化させる。これは、サンプリングクロック信号ＳＹＮＣＬＫが外部クロック信号ＣＬＫを８分周した信号だからである。図３に示す例では、時刻ｔ１０においてサンプリングクロック信号ＳＹＮＣＬＫが活性化した後、外部クロック信号ＣＬＫの最初のアクティブエッジが到来する時点における位相判定信号ＰＤ０がハイレベルであることから、アップカウント信号ＵＰ０はハイレベルに固定され、ダウンカウント信号ＤＮ０はクロッキングする。その結果、ＳＲラッチ２２０はリセット状態を保持し、ＳＲラッチ２３０はセット状態となることから、アップダウン信号ＵＰＤＮはハイレベル、カウンタイネーブル信号ＣＥＮもハイレベルとなる。したがって、時刻ｔ２０におけるカウンタ回路１３０の更新動作が許可され、アップカウントが行われる。
【００３７】
時刻ｔ２０において次のサンプリングクロック信号ＳＹＮＣＬＫが活性化すると、ＳＲラッチ２２０，２３０が再びリセットされるが、時刻ｔ２０においてサンプリングクロック信号ＳＹＮＣＬＫが活性化した後、外部クロック信号ＣＬＫの最初のアクティブエッジが到来する時点における位相判定信号ＰＤ０がローレベルであることから、ダウンカウント信号ＤＮ０はハイレベルに固定され、アップカウント信号ＵＰ０はクロッキングする。その結果、ＳＲラッチ２３０はリセット状態を保持し、ＳＲラッチ２２０はセット状態となる。しかしながら、図３に示す例では、次にサンプリングクロック信号ＳＹＮＣＬＫが活性化する時刻ｔ３０より以前の時刻ｔ２１において、位相判定信号ＰＤ０のレベルが変化している。その結果、カウンタイネーブル信号ＣＥＮはローレベルとなり、時刻ｔ３０におけるカウンタ回路１３０の更新動作は禁止される。
【００３８】
このように、アンチエイリアス回路２００は、サンプリング期間中において位相判定信号ＰＤ０の論理レベルが変化しない場合、つまり、外部クロック信号ＣＬＫの８周期に亘って位相判定信号ＰＤ０が変化しない場合には、カウンタイネーブル信号ＣＥＮをイネーブル状態とする一方、サンプリング期間中において位相判定信号ＰＤ０の論理レベルが変化した場合には、カウンタイネーブル信号ＣＥＮをディセーブル状態とする。ここで、サンプリング期間中において位相判定信号ＰＤ０の論理レベルが変化しない場合とは、外部クロック信号ＣＬＫにジッタが含まれている場合であっても、ジッタの周波数ｆＪがサンプリング周波数ｆＳの１／２以下であることを意味する。
【００３９】
図４は、ジッタの周波数ｆＪとサンプリング周波数ｆＳとの関係を示す図であり、（ａ）はｆＪ＞ｆＳ／２である場合、（ｂ），（ｃ）はｆＪ＝ｆＳ／２である場合、（ｄ）はｆＪ＜ｆＳ／２である場合をそれぞれ示している。
【００４０】
図４（ａ）に示すように、ｆＪ＞ｆＳ／２である場合は、ジッタ成分による外部クロック信号ＣＬＫの遅れと進みの切り替わり点Ｘが全てのサンプリング周期Ｔに必ず含まれることになる。このような周波数を持ったジッタ成分はサンプリング定理により追従不可能であることから、アンチエイリアス回路２００によって遮断される。
【００４１】
一方、図４（ｂ），（ｃ）に示すように、ｆＪ＝ｆＳ／２である場合は、切り替わり点Ｘの出現周期とサンプリング周期が一致する。したがって、ジッタが図４（ｂ）に示す位相であれば、切り替わり点Ｘとサンプリング点Ｓとは一致し、ジッタが図４（ｃ）に示す位相であれば、切り替わり点Ｘが全てのサンプリング周期に含まれることになる。
【００４２】
これに対し、図４（ｄ）に示すように、ｆＪ＜ｆＳ／２である場合は、切り替わり点Ｘが含まれるサンプリング周期と、切り替わり点Ｘが含まれないサンプリング周期が必ず混在することになる。したがって、切り替わり点Ｘが含まれないサンプリング周期においてはカウンタ回路１３０の更新が許可され、切り替わり点Ｘが含まれるサンプリング周期においてはカウンタ回路１３０の更新が禁止されることになる。
【００４３】
このように、外部クロック信号ＣＬＫにＤＬＬ回路１００が追従不可能なジッタ成分が含まれている場合、カウンタ回路１３０の更新が禁止されることから、図６に示したようなエイリアシングによる誤動作の発生を防止することが可能となる。
【００４４】
但し、図４（ｄ）に示したように、ジッタの周波数ｆＪがサンプリング周波数ｆＳの１／２以下であっても、いずれかのサンプリング周期には必ず切り替わり点Ｘが発生することから、当該サンプリング周期においてはカウンタ回路１３０の更新が禁止されてしまう。このようなサンプリング周期は、ジッタの周波数ｆＪがサンプリング周波数ｆＳの１／２に近いほど高頻度に発生し、この場合にはカウンタ回路１３０の更新禁止が頻繁に発生する。このような場合であっても、ＤＬＬ回路１００は正しくロック状態を保つことができるが、アプリケーションによってこれが問題となるケースにおいては、同一サンプリング期間内において位相判定信号ＰＤ０が変化した場合であっても、所定のケースにおいてはカウンタ回路１３０の更新を許可するよう、アンチエイリアス回路２００を構成しても構わない。
【００４５】
具体的には、サンプリング期間中における位相判定信号ＰＤ０がＮ／２回を超えて連続して同じ値である場合に、カウンタ回路１３０の更新を許可しても構わない。ここで、Ｎとは分周回路１２０の分周数であり、上記実施形態では８である。したがって、この場合は、位相判定信号ＰＤ０が５回以上連続して同じ値であれば、カウンタ回路１３０の更新が許可される。同様に、分周回路１２０の分周数Ｎが１６であれば、位相判定信号ＰＤ０が９回以上連続して同じ値であれば、カウンタ回路１３０の更新が許可される。これによれば、エイリアシングによる誤動作をある程度防止しつつ、カウンタ回路１３０の更新を高頻度に行うことが可能となる。これに対し、サンプリング期間中における位相判定信号ＰＤ０の連続回数がＮ／２回以下である場合には、カウンタ回路１３０の更新を許可すべきではない。このようなケースにおいてカウンタ回路１３０の更新を許可すると、エイリアシングを十分に除去することができないからである。
【００４６】
また、ノイズ等によって、同一サンプリング期間中に位相判定信号ＰＤ０が１回だけ異なる論理レベルとなるケースも考えられる。したがって、このようなケースにおいてカウンタ回路１３０の更新を禁止すると、ノイズの影響を受けやすくなる可能性もある。このような問題を解決するためには、同一サンプリング期間中に位相判定信号ＰＤ０が１回だけ異なる論理レベルとなった場合には、これをノイズとみなして無視しても構わない。つまり、分周数Ｎが８である場合には、連続／不連続を問わず、位相判定信号ＰＤ０が７回以上同じ値であればカウンタ回路１３０の更新を許可すればよい。同様に、分周数Ｎが１６である場合には、連続／不連続を問わず、位相判定信号ＰＤ０が１５回以上同じ値であればカウンタ回路１３０の更新を許可すればよい。
【００４７】
尚、分周数Ｎが大きい場合には、位相判定信号ＰＤ０が２回だけ（又はそれ以上）異なる論理レベルとなったケースにおいても、これをノイズとみなして無視しても構わない。例えば、分周数Ｎが１６である場合には、連続／不連続を問わず、位相判定信号ＰＤ０が１４回以上同じ値であればカウンタ回路１３０の更新を許可しても構わないし、分周数Ｎが３２である場合には、連続／不連続を問わず、位相判定信号ＰＤ０が３０回以上同じ値であればカウンタ回路１３０の更新を許可しても構わない。異なる論理レベルとなる２回又はそれ以上の位相判定信号ＰＤ０を無視する場合には、これら位相判定信号ＰＤ０が不連続に発生したものであることを条件とすることも好ましい。ノイズによる位相判定信号ＰＤ０の反転は不規則に発生するものと考えられるからである。
【００４８】
逆に、ジッタの影響をより確実に排除する必要がある場合には、サンプリング周期を超える期間に亘って位相判定信号ＰＤ０を監視し、当該期間中において位相判定信号ＰＤ０が変化しない場合にカウンタイネーブル信号ＣＥＮをイネーブル状態とすればよい。これによれば、カウンタイネーブル信号ＣＥＮがイネーブル状態となる条件がより厳しくなるが、より低周波のジッタ成分を除去することが可能となる。
【００４９】
以上説明したように、本実施形態によれば、サンプリング定理により再現することができないジッタが遮断されることから、サンプリング周波数を高めることなく、ＤＬＬ回路１００の出力である内部クロック信号ＬＣＬＫの誤差を低減することが可能となる。しかも、カウンタ回路１３０の無駄な更新を行わないことから、消費電力を削減することも可能となる。
【００５０】
次に、本発明の好ましい第２の実施形態について説明する。
【００５１】
図５は、本発明の好ましい第２の実施形態による半導体装置２０の構成を示すブロック図である。
【００５２】
図５に示すように、本実施形態による半導体装置２０は、ディレイライン１６０、カウンタ回路１７０及びデューティ検出回路１８０をさらに備え、これら２つのディレイライン１１０，１６０の出力を信号合成器１９０によって合成することによって内部クロック信号ＬＣＬＫを生成する。その他の点については上述した第１の実施形態による半導体装置１０と基本的に同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５３】
ディレイライン１６０及びカウンタ回路１７０は、インバータ２５０によって反転した外部クロック信号ＣＬＫのデューティを補正するデューティ補正回路を構成する。具体的には、ディレイライン１６０は、外部クロック信号ＣＬＫの立ち下がりエッジの位置を調整することによって内部クロック信号ＬＣＬＫのデューティを調整する。その調整量は、カウンタ回路１７０によって定められる。一方、ディレイライン１１０は、外部クロック信号ＣＬＫの立ち上がりエッジの位置を調整することによって内部クロック信号ＬＣＬＫの位相を調整する。これにより、信号合成器１９０によって生成される内部クロック信号ＬＣＬＫは、位相及びデューティとも正しく調整された信号となる。
【００５４】
カウンタ回路１７０は、ディレイライン１６０の遅延量を設定する回路であり、サンプリングクロック信号ＳＹＮＣＬＫに同期して、そのカウント値が更新される。カウント値の増減は、デューティ検出回路１８０から供給されるアップダウン信号ＵＰＤＮ１に基づいて定められる。つまり、アップダウン信号ＵＰＤＮ１がアップカウントを示している場合、カウンタ回路１７０はサンプリングクロック信号ＳＹＮＣＬＫに同期してそのカウント値をアップカウントし、これにより、ディレイライン１６０の遅延量を増大させる。逆に、アップダウン信号ＵＰＤＮ１がダウンカウントを示している場合、カウンタ回路１７０はサンプリングクロック信号ＳＹＮＣＬＫに同期してそのカウント値をダウンカウントし、これにより、ディレイライン１６０の遅延量を減少させる。
【００５５】
デューティ検出回路１８０は、ディレイライン１１０，１６０に基づいて、内部クロック信号ＬＣＬＫのデューティを検出する回路である。
【００５６】
カウンタ回路１７０におけるカウント値の更新は、アンチエイリアス回路２００から供給されるカウンタイネーブル信号ＣＥＮによって許可又は禁止される。すなわち、カウンタイネーブル信号ＣＥＮがディセーブル状態になると、カウンタ回路１３０だけでなく、カウンタ回路１７０についてもカウント値の更新が禁止されることになる。これにより、デューティ調整側においても、追従不可能なジッタの影響によって誤った方向にデューティが調整され続けるという問題がなくなる。
【００５７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【図面の簡単な説明】
【００５８】
【図１】本発明の好ましい第１の実施形態による半導体装置１０の構成を示すブロック図である。
【図２】アンチエイリアス回路２００の回路図である。
【図３】アンチエイリアス回路２００の動作を説明するためのタイミングチャートである。
【図４】ジッタの周波数ｆＪとサンプリング周波数ｆＳとの関係を示す図であり、（ａ）はｆＪ＞ｆＳ／２である場合、（ｂ），（ｃ）はｆＪ＝ｆＳ／２である場合、（ｄ）はｆＪ＜ｆＳ／２である場合をそれぞれ示している。
【図５】本発明の好ましい第２の実施形態による半導体装置２０の構成を示すブロック図である。
【図６】エイリアシングによる誤動作が発生するメカニズムを説明するための波形図である。
【符号の説明】
【００５９】
１０，２０ 半導体装置
１１ 内部回路
１２ 出力バッファ
１３ 出力端子
１４ クロック端子
１５ レプリカバッファ
１００ ＤＬＬ回路
１１０，１６０ ディレイライン
１２０ 分周回路
１３０，１７０ カウンタ回路
１４０ 位相検出回路
１９０ 信号合成器
２００ アンチエイリアス回路
２１０ リセットパルス生成部
２２０，２３０ ＳＲラッチ
ＣＬＫ 外部クロック信号
ＬＣＬＫ 内部クロック信号
ＲＣＬＫ レプリカクロック信号
ＳＹＮＣＬＫ サンプリングクロック信号
【技術分野】
【０００１】
本発明はＤＬＬ回路及びこれを備える半導体装置に関し、特に、クロック信号にジッタ成分が含まれる場合に用いることが好適なＤＬＬ回路及びこれを備える半導体装置に関する。
【背景技術】
【０００２】
近年、パーソナルコンピュータなどのメインメモリとして、クロックに同期した動作を行うシンクロナスメモリが広く使用されている。中でも、ＤＤＲ（Double Data Rate）型のシンクロナスメモリでは、入出力データを外部クロック信号に対して正確に同期させる必要があることから、外部クロック信号に同期した内部クロック信号を生成するためのＤＬＬ回路が必須である（特許文献１参照）。
【０００３】
外部クロック信号には、ジッタ成分が含まれる場合がある。ジッタ成分とはクロック周波数のゆらぎであり、このゆらぎは所定の周波数を有している。したがって、外部クロック信号にジッタ成分が含まれる場合、ＤＬＬ回路は内部クロック信号を外部クロック信号のジッタに追従させる必要がある。
【０００４】
しかしながら、サンプリング定理により、内部クロック信号の調整周波数、すなわちサンプリング周波数の１／２を超える周波数は再現することができない。このことは、外部クロック信号に含まれるジッタ成分がサンプリング周波数の１／２を超えている場合には、ＤＬＬ回路によって生成される内部クロック信号をジッタに追従させることができないことを意味する。
【０００５】
しかも、ジッタ成分がサンプリング周波数の１／２を超えるとエイリアシングが生じ、さらに、サンプリング周波数の整数倍に近いケースにおいては、ＤＬＬ回路が内部クロック信号を誤った方向に連続的に制御してしまうため、内部クロック信号の位相が所望の位相から大きくずれてしまうという問題があった。
【０００６】
図６は、内部クロック信号が誤った方向に連続的に制御される現象を説明するための波形図である。
【０００７】
図６に示す例では、サンプリング周波数をｆＳとし、ジッタ周波数をｆＪとした場合、
ｆＪ＞ｆＳ／２
であり、且つ、サンプリング周波数ｆＳとジッタ周波数をｆＪが近接している。このような場合、サンプリング点Ｓ１〜Ｓ１２まで連続して「位相遅れ」の判定となり、サンプリング点Ｓ１３以降図示しないサンプリング点まで連続して「位相進み」の判定となる。しかしながら、図６に示すように、実際のサンプリング点Ｓ１〜Ｓ１２までの期間に約１１周期のジッタ成分が現れており、１２回連続した「位相遅れ」の判定は誤りである。サンプリング点Ｓ１３以降についても同様であり、複数回連続した「位相進み」の判定は誤りである。このような誤動作が発生すると、ＤＬＬ回路は内部クロック信号の制御方向を誤った方向に連続制御してしまうため、所望の位相から大きくずれてしまう。
【０００８】
このような問題を解決するためには、サンプリング周波数を高くすることが有効である。しかしながら、内部クロック信号の調整にはある程度の時間が必要であることから、サンプリング周波数には限界がある。また、サンプリング周波数を高くすると、消費電力が増大するという問題もある。
【特許文献１】特開２００８−２１７９４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
このように、従来のＤＬＬ回路は、消費電力を増大させることなくエイリアシングによる誤動作の発生を防止することは困難であった。したがって、消費電力の増大を抑制しつつ、エイリアシングによる誤動作の発生を防止可能なＤＬＬ回路が望まれている。
【課題を解決するための手段】
【００１０】
本発明によるＤＬＬ回路は、第１のクロック信号を遅延させることによって第２のクロック信号を生成する第１のディレイラインと、第１のディレイラインの遅延量を設定するカウンタ回路と、第１のクロック信号の位相に基づいて位相判定信号を生成する位相検出回路と、第１のクロック信号に含まれるジッタ成分が所定の周波数以上であることに応答して、位相判定信号に基づいたカウンタ回路のカウント値の更新を禁止するアンチエイリアス回路とを備えることを特徴とする。
【００１１】
また、本発明による半導体装置は、上記のＤＬＬ回路と、第２のクロック信号に同期して外部出力信号を出力する出力バッファと、出力バッファと実質的に同一の回路構成を有し、第２のクロック信号に同期して第３のクロック信号を出力するするレプリカバッファとを備え、位相検出回路は、第１及び第３のクロック信号を比較することによって第１のクロック信号の位相を判定することを特徴とする。
【発明の効果】
【００１２】
このように、本発明によれば、エイリアシングによる誤動作が発生しうる条件を検知した場合にカウンタ回路の更新を禁止していることから、サンプリング周波数を高めることなく、ＤＬＬ回路の出力である第２のクロック信号が誤った方向に連続制御されるという問題がなくなる。しかも、カウンタ回路の更新を禁止した場合、更新に伴う電力消費が生じないことから、むしろ全体的な消費電力を削減することも可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１４】
図１は、本発明の好ましい第１の実施形態による半導体装置１０の構成を示すブロック図である。
【００１５】
図１に示すように、本実施形態による半導体装置１０は、内部出力信号ＤＲを出力する内部回路１１と、内部出力信号ＤＲに基づいて外部出力信号ＤＱを出力する出力バッファ１２と、出力バッファ１２の動作タイミングを制御するＤＬＬ回路１００とを備えている。内部回路１１については、半導体装置１０の種類によって異なり、例えば、本実施形態による半導体装置１０がＤＲＡＭであれば、メモリセルアレイ、カラムスイッチ、リードアンプなどが含まれる。
【００１６】
出力バッファ１２は、出力端子１３を介して外部出力信号ＤＱを外部に出力する回路であり、外部出力信号ＤＱの出力タイミングは、クロック端子１４を介して入力される外部クロック信号ＣＬＫ（第１のクロック信号）と同期している必要がある。出力バッファ１２の動作タイミングは、ＤＬＬ回路１００によって制御される。以下、ＤＬＬ回路の構成について詳細に説明する。
【００１７】
図１に示すように、ＤＬＬ回路１００は、ディレイライン１１０と、分周回路１２０と、カウンタ回路１３０と、位相検出回路１４０と、アンチエイリアス回路２００とを備えている。
【００１８】
ディレイライン１１０は、外部クロック信号ＣＬＫを遅延させることによって内部クロック信号ＬＣＬＫ（第２のクロック信号）を生成する回路である。特に限定されるものではないが、ディレイライン１１０には、相対的に粗い調整ピッチで外部クロック信号を遅延させるコースディレイラインと、相対的に細かい調整ピッチで外部クロック信号を遅延させるファインディレイラインを含んでいることが好ましい。
【００１９】
図１に示すように、内部クロック信号ＬＣＬＫは、出力バッファ１２及びレプリカバッファ１５に供給される。出力バッファ１２は、上述の通り、内部回路１１より供給される内部出力信号ＤＲを受け、これを外部出力信号ＤＱとして出力端子１３に供給する回路である。一方、レプリカバッファ１５は、出力バッファ１２と実質的に同一の回路構成を有しており、内部クロック信号ＬＣＬＫに同期してレプリカクロック信号ＲＣＬＫ（第３のクロック信号）を出力する回路である。これにより、レプリカクロック信号ＲＣＬＫの位相は、外部出力信号ＤＱの位相と正確に一致することになる。但し、レプリカバッファ１５を構成するトランジスタのサイズとしては、出力バッファ１２を構成するトランジスタのサイズと同一である必要はなく、インピーダンスが実質的に同じである限り、シュリンクしたトランジスタを用いても構わない。
【００２０】
分周回路１２０は、外部クロック信号ＣＬＫをＮ分周することによりサンプリングクロック信号ＳＹＮＣＬＫを生成する回路である。サンプリングクロック信号ＳＹＮＣＬＫは、カウンタ回路１３０及びアンチエイリアス回路２００に供給され、サンプリングのタイミングを示す同期信号として用いられる。分周回路１２０を用いている理由は、カウンタ回路１３０の更新及びディレイライン１１０の遅延量の変更にはある一定の時間が必要だからであり、外部クロック信号ＣＬＫの毎周期ごとにカウンタ回路１３０の更新及びディレイライン１１０の遅延量変更を行うことは困難だからである。また、カウンタ回路１３０の更新及びディレイライン１１０の遅延量変更を必要以上に高頻度に行うと、消費電力が大幅に増大するからである。特に限定されるものではないが、本実施形態では、分周回路１２０の分周数Ｎを８に設定している。つまり、外部クロック信号ＣＬＫの周波数をｆＣＬＫとし、サンプリングクロック信号ＳＹＮＣＬＫの周波数、つまりサンプリング周波数をｆＳとした場合、
ｆＳ＝ｆＣＬＫ／８
である。
【００２１】
カウンタ回路１３０は、ディレイライン１１０の遅延量を設定する回路であり、サンプリングクロック信号ＳＹＮＣＬＫに同期して、そのカウント値が更新される。カウント値の増減は、アンチエイリアス回路２００から供給されるアップダウン信号ＵＰＤＮに基づいて定められる。つまり、アップダウン信号ＵＰＤＮがアップカウントを示している場合、カウンタ回路１３０はサンプリングクロック信号ＳＹＮＣＬＫに同期してそのカウント値をアップカウントし、これにより、ディレイライン１１０の遅延量を増大させる。逆に、アップダウン信号ＵＰＤＮがダウンカウントを示している場合、カウンタ回路１３０はサンプリングクロック信号ＳＹＮＣＬＫに同期してそのカウント値をダウンカウントし、これにより、ディレイライン１１０の遅延量を減少させる。
【００２２】
カウンタ回路１３０におけるカウント値の更新は、アンチエイリアス回路２００から供給されるカウンタイネーブル信号ＣＥＮによって許可又は禁止される。つまり、サンプリングクロック信号ＳＹＮＣＬＫのアクティブエッジが現れた場合であっても、カウンタイネーブル信号ＣＥＮがディセーブル状態であれば、カウント値の更新は禁止される。したがって、カウント値の更新が許可されるのは、サンプリングクロック信号ＳＹＮＣＬＫのアクティブエッジが現れた時点で、カウンタイネーブル信号ＣＥＮがイネーブル状態である場合に限られる。
【００２３】
位相検出回路１４０は、外部クロック信号ＣＬＫとレプリカクロック信号ＲＣＬＫとの位相差を検出する回路である。上述の通り、レプリカクロック信号ＲＣＬＫの位相は外部出力信号ＤＱの位相と一致するよう、ディレイライン１１０によって調整されるが、電圧や温度などディレイライン１１０の遅延量に影響を与えるパラメータの変動や、外部クロック信号ＣＬＫ自体の周波数変動などによって、両者の位相は刻々と変化する。位相検出回路１４０はこのような変化を検出し、外部クロック信号ＣＬＫに対してレプリカクロック信号ＲＣＬＫが進んでいるか或いは遅れているかを判定する。判定は外部クロック信号ＣＬＫの毎周期ごとに行われ、その結果は位相判定信号ＰＤ０としてアンチエイリアス回路２００に供給され、カウンタ回路１３０のカウント値を更新に利用される。
【００２４】
アンチエイリアス回路２００は、外部クロック信号ＣＬＫ、サンプリングクロック信号ＳＹＮＣＬＫ及び位相判定信号ＰＤ０を受け、これらに基づいてアップダウン信号ＵＰＤＮ及びカウンタイネーブル信号ＣＥＮを生成する回路である。
【００２５】
アンチエイリアス回路２００の基本的な動作は次の通りである。すなわち、１サンプリング周期に亘って位相判定信号ＰＤ０を監視し、その結果、レプリカクロック信号ＲＣＬＫが進んでいると判定した場合には、アップダウン信号ＵＰＤＮをアップカウント状態とし、これによってディレイライン１１０の遅延量を増大させる。逆に、レプリカクロック信号ＲＣＬＫが遅れていると判定した場合には、アップダウン信号ＵＰＤＮをダウンカウント状態とし、これによってディレイライン１１０の遅延量を減少させる。さらに、外部クロック信号ＣＬＫに含まれるジッタ成分が所定の周波数以上であるか否かを判定し、その結果、ジッタの周波数が所定の周波数未満であればカウンタイネーブル信号ＣＥＮをイネーブル状態とし、逆に、ジッタの周波数が所定の周波数以上であればカウンタイネーブル信号ＣＥＮをディセーブル状態とする。
【００２６】
かかる動作により、カウンタ回路１３０の更新は、外部クロック信号ＣＬＫに含まれるジッタ成分が所定の周波数以上である場合には禁止されることになる。以下、アンチエイリアス回路２００について詳細に説明する。
【００２７】
図２は、アンチエイリアス回路２００の回路図である。
【００２８】
図２に示すように、アンチエイリアス回路２００は、サンプリングクロック信号ＳＹＮＣＬＫの立ち上がりエッジに応答してリセットパルスＲＳＴを生成するリセットパルス生成部２１０を有している。リセットパルス生成部２１０は、ディレイ素子２１１、インバータ２１２及びＮＡＮＤ回路２１３によって構成されている。リセットパルス生成部２１０によって生成されるリセットパルスＲＳＴは、ＳＲラッチ２２０，２３０のリセット入力端に共通に供給される。
【００２９】
ＳＲラッチ２２０は、ＮＡＮＤ回路２２１，２２２が循環接続された構成を有しており、そのセット入力端には、Ｄ−Ｆ／Ｆ回路２４０、インバータ２４１、ＮＡＮＤ回路２４２によって生成されるアップカウント信号ＵＰ０が供給される。Ｄ−Ｆ／Ｆ回路２４０は、外部クロック信号ＣＬＫに同期して位相判定信号ＰＤ０をラッチする回路である。
【００３０】
ＳＲラッチ２３０は、ＮＡＮＤ回路２３１，２３２が循環接続された構成を有しており、そのセット入力端には、Ｄ−Ｆ／Ｆ回路２４０及びＮＡＮＤ回路２４３によって生成されるダウンカウント信号ＤＮ０が供給される。
【００３１】
ＳＲラッチ２２０の出力ＵＰはＤ−Ｆ／Ｆ回路２５１に供給され、Ｄ−Ｆ／Ｆ回路２５１の出力はアップダウン信号ＵＰＤＮとして用いられる。Ｄ−Ｆ／Ｆ回路２５１は、外部クロック信号ＣＬＫに同期してＳＲラッチ２２０の出力をラッチする回路である。
【００３２】
さらに、ＳＲラッチ２２０，２３０の出力ＵＰ，ＤＮは、ＮＯＲ回路２６１及びインバータ２６２からなるＯＲ回路２６０に供給され、その出力ＣＥＮ０はＤ−Ｆ／Ｆ回路２５２に供給される。Ｄ−Ｆ／Ｆ回路２５２の出力はカウンタイネーブル信号ＣＥＮとして用いられる。Ｄ−Ｆ／Ｆ回路２５２は、外部クロック信号ＣＬＫに同期してＯＲ回路２６０の出力ＣＥＮ０をラッチする回路である。
【００３３】
このような回路構成により、リセットパルスＲＳＴが活性化するとＳＲラッチ２２０，２３０がリセットされる。これにより、位相判定信号ＰＤ０のレベルにかかわらず、カウンタイネーブル信号ＣＥＮはハイレベル（イネーブル状態）となる。一方、位相判定信号ＰＤ０のレベルに応じてＳＲラッチ２２０，２３０のいずれか一方がセットされるため、これに応じてアップダウン信号ＵＰＤＮのレベルが決まる。そして、同じサンプリング期間内において位相判定信号ＰＤ０の論理レベルが変化すると、ＳＲラッチ２２０，２３０の両方がセットされるため、カウンタイネーブル信号ＣＥＮはローレベル（ディセーブル状態）に変化する。
【００３４】
このように、アンチエイリアス回路２００は、同じサンプリング期間内において位相判定信号ＰＤ０が変化すると、カウンタイネーブル信号ＣＥＮをディセーブル状態とする動作を行う。次に、タイミングチャートを用いてアンチエイリアス回路２００の動作をより具体的に説明する。
【００３５】
図３は、アンチエイリアス回路２００の動作を説明するためのタイミングチャートである。
【００３６】
図３に示すように、アンチエイリアス回路２００は、外部クロック信号ＣＬＫの８周期ごとにリセットパルスＲＳＴを活性化させる。これは、サンプリングクロック信号ＳＹＮＣＬＫが外部クロック信号ＣＬＫを８分周した信号だからである。図３に示す例では、時刻ｔ１０においてサンプリングクロック信号ＳＹＮＣＬＫが活性化した後、外部クロック信号ＣＬＫの最初のアクティブエッジが到来する時点における位相判定信号ＰＤ０がハイレベルであることから、アップカウント信号ＵＰ０はハイレベルに固定され、ダウンカウント信号ＤＮ０はクロッキングする。その結果、ＳＲラッチ２２０はリセット状態を保持し、ＳＲラッチ２３０はセット状態となることから、アップダウン信号ＵＰＤＮはハイレベル、カウンタイネーブル信号ＣＥＮもハイレベルとなる。したがって、時刻ｔ２０におけるカウンタ回路１３０の更新動作が許可され、アップカウントが行われる。
【００３７】
時刻ｔ２０において次のサンプリングクロック信号ＳＹＮＣＬＫが活性化すると、ＳＲラッチ２２０，２３０が再びリセットされるが、時刻ｔ２０においてサンプリングクロック信号ＳＹＮＣＬＫが活性化した後、外部クロック信号ＣＬＫの最初のアクティブエッジが到来する時点における位相判定信号ＰＤ０がローレベルであることから、ダウンカウント信号ＤＮ０はハイレベルに固定され、アップカウント信号ＵＰ０はクロッキングする。その結果、ＳＲラッチ２３０はリセット状態を保持し、ＳＲラッチ２２０はセット状態となる。しかしながら、図３に示す例では、次にサンプリングクロック信号ＳＹＮＣＬＫが活性化する時刻ｔ３０より以前の時刻ｔ２１において、位相判定信号ＰＤ０のレベルが変化している。その結果、カウンタイネーブル信号ＣＥＮはローレベルとなり、時刻ｔ３０におけるカウンタ回路１３０の更新動作は禁止される。
【００３８】
このように、アンチエイリアス回路２００は、サンプリング期間中において位相判定信号ＰＤ０の論理レベルが変化しない場合、つまり、外部クロック信号ＣＬＫの８周期に亘って位相判定信号ＰＤ０が変化しない場合には、カウンタイネーブル信号ＣＥＮをイネーブル状態とする一方、サンプリング期間中において位相判定信号ＰＤ０の論理レベルが変化した場合には、カウンタイネーブル信号ＣＥＮをディセーブル状態とする。ここで、サンプリング期間中において位相判定信号ＰＤ０の論理レベルが変化しない場合とは、外部クロック信号ＣＬＫにジッタが含まれている場合であっても、ジッタの周波数ｆＪがサンプリング周波数ｆＳの１／２以下であることを意味する。
【００３９】
図４は、ジッタの周波数ｆＪとサンプリング周波数ｆＳとの関係を示す図であり、（ａ）はｆＪ＞ｆＳ／２である場合、（ｂ），（ｃ）はｆＪ＝ｆＳ／２である場合、（ｄ）はｆＪ＜ｆＳ／２である場合をそれぞれ示している。
【００４０】
図４（ａ）に示すように、ｆＪ＞ｆＳ／２である場合は、ジッタ成分による外部クロック信号ＣＬＫの遅れと進みの切り替わり点Ｘが全てのサンプリング周期Ｔに必ず含まれることになる。このような周波数を持ったジッタ成分はサンプリング定理により追従不可能であることから、アンチエイリアス回路２００によって遮断される。
【００４１】
一方、図４（ｂ），（ｃ）に示すように、ｆＪ＝ｆＳ／２である場合は、切り替わり点Ｘの出現周期とサンプリング周期が一致する。したがって、ジッタが図４（ｂ）に示す位相であれば、切り替わり点Ｘとサンプリング点Ｓとは一致し、ジッタが図４（ｃ）に示す位相であれば、切り替わり点Ｘが全てのサンプリング周期に含まれることになる。
【００４２】
これに対し、図４（ｄ）に示すように、ｆＪ＜ｆＳ／２である場合は、切り替わり点Ｘが含まれるサンプリング周期と、切り替わり点Ｘが含まれないサンプリング周期が必ず混在することになる。したがって、切り替わり点Ｘが含まれないサンプリング周期においてはカウンタ回路１３０の更新が許可され、切り替わり点Ｘが含まれるサンプリング周期においてはカウンタ回路１３０の更新が禁止されることになる。
【００４３】
このように、外部クロック信号ＣＬＫにＤＬＬ回路１００が追従不可能なジッタ成分が含まれている場合、カウンタ回路１３０の更新が禁止されることから、図６に示したようなエイリアシングによる誤動作の発生を防止することが可能となる。
【００４４】
但し、図４（ｄ）に示したように、ジッタの周波数ｆＪがサンプリング周波数ｆＳの１／２以下であっても、いずれかのサンプリング周期には必ず切り替わり点Ｘが発生することから、当該サンプリング周期においてはカウンタ回路１３０の更新が禁止されてしまう。このようなサンプリング周期は、ジッタの周波数ｆＪがサンプリング周波数ｆＳの１／２に近いほど高頻度に発生し、この場合にはカウンタ回路１３０の更新禁止が頻繁に発生する。このような場合であっても、ＤＬＬ回路１００は正しくロック状態を保つことができるが、アプリケーションによってこれが問題となるケースにおいては、同一サンプリング期間内において位相判定信号ＰＤ０が変化した場合であっても、所定のケースにおいてはカウンタ回路１３０の更新を許可するよう、アンチエイリアス回路２００を構成しても構わない。
【００４５】
具体的には、サンプリング期間中における位相判定信号ＰＤ０がＮ／２回を超えて連続して同じ値である場合に、カウンタ回路１３０の更新を許可しても構わない。ここで、Ｎとは分周回路１２０の分周数であり、上記実施形態では８である。したがって、この場合は、位相判定信号ＰＤ０が５回以上連続して同じ値であれば、カウンタ回路１３０の更新が許可される。同様に、分周回路１２０の分周数Ｎが１６であれば、位相判定信号ＰＤ０が９回以上連続して同じ値であれば、カウンタ回路１３０の更新が許可される。これによれば、エイリアシングによる誤動作をある程度防止しつつ、カウンタ回路１３０の更新を高頻度に行うことが可能となる。これに対し、サンプリング期間中における位相判定信号ＰＤ０の連続回数がＮ／２回以下である場合には、カウンタ回路１３０の更新を許可すべきではない。このようなケースにおいてカウンタ回路１３０の更新を許可すると、エイリアシングを十分に除去することができないからである。
【００４６】
また、ノイズ等によって、同一サンプリング期間中に位相判定信号ＰＤ０が１回だけ異なる論理レベルとなるケースも考えられる。したがって、このようなケースにおいてカウンタ回路１３０の更新を禁止すると、ノイズの影響を受けやすくなる可能性もある。このような問題を解決するためには、同一サンプリング期間中に位相判定信号ＰＤ０が１回だけ異なる論理レベルとなった場合には、これをノイズとみなして無視しても構わない。つまり、分周数Ｎが８である場合には、連続／不連続を問わず、位相判定信号ＰＤ０が７回以上同じ値であればカウンタ回路１３０の更新を許可すればよい。同様に、分周数Ｎが１６である場合には、連続／不連続を問わず、位相判定信号ＰＤ０が１５回以上同じ値であればカウンタ回路１３０の更新を許可すればよい。
【００４７】
尚、分周数Ｎが大きい場合には、位相判定信号ＰＤ０が２回だけ（又はそれ以上）異なる論理レベルとなったケースにおいても、これをノイズとみなして無視しても構わない。例えば、分周数Ｎが１６である場合には、連続／不連続を問わず、位相判定信号ＰＤ０が１４回以上同じ値であればカウンタ回路１３０の更新を許可しても構わないし、分周数Ｎが３２である場合には、連続／不連続を問わず、位相判定信号ＰＤ０が３０回以上同じ値であればカウンタ回路１３０の更新を許可しても構わない。異なる論理レベルとなる２回又はそれ以上の位相判定信号ＰＤ０を無視する場合には、これら位相判定信号ＰＤ０が不連続に発生したものであることを条件とすることも好ましい。ノイズによる位相判定信号ＰＤ０の反転は不規則に発生するものと考えられるからである。
【００４８】
逆に、ジッタの影響をより確実に排除する必要がある場合には、サンプリング周期を超える期間に亘って位相判定信号ＰＤ０を監視し、当該期間中において位相判定信号ＰＤ０が変化しない場合にカウンタイネーブル信号ＣＥＮをイネーブル状態とすればよい。これによれば、カウンタイネーブル信号ＣＥＮがイネーブル状態となる条件がより厳しくなるが、より低周波のジッタ成分を除去することが可能となる。
【００４９】
以上説明したように、本実施形態によれば、サンプリング定理により再現することができないジッタが遮断されることから、サンプリング周波数を高めることなく、ＤＬＬ回路１００の出力である内部クロック信号ＬＣＬＫの誤差を低減することが可能となる。しかも、カウンタ回路１３０の無駄な更新を行わないことから、消費電力を削減することも可能となる。
【００５０】
次に、本発明の好ましい第２の実施形態について説明する。
【００５１】
図５は、本発明の好ましい第２の実施形態による半導体装置２０の構成を示すブロック図である。
【００５２】
図５に示すように、本実施形態による半導体装置２０は、ディレイライン１６０、カウンタ回路１７０及びデューティ検出回路１８０をさらに備え、これら２つのディレイライン１１０，１６０の出力を信号合成器１９０によって合成することによって内部クロック信号ＬＣＬＫを生成する。その他の点については上述した第１の実施形態による半導体装置１０と基本的に同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５３】
ディレイライン１６０及びカウンタ回路１７０は、インバータ２５０によって反転した外部クロック信号ＣＬＫのデューティを補正するデューティ補正回路を構成する。具体的には、ディレイライン１６０は、外部クロック信号ＣＬＫの立ち下がりエッジの位置を調整することによって内部クロック信号ＬＣＬＫのデューティを調整する。その調整量は、カウンタ回路１７０によって定められる。一方、ディレイライン１１０は、外部クロック信号ＣＬＫの立ち上がりエッジの位置を調整することによって内部クロック信号ＬＣＬＫの位相を調整する。これにより、信号合成器１９０によって生成される内部クロック信号ＬＣＬＫは、位相及びデューティとも正しく調整された信号となる。
【００５４】
カウンタ回路１７０は、ディレイライン１６０の遅延量を設定する回路であり、サンプリングクロック信号ＳＹＮＣＬＫに同期して、そのカウント値が更新される。カウント値の増減は、デューティ検出回路１８０から供給されるアップダウン信号ＵＰＤＮ１に基づいて定められる。つまり、アップダウン信号ＵＰＤＮ１がアップカウントを示している場合、カウンタ回路１７０はサンプリングクロック信号ＳＹＮＣＬＫに同期してそのカウント値をアップカウントし、これにより、ディレイライン１６０の遅延量を増大させる。逆に、アップダウン信号ＵＰＤＮ１がダウンカウントを示している場合、カウンタ回路１７０はサンプリングクロック信号ＳＹＮＣＬＫに同期してそのカウント値をダウンカウントし、これにより、ディレイライン１６０の遅延量を減少させる。
【００５５】
デューティ検出回路１８０は、ディレイライン１１０，１６０に基づいて、内部クロック信号ＬＣＬＫのデューティを検出する回路である。
【００５６】
カウンタ回路１７０におけるカウント値の更新は、アンチエイリアス回路２００から供給されるカウンタイネーブル信号ＣＥＮによって許可又は禁止される。すなわち、カウンタイネーブル信号ＣＥＮがディセーブル状態になると、カウンタ回路１３０だけでなく、カウンタ回路１７０についてもカウント値の更新が禁止されることになる。これにより、デューティ調整側においても、追従不可能なジッタの影響によって誤った方向にデューティが調整され続けるという問題がなくなる。
【００５７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【図面の簡単な説明】
【００５８】
【図１】本発明の好ましい第１の実施形態による半導体装置１０の構成を示すブロック図である。
【図２】アンチエイリアス回路２００の回路図である。
【図３】アンチエイリアス回路２００の動作を説明するためのタイミングチャートである。
【図４】ジッタの周波数ｆＪとサンプリング周波数ｆＳとの関係を示す図であり、（ａ）はｆＪ＞ｆＳ／２である場合、（ｂ），（ｃ）はｆＪ＝ｆＳ／２である場合、（ｄ）はｆＪ＜ｆＳ／２である場合をそれぞれ示している。
【図５】本発明の好ましい第２の実施形態による半導体装置２０の構成を示すブロック図である。
【図６】エイリアシングによる誤動作が発生するメカニズムを説明するための波形図である。
【符号の説明】
【００５９】
１０，２０ 半導体装置
１１ 内部回路
１２ 出力バッファ
１３ 出力端子
１４ クロック端子
１５ レプリカバッファ
１００ ＤＬＬ回路
１１０，１６０ ディレイライン
１２０ 分周回路
１３０，１７０ カウンタ回路
１４０ 位相検出回路
１９０ 信号合成器
２００ アンチエイリアス回路
２１０ リセットパルス生成部
２２０，２３０ ＳＲラッチ
ＣＬＫ 外部クロック信号
ＬＣＬＫ 内部クロック信号
ＲＣＬＫ レプリカクロック信号
ＳＹＮＣＬＫ サンプリングクロック信号
【特許請求の範囲】
【請求項１】
第１のクロック信号を遅延させることによって第２のクロック信号を生成する第１のディレイラインと、
前記第１のディレイラインの遅延量を設定する第１のカウンタ回路と、
前記第１のクロック信号の位相に基づいて位相判定信号を生成する位相検出回路と、
前記第１のクロック信号に含まれるジッタ成分が所定の周波数以上であることに応答して、前記位相判定信号に基づいた前記第１のカウンタ回路のカウント値の更新を禁止するアンチエイリアス回路と、を備えることを特徴とするＤＬＬ回路。
【請求項２】
前記アンチエイリアス回路は、前記位相判定信号に基づいて前記第１のカウンタ回路のカウント値の更新の可否を判定することを特徴とする請求項１に記載のＤＬＬ回路。
【請求項３】
前記第１のクロック信号をＮ分周することによりサンプリングクロック信号を生成する分周回路をさらに備え、
前記第１のカウンタ回路は、前記サンプリングクロック信号に同期して前記第１のカウンタ回路のカウント値の更新を行い、
前記アンチエイリアス回路は、前記サンプリングクロック信号の１周期の期間中における前記位相判定信号の少なくとも一部に基づいて、前記第１のカウンタ回路のカウント値の更新の可否を判定することを特徴とする請求項２に記載のＤＬＬ回路。
【請求項４】
前記アンチエイリアス回路は、前記サンプリングクロック信号の１周期の期間中における前記位相判定信号がＮ／２回を超えて連続して同じ値であることに応答して、前記第１のカウンタ回路のカウント値の更新を許可することを特徴とする請求項３に記載のＤＬＬ回路。
【請求項５】
前記アンチエイリアス回路は、前記サンプリングクロック信号の１周期の期間中における前記位相判定信号が全て同じ値であることに応答して、前記第１のカウンタ回路のカウント値の更新を許可することを特徴とする請求項３に記載のＤＬＬ回路。
【請求項６】
前記アンチエイリアス回路は、前記位相判定信号が前記サンプリングクロック信号の１周期の期間を超えて同じ値であることに応答して、前記第１のカウンタ回路のカウント値の更新を許可することを特徴とする請求項３に記載のＤＬＬ回路。
【請求項７】
前記第２のクロック信号のデューティを検出するデューティ検出回路と、
前記デューティ検出回路の検出結果に基づいて前記第２のクロック信号のデューティを補正するデューティ補正回路と、をさらに備え、
前記アンチエイリアス回路は、前記第１のクロック信号に含まれるジッタ成分が前記所定の周波数以上であることに応答して、前記デューティ補正回路によるデューティの補正を禁止することを特徴とする請求項１乃至６のいずれか一項に記載のＤＬＬ回路。
【請求項８】
前記デューティ補正回路は、前記第１のクロック信号の一方のエッジを遅延させることによって前記第２のクロック信号のデューティを調整する第２のディレイラインと、前記第２のディレイラインの遅延量を設定する第２のカウンタ回路とを含み、
前記第１のクロック信号に含まれるジッタ成分が前記所定の周波数以上であることに応答して、前記デューティ検出回路によるによる前記第２のカウンタ回路のカウント値の更新を禁止することを特徴とする請求項７に記載のＤＬＬ回路。
【請求項９】
前記位相検出回路は、前記第２のクロック信号を遅延させた第３のクロック信号と、前記第１のクロック信号とを比較することによって、前記第１のクロック信号の位相を判定することを特徴とする請求項１乃至８のいずれか一項に記載のＤＬＬ回路。
【請求項１０】
請求項９に記載のＤＬＬ回路を備える半導体装置であって、
前記第２のクロック信号に同期して外部出力信号を出力する出力バッファと、前記出力バッファと実質的に同一の回路構成を有し、前記第２のクロック信号に同期して前記第３のクロック信号を出力するするレプリカバッファとを備えていることを特徴とする半導体装置。
【請求項１】
第１のクロック信号を遅延させることによって第２のクロック信号を生成する第１のディレイラインと、
前記第１のディレイラインの遅延量を設定する第１のカウンタ回路と、
前記第１のクロック信号の位相に基づいて位相判定信号を生成する位相検出回路と、
前記第１のクロック信号に含まれるジッタ成分が所定の周波数以上であることに応答して、前記位相判定信号に基づいた前記第１のカウンタ回路のカウント値の更新を禁止するアンチエイリアス回路と、を備えることを特徴とするＤＬＬ回路。
【請求項２】
前記アンチエイリアス回路は、前記位相判定信号に基づいて前記第１のカウンタ回路のカウント値の更新の可否を判定することを特徴とする請求項１に記載のＤＬＬ回路。
【請求項３】
前記第１のクロック信号をＮ分周することによりサンプリングクロック信号を生成する分周回路をさらに備え、
前記第１のカウンタ回路は、前記サンプリングクロック信号に同期して前記第１のカウンタ回路のカウント値の更新を行い、
前記アンチエイリアス回路は、前記サンプリングクロック信号の１周期の期間中における前記位相判定信号の少なくとも一部に基づいて、前記第１のカウンタ回路のカウント値の更新の可否を判定することを特徴とする請求項２に記載のＤＬＬ回路。
【請求項４】
前記アンチエイリアス回路は、前記サンプリングクロック信号の１周期の期間中における前記位相判定信号がＮ／２回を超えて連続して同じ値であることに応答して、前記第１のカウンタ回路のカウント値の更新を許可することを特徴とする請求項３に記載のＤＬＬ回路。
【請求項５】
前記アンチエイリアス回路は、前記サンプリングクロック信号の１周期の期間中における前記位相判定信号が全て同じ値であることに応答して、前記第１のカウンタ回路のカウント値の更新を許可することを特徴とする請求項３に記載のＤＬＬ回路。
【請求項６】
前記アンチエイリアス回路は、前記位相判定信号が前記サンプリングクロック信号の１周期の期間を超えて同じ値であることに応答して、前記第１のカウンタ回路のカウント値の更新を許可することを特徴とする請求項３に記載のＤＬＬ回路。
【請求項７】
前記第２のクロック信号のデューティを検出するデューティ検出回路と、
前記デューティ検出回路の検出結果に基づいて前記第２のクロック信号のデューティを補正するデューティ補正回路と、をさらに備え、
前記アンチエイリアス回路は、前記第１のクロック信号に含まれるジッタ成分が前記所定の周波数以上であることに応答して、前記デューティ補正回路によるデューティの補正を禁止することを特徴とする請求項１乃至６のいずれか一項に記載のＤＬＬ回路。
【請求項８】
前記デューティ補正回路は、前記第１のクロック信号の一方のエッジを遅延させることによって前記第２のクロック信号のデューティを調整する第２のディレイラインと、前記第２のディレイラインの遅延量を設定する第２のカウンタ回路とを含み、
前記第１のクロック信号に含まれるジッタ成分が前記所定の周波数以上であることに応答して、前記デューティ検出回路によるによる前記第２のカウンタ回路のカウント値の更新を禁止することを特徴とする請求項７に記載のＤＬＬ回路。
【請求項９】
前記位相検出回路は、前記第２のクロック信号を遅延させた第３のクロック信号と、前記第１のクロック信号とを比較することによって、前記第１のクロック信号の位相を判定することを特徴とする請求項１乃至８のいずれか一項に記載のＤＬＬ回路。
【請求項１０】
請求項９に記載のＤＬＬ回路を備える半導体装置であって、
前記第２のクロック信号に同期して外部出力信号を出力する出力バッファと、前記出力バッファと実質的に同一の回路構成を有し、前記第２のクロック信号に同期して前記第３のクロック信号を出力するするレプリカバッファとを備えていることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−１２４０２０（Ｐ２０１０−１２４０２０Ａ）
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願番号】特願２００８−２９２９４０（Ｐ２００８−２９２９４０）
【出願日】平成２０年１１月１７日（２００８．１１．１７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願日】平成２０年１１月１７日（２００８．１１．１７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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