【課題】ＰＶＴ変動が発生しても安定して正確な遅延ロックおよびデューティサイクル補正を可能とする。
【解決手段】外部クロックが入力されて第１内部クロックを生成し、前記第１内部クロックを内部の遅延手段によって遅延して複数の第２内部クロックを出力した後にフィードバックを受けて、前記第１内部クロックとの位相差によって前記遅延手段の遅延時間を調整することにより、前記第２内部クロックの遅延ロックがなされるようにする遅延ロックループブロックと、前記複数の第２内部クロックのデューティサイクルを補正したデューティサイクル補正クロックを出力するデューティサイクル補正ブロックと、前記複数の第２内部クロックの位相比較結果に応じてデューティ補正エラーの発生を判断して、前記デューティサイクル補正クロック又は前記複数の第２内部クロックのうちの１つを前記遅延ロックループブロックにフィードバックするエラー判断部とを備える。 （もっと読む）

【課題】 ＤＬＬ回路を用いたクロック発生回路においては、活性化される半導体装置が切り替わる場合に、ＤＬＬ回路のロック時間が長くなるという問題がある。
【解決手段】 ＤＬＬ回路の遅延調整回路を固定長遅延回路と、Ｎ個の可変長遅延回路で構成し、Ｎ個の半導体装置に内部クロックを供給する。Ｎ個の可変長遅延回路の遅延差をＮ個の半導体装置に対する遅延差と同じくする。選択された半導体装置に対し、遅延差がなくなるようにＮ個の可変長遅延回路からの遅延クロックを選択する。 （もっと読む）

【課題】単位遅延器の数を増やさなくとも広いロッキング範囲を有し、またロッキングサイクル時間を減らせる遅延同期ループ回路を提供する。
【解決手段】遅延ライン、位相検出器、制御回路を備える。遅延ラインは、直列連結された多数の単位遅延器を含んで制御信号に応答して選択される単位遅延器を通じて外部クロック信号を遅延させる。位相検出器は、前記外部クロック信号の位相と前記遅延ラインから出力される内部クロック信号の位相とを比較し、外部クロック信号と遅延ラインから出力される内部クロック信号間の位相差を検出する。制御回路は、前記位相検出器の出力信号に応答して前記制御信号を発して遅延制御信号に応答して前記遅延ラインのロッキング位相ステップを可変にする。 （もっと読む）

本開示は遅延ロックループ（ＤＬＬ）及びフェーズロックループ（ＰＬＬ）における移相処理に関する。ＤＬＬまたはＰＬＬにおけるチャージポンプは、出力ノードに並列に接続されたキャパシタを備える。一次電流スイッチング回路は、ソース電流でキャパシタを充電し、シンク電流でキャパシタを放電する。補助ソース回路は、大きさの範囲を有する正の位相生成電流をソースする。正の移相生成電流の大きさは、少なくとも１つのソース選択信号により決定される。補助シンク回路は、大きさの範囲を有する負の移相生成電流をソースする。前記負の移相生成電流の大きさは、少なくとも１つのシンク選択信号により決定される。
（もっと読む）

【課題】プロセス条件、電源電圧、温度等の変動によらず、入力クロックの位相シフトの調整ができ、かつ、従来のＤＬＬ回路を用いた場合と比較して占有面積の小さいクロック位相シフト回路を提供する。
【解決手段】入力クロックを遅延させる遅延回路の遅延セルと同一の遅延セルで構成されたリングオシレータを用いて、入力クロックのｍ周期分の発振出力をカウントし、入力クロックの１周期分の遅延セル段数を計算して位相シフト量分の遅延セル段数を設定する。 （もっと読む）

【課題】ＰＬＬ回路の構成に依存することなく汎用的に適用することができ、製造ばらつきによる出力クロック信号のデューティ比のずれを補償可能なクロックデューティ変更回路を提供する。
【解決手段】調整回路２は、デューティ比の目標値を指示する制御信号Ｓ［２：０］及び制御信号ｃｎｔｄ［２：０］に基づいて決定される遅延時間だけ入力クロック信号ＰＬＬＣＫを遅延させた遅延信号ｌｎｇ及びｓｈｔを生成する遅延選択回路２０及び２１と、ｌｎｇ及びｓｈｔとＰＬＬＣＫとを用いた論理演算により出力クロック信号ＰＬＬＤを生成する演算回路２３及び２４とを有する。また、比較回路４は、ＰＬＬＤのデューティ比が目標値と一致するか否かを判定する。さらに、補正回路３は、比較回路４による判定結果に応じて、ＰＬＬＤのデューティ比と目標値とのずれを減少させるようｌｎｇ及びｓｈｔに与えられる遅延時間の補正量を示すｃｎｔｄ［２：０］を生成する。 （もっと読む）

【課題】遅延ロックループクロックが伝送される過程で発生するタイミングエラーを未然に防止できるようにした半導体記憶装置の遅延ロックループ回路を提供する。
【解決手段】内部クロックのデューティサイクルを補正して出力するデューティサイクル補正手段と、外部クロックのクロックパルス幅を検出してパルス幅検出信号を出力するクロックパルス幅検出手段と、前記デューティサイクル補正手段の出力の位相を分離し、前記パルス幅検出信号に相応するように前記位相分離された２つの信号のうち少なくとも１つのパルス幅を調節して、遅延ロックループクロックとして出力するドライブ手段とを備えている。 （もっと読む）

【課題】ＩＣ化が可能なように、ＶＣＯの出力の位相雑音のうち、中心周波数から所望の離調周波数における位相雑音を軽減化した信号発生装置を提供することである。
【解決手段】基準信号を出力する基準信号源１と、発振周波数を電圧制御可能な可変信号源３ａを有し、可変信号源の出力信号を基準信号に位相同期させる複数のＰＬＬ手段３_１、３_２、・・３）と、各ＰＬＬ手段の該各可変信号源の出力信号を合成する合成手段２と、各可変信号源の出力信号の位相が前記合成手段により合成後に同一となるように各可変信号源の出力信号の位相を調整する移相手段４_１、４_２、・・４_Ｍとを備えた。 （もっと読む）

【課題】帰還ループに遅延回路を挿入することなく、出力信号でのジッタの発生を抑制し得るＰＬＬ回路を提供する。
【解決手段】基準信号ｒｅｆ−ＣＬＫと帰還信号の位相を比較する位相比較器２と、チャージポンプ４と、ループフィルター５と、電圧電流変換器６と、電流制御発振器７ａと、電流制御発振器の出力信号を分周して帰還信号を生成する分周器３とを備えた帰還ループにより、出力信号ｏｕｔ−ＣＬＫの周波数を基準信号で設定される周波数に収束させるＰＬＬ回路であって、電流制御発振器７ａから負荷回路８に出力される出力信号ｏｕｔ−ＤＬと位相比較器２に入力される基準信号の位相をずらす遅延回路１１ａを帰還ループ外に備えた。 （もっと読む）

調整可能な遅延線は、目標値に、または希望の値の範囲内に遅延線の遅延を維持するように較正される。いくつかの態様において、遅延線を通った信号の累積的な遅延（例えばカウントにより示されるように）が、ある期間にわたって算定されるように、信号は遅延線を複数回通して渡される。前記カウントは、予定カウントと比較される。そして、この比較に基づいて、必要なときには、遅延線の遅延は調節される。いくつかの態様において、信号はデジタル信号を含み得る。いくつかの態様において、遅延線を通った遅延は、遅延線により信号に与えられた位相シフトにより引き起こされる信号における振幅変化の分析に基づいて算定され得る。いくつかの態様において、遅延線は、送信基準信号を生成する、および／または処理するように送信基準システムに組み入れられる。
（もっと読む）

調整可能な遅延線は、目標値に、または希望の値の範囲内に遅延線の遅延を維持するように較正される。いくつかの態様において、遅延線を通った信号の累積的な遅延（例えばカウントにより示されるように）が、ある期間にわたって算定されるように、信号は遅延線を複数回通して渡される。前記カウントは、予定カウントと比較される。そして、この比較に基づいて、必要なときには、遅延線の遅延は調節される。いくつかの態様において、信号はデジタル信号を含み得る。いくつかの態様において、遅延線を通った遅延は、遅延線により信号に与えられた位相シフトにより引き起こされる信号における振幅変化の分析に基づいて算定され得る。いくつかの態様において、遅延線は、送信基準信号を生成する、および／または処理するように送信基準システムに組み入れられる。
（もっと読む）

【課題】遅延同期ループ回路を提供する。
【解決手段】入力された外部クロック信号を精密遅延量ほど遅延させて第１内部クロック信号として出力する第１遅延ライン、及び第２クロック信号を粗い遅延量ほど遅延させて第２内部クロック信号として出力する第２遅延ラインを具備する遅延同期ループ回路であり、該第１遅延ライン及び第２遅延ラインは順次に配され、第２クロック信号は、第１内部クロック信号を利用して生成される。これにより、粗い遅延調節と精密調節とをそれぞれ異なる形態の遅延セルを利用することによって、パワー消耗が少なく、かつジッタ発生及びＰＶＴ変数に強靭な特性を有する遅延同期ループ回路が得られる。 （もっと読む）

【課題】 クロックの立ち上がり及び立ち下がりに同期した内部クロックを生成するＤＬＬ回路においては、高精度が要求されることから回路規模が大きくなるという問題がある。
【解決手段】 Rise用の遅延調整回路とFall用の遅延調整回路を備え、Fall用の遅延調整回路にはRise用の遅延調整回路でRise側を調整したクロックを入力する。入力されるクロックのRise側が調整されていることから、Fall側の遅延差は非常に小さくなる。そのため、Fall用の遅延調整回路、カウンタの回路規模が大幅に削減できる。その結果少ない回路規模で、高精度のＤＬＬ回路が得られる。 （もっと読む）

【課題】 移相量を常に一定に制御可能とし、電源電圧変動時等の影響の低減、素子バラツキの影響を低減する移相回路の提供。
【解決手段】基準周波数信号が入力されて２分配され一方の信号は位相比較器１０２の一方の入力となり、他方の信号は移相器１０１を介してその位相が移相された後に、前記位相比較器１０２の他方の入力となり、位相比較器１０２の出力はループフィルタ（ＬＰＦ）１０３を介して差動増幅器１０４の一方の入力端子に入力され、差動増幅器１０４の出力信号により移相器１０１の移相量が制御されるＰＬＬループを有し、差動増幅器１０４の他方の入力端子に印加される基準電圧により前記移相器１０１での移相量が定まる。 （もっと読む）

【課題】恒温設備を設けることなく位相ドリフトを低減させて、標準信号発生器のウォームアップ時間の短縮を図ること。
【解決手段】位相補正データ生成部４のＡ／Ｄ変換器４１は、基準信号生成部１から出力された基準信号１４ａの周波数をサンプリング周波数として標準信号１００ａをＡ／Ｄ変換する。プログラマブル周波数ディバイダ４２が分周した基準信号１４ａの周期で、データ間引き部４３はＡ／Ｄ変換器４１からのビート信号４１ａを間引き抽出する。補正量算出部４０は、データ間引き部４３からのビート信号４３ａの電圧値に基づいて、位相ドリフト量Δθ_{ｄｒｉｆｔ}を算出する。その位相ドリフト量Δθ_{ｄｒｉｆｔ}に基づいて標準信号１００ａの位相補正を行う。 （もっと読む）

【課題】 入力クロックに基づく選択可能周波数において複数個のＮＣＯクロックパルスを発生する形態とされている数値制御型オシレータ（ＮＣＯ）を包含する位相平滑化回路が記載される。
【解決手段】 該複数個のＮＣＯクロックパルスのエッジは該入力クロックのエッジに整合している。位相エラー計算モジュールが該ＮＣＯへ結合されており且つ該複数個のＮＣＯクロックパルスの各々に対する対応する位相エラーを発生する形態とされている。クロック位相選択可能遅延が該位相エラー計算モジュールへ結合されており且つ該選択可能周波数において出力クロックを発生するために該対応する位相エラーに従って該複数個のＮＣＯクロックパルスの各々を調節する形態とされている。 （もっと読む）

【課題】システム高負荷動作中等における急激なＰＶＴ特性の変化による遅延量の変化に対応可能とする。
【解決手段】外部記憶手段とライトおよび／またはリードアクセスする際に、入力クロック信号の位相を調整して入力クロック信号に対して遅延された出力クロック信号を供給するクロック遅延調整回路１００を利用して、外部回路から供給されるデータ信号およびデータストローブ信号の位相を調整する位相調整回路において、ライトデータおよび／またはリードデータを書き込む内部記憶手段と、ライトおよび／またはリードアクセスする際のタイミングマージンが確保されたときのクロック遅延調整回路の遅延パラメータの値を記録する内部記憶手段と、タイミングマージンの最適値を算出する最適値算出手段と、タイミングマージンの最適値を記録する最適値記憶手段と、を備えることを特徴とする。 （もっと読む）

【課題】同一チップ上の半導体素子のばらつきによる遅延特性のばらつきを補正するディレイ調整回路を提供すること。
【解決手段】ディレイ調整回路は、９段のディレイ素子が直列接続されるディレイ部と、ディレイ部の７段目の信号の立ち上がりエッジである第１エッジが第１基準信号の立ち上がりエッジである第１基準信号エッジよりも進んでいるか否かを検知する第１カウンタ１０と、ディレイ部の９段目の信号の立ち上がりエッジである第２エッジが第１基準信号エッジよりも遅れているか否かを検知する第２カウンタ１１と、第１カウンタ１０において第１エッジが第１基準信号エッジよりも進んでおり、かつ、第２カウンタ１１において第２エッジが第１基準信号エッジよりも遅れるように、基準信号Ｖｂを補正して、ディレイ部のディレイ素子の遅延時間を調整する出力電流Ｉｂ１を出力するディレイ素子調整部と、を備えている。 （もっと読む）

【課題】ＤＬＬに求められる保証動作周波数帯域を低め、基準クロック信号が二逓倍された周波数をそれぞれ有し、位相差のある２つのクロック信号を生成することができる集積回路、表示装置及び電子機器を提供する。
【解決手段】タイミングコントロールＩＣは、一周期Ｔの基準クロック信号ＩＣＬＫと同一周波数の第１〜第４のクロック信号ＣＬＫ１〜ＣＬＫ４であって、第Ｎ（Ｎ＝１，３のいずれか）のクロック信号に対する第（Ｎ＋１）のクロック信号の位相遅れが位相差Ｔ／４で、かつＣＬＫ１に対するＣＬＫ３の位相遅れが位相差α（０＜α＜Ｔ／４）であるＣＬＫ１〜ＣＬＫ４のクロック信号を発生させるＤＬＬ４０と、ＣＬＫ１が二逓倍されたデータ生成用のＣＬＫ５を生成し、かつ、ＣＬＫ３が二逓倍されて、ＣＬＫ５に基づき生成されデータ信号に対して位相差αの遅れで同期したＣＬＫ６を生成する二逓倍回路５０とを有する。 （もっと読む）

【課題】
要求されるデューティ比の同期クロック信号を生成できるか否かの判別が正確に行われるクロック生成回路を提供する。
【解決手段】
クロック生成回路１００において、外部から入力されてきた外部クロック信号Ｓｅｘｔｃｌｋを遅延することにより外部クロック信号Ｓｅｘｔｃｌｋに同期した同期クロック信号Ｓｃｌｋを生成するＤＬＬ回路１１０と、ＤＬＬ回路１１０のデューティ比劣化テスト用にパルス幅を変化させたテスト信号Ｓｔｅｓｔを生成するテスト信号生成回路１２０と、外部クロック信号Ｓｅｘｔｃｌｋおよびテスト信号Ｓｔｅｓｔのうちの一方の信号を選択してＤＬＬ回路１１０に入力する選択回路１３０とを備えたことを特徴とする。 （もっと読む）