クロックデータ修復回路
【課題】本発明は、誤同期状態から正常な同期状態へ復帰することが可能なクロックデータ修復回路を提供することを目的とする。
【解決手段】本発明の1つの実施形態は、位相検出部2と、クロック信号生成部と、出力部と、追い越し検知部8とを備えるクロックデータ修復回路である。位相検出部2は、入力データから位相情報を取得し、クロック信号生成部は、位相情報に基づき、複数のクロック信号を生成し、出力部は、入力データと、クロック信号生成部で生成した複数のクロック信号のうち選択したクロック信号とを出力する。追い越し検知部8は、選択したクロック信号が入力データを位相的に追い越しているか否かを検知し、当該検知に基づき選択したクロック信号をクロック信号生成部で生成した他のクロック信号に切り替えるように制御する。
【解決手段】本発明の1つの実施形態は、位相検出部2と、クロック信号生成部と、出力部と、追い越し検知部8とを備えるクロックデータ修復回路である。位相検出部2は、入力データから位相情報を取得し、クロック信号生成部は、位相情報に基づき、複数のクロック信号を生成し、出力部は、入力データと、クロック信号生成部で生成した複数のクロック信号のうち選択したクロック信号とを出力する。追い越し検知部8は、選択したクロック信号が入力データを位相的に追い越しているか否かを検知し、当該検知に基づき選択したクロック信号をクロック信号生成部で生成した他のクロック信号に切り替えるように制御する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、クロックデータ修復回路に係る発明であって、特に、誤同期状態を回避できるクロックデータ修復回路に関するものである。
【背景技術】
【0002】
近年、通信技術の発展に伴いクロックデータ修復回路(Clock Data Recovery: CDR)が利用されるようになってきている。このクロックデータ修復回路(以下、CDR回路ともいう)は、特許文献1及び非特許文献1に示すように、入力データから位相の情報を取得し、入力データを取り込むのに必要なクロックを生成して、入力データと当該入力データを取り込むことができるクロックとを出力する回路である。
【0003】
【特許文献1】特開2004−180188号公報
【非特許文献1】IEEE Journal of Solid-State Circuits,vol.SC-28,pp. 1310-1313, December 1993 (Fig.1)
【発明の開示】
【発明が解決しようとする課題】
【0004】
従来のCDR回路では、Hogge型等の位相比較器を採用することで、クロックの位相を入力データの位相に合わせている。しかし、クロックと入力データとは別の信号であるため、クロックの位相と入力データのビットレートの位相との差が大きい場合、従来のCDR回路では、位相比較器を用いてもクロックの位相を入力データのビットレートの位相に引き込むことができずに、クロックと入力データとを同期(ロック)できないことがあった。
【0005】
また、従来のCDR回路では、入力データのジッタにより制御が不安定となり、誤同期状態(擬似ロック状態)となった場合、当該誤同期状態から正常な同期状態へ復帰する手段がないため、誤同期状態に留まる可能性があった。CDR回路が誤同期状態に留まった場合、入力データの再生が正確に行われず、Bit Error Rateを著しく低下させることがあった。ここで、誤同期状態(擬似ロック)とは、CDR回路において、入力データの同期位置でない所定の位置(データ期間の略中央)でクロックのエッジが平衡状態となることをいう。
【0006】
そこで、本発明は、誤同期状態から正常な同期状態へ復帰することが可能なクロックデータ修復回路を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の1つの実施形態は、位相検出部と、クロック信号生成部と、出力部と、追い越し検知部とを備えるクロックデータ修復回路である。位相検出部は、入力データから位相情報を取得し、クロック信号生成部は、位相情報に基づき、複数のクロック信号を生成し、出力部は、入力データと、クロック信号生成部で生成した複数のクロック信号のうち選択したクロック信号とを出力する。追い越し検知部は、選択したクロック信号が入力データを位相的に追い越しているか否かを検知し、当該検知に基づき選択したクロック信号をクロック信号生成部で生成した他のクロック信号に切り替えるように制御する。
【発明の効果】
【0008】
本発明の1つの実施形態に記載されているクロックデータ修復回路は、追い越し検知部が選択したクロック信号が入力データを位相的に追い越しているか否かを検知し、当該検知に基づき選択したクロック信号をクロック信号生成部で生成した他のクロック信号に切り替えるように制御するので、誤同期状態から正常な同期状態へ復帰することが可能となる。
【発明を実施するための最良の形態】
【0009】
(実施の形態1)
図1に、本実施の形態に係るクロックデータ修復回路のブロック図を示す。図1に示すクロックデータ修復回路では、セレクタ1を介して入力された入力データDATAの位相情報を取得する位相検出器(Phase Detector)2と、位相情報に基づき複数のクロック信号CLK0,CLK90を生成するチャージポンプ(Charge Pump)3、ループフィルタ(Loop Filter)4、電圧制御発振器(Voltage Controlled Oscillator)5とを備えている。また、図1に示すクロックデータ修復回路では、入力データDATAを出力する再生データ出力回路(Decision Circuit)7と、複数のクロック信号CLK0,CLK90のうちセレクタ6で選択したクロック信号CLKとを出力する構成とを備えている。さらに、図1に示すクロックデータ修復回路では、選択したクロック信号CLKが入力データDATAを位相的に追い越しているか否かを検知し、当該検知に基づき選択したクロック信号CLKを他のクロック信号を切り替えるためにセレクタ6を制御する追い越し検知回路8を備えている。なお、CLK0は、位相が0度のクロック信号で、CLK90は位相が90度のクロック信号である。
【0010】
追い越し検知回路8の回路構成を、図2に示す。図2に示す追い越し検知回路8は、遅延手段を用いて時間差を有する複数の入力データDATAをサンプリングし、クロック信号CLKの位相的な追い越しを検出できる範囲を決定する追い越し検出範囲決定部81を備えている。図2では、追い越し検出範囲決定部81の具体的な回路構成を示しており、追い越し検出範囲決定部81は、入力データDATAが遅延素子811のみを通る経路(出力データD1)と、遅延素子811及び2つの遅延素子812を通る経路(出力データD1_slow)と、フリップフロップ回路813及び1つの遅延素子812を通る経路(出力データD2_middle)とで構成されている。なお、遅延素子811の遅延時間は、フリップフロップ回路813の遅延時間は同じように設定されている。
【0011】
さらに、図2に示す追い越し検知回路8は、追い越し検出範囲決定部81で決定した検出範囲において、クロック信号CLKの立ち上がり時にサンプリングした複数の入力データがそれぞれ同じ状態であれば、クロック信号CLKと入力データDATAとは同期状態と判断する追い越し検出部82を備えている。図2では、追い越し検出部82の具体的な回路構成を示しており、追い越し検出部82は、出力データD2_middleの立ち上がり又は立ち下がりのエッジで、出力データD1及び出力データD1_slowラッチするフリップフロップ回路821〜824と、当該フリップフロップ回路821〜824の出力を論理演算するNAND回路825、OR回路826、NOR回路827とを備えている。
【0012】
さらに、図2に示す追い越し検知回路8は、追い越し検出部82で追い越しを検出してから次の追い越しを検出するまでの遅延時間を決定する遅延時間決定部83を備えている。図2では、遅延時間決定部83の具体的な回路構成を示しており、遅延時間決定部83は、NOR回路827の出力であるtrig_orgc信号を論理演算するNOR回路831と、NOR回路831に入力されるtrig_swc信号を生成するためのフリップフロップ回路832〜835と、AND回路836とを備えている。
【0013】
さらに、図2に示す追い越し検知回路8は、追い越し検出部82での検出結果に基づきクロック信号CLKの切り替え信号SW_OUTを出力する切り替え制御部84とを備えている。図2では、切り替え制御部84の具体的な回路構成を示しており、切り替え制御部84は、NOR回路831の出力であるtrig信号に基づき動作するフリップフロップ回路841を備えている。なお、図2に示した追い越し検知回路8の回路構成は例示であり、同様の機能を有する回路構成であっても良い。
【0014】
次に、本実施の形態に係るクロックデータ修復回路の動作を説明する。まず、従来のクロックデータ修復回路では、Hogge型等の位相比較器を採用することで、クロックの位相を入力データの位相に合わせている。つまり、図3(a)に示すように入力データDATAの位相と、クロック信号CLKの位相との差が小さいときには、クロック信号CLKの位相を進めることにより、入力データDATAとクロック信号CLKとを同期させていた。図3(a)の点線部分が理想的なクロック信号CLKのエッジ位置である。
【0015】
しかし、図3(b)に示すように入力データDATAの位相と、クロック信号CLKの位相との差が大きいときには、入力データDATAとクロック信号CLKとを同期させるためにはある位置ではクロック信号CLKの位相を進め、他の位置ではクロック信号CLKの位相を遅らせる必要があり同期できない場合や平衡状態となり誤同期する場合があった。
【0016】
そこで、本実施の形態に係るクロックデータ修復回路では、追い越し検知回路8を備えることで、図4に示すように追い越し検出範囲を設け、クロック信号CLK(CLK0を選択)が入力データDATAを追い越したか否かを検出(追い越し検出範囲にクロック信号CLKのエッジがあるか否かで判断)し、追い越しを検出した場合はクロック信号CLKをCLK0からCLK90に切り替える。
【0017】
次に、図2に示す追い越し検知回路8の具体的なタイミングチャートを図5に示す。図5に示すタイミングチャートでは、生成されるクロック信号としてCLK0とCLK90とが図示されており、最初に選択されているクロック信号CLKはCLK0である。
【0018】
まず、図5の左側において追い越しが発生していない場合のタイミングチャートについて説明する。出力データD1は、入力データDATAを遅延素子811の遅延時間分(DELAY0)だけ遅らせた波形で、さらに出力データD1を、2つの遅延素子812の遅延時間分(DELAY1)だけ遅らせた遅延させた波形が出力データD1_slowである。また、フリップフロップ回路813により、クロック信号CLKの立ち上がりタイミングからDELAY0と同等の遅延時間分(Clock to Q)だけ遅らせた波形が出力データD2で、さらに出力データD2を、遅延素子812の遅延時間分(DELAY1)だけ遅らせた遅延させた波形が出力データD2_middleである。
【0019】
フリップフロップ回路821,822は、出力データD2_middleの立ち上がりエッジで出力データD1,出力データD1_slowをそれぞれラッチするので、fast_p信号及びslow_p信号が1(High)レベルとなる。つまり、クロック信号CLKの立ち上がり時にサンプリングした遅延時間の異なる複数の入力データがそれぞれ同じ状態になっているので、追い越しは発生していないと判断できる。
【0020】
そして、fast_p信号及びslow_p信号が1(High)レベル、且つfast_n信号及びslow_n信号が0(Low)レベルにより、NOR回路827の出力であるtrig_orgc信号は1(High)レベルとなり、NOR回路831の出力であるtrig信号が0(Low)レベルとなる。そのため、クロック信号CLKの切り替え信号SW_OUTは0(Low)レベルとなる。なお、入力データDATAのHighレベル又はLowレベルの期間を1UI(ユニット・インターバル)としている。
【0021】
次に、図5の右側において追い越しが発生する場合のタイミングチャートについて説明する。フリップフロップ回路821は、出力データD2_middleの立ち上がりエッジで出力データD1をラッチすると、出力データD1がLowレベルであるのでfast_p信号も0(Low)レベルとなる。一方、フリップフロップ回路822は、出力データD2_middleの立ち上がりエッジで出力データD1_slowをラッチすると、出力データD1_slowがHighレベルであるのでslow_p信号も1(High)レベルとなる。そのため、クロック信号CLKの立ち上がり時にサンプリングした遅延時間の異なる複数の入力データがそれぞれ異なる状態になっているので、追い越しが発生したと判断できる。
【0022】
そして、slow_p信号が1(High)レベル、且つfast_p信号、fast_n信号及びslow_n信号が0(Low)レベルにより、NOR回路827の出力であるtrig_orgc信号は0(Low)レベルとなり、NOR回路831の出力であるtrig信号が1(High)レベルとなる。trig信号が1(High)レベルとなることでtrig_swc信号もが1(High)レベルとなり、その結果、クロック信号CLKの切り替え信号SW_OUTも1(High)レベルとなる。従って、クロック信号CLKは、切り替え信号SW_OUTが1(High)レベルとなったタイミングでCLK90に切り替わる。なお、trig_orgc信号は、次にfast_p信号が1(High)レベルとなるタイミングで1(High)レベルとなり、trig_swc信号はリセットされるまで1(High)レベルを保持している。
【0023】
以上のように、本実施の形態に係るクロックデータ修復回路は、追い越し検知回路8を備え、クロック信号CLKが入力データDATAを追い越した場合、クロック信号CLKをCLK0からCLK90に切り替えるので、誤同期状態に留まることなく、正常な同期状態へ復帰できる。
【0024】
(実施の形態2)
図6に、本実施の形態に係るクロックデータ修復回路のブロック図を示す。図6に示すクロックデータ修復回路は、基本的な構成は実施の形態1と同じであるが、生成する複数のクロック信号がことなりCLK0,CLK135,CLK270,CLK405である。つまり、実施の形態1に係るクロックデータ修復回路では、追い越しが検知される毎にCLK0とCLK90とを切り替えていたが、本実施の形態に係るクロックデータ修復回路では、追い越しが検知される毎に、位相が135度異なるクロック信号に切り替わる。なお、CLK0は、位相が0度のクロック信号で、CLK135は位相が135度のクロック信号で、CLK270は位相が270度のクロック信号で、CLK405は位相が45度(CLK405からCLK0への極性が変わるので実質の位相差は135度)のクロック信号である。また、図6に示すクロックデータ修復回路は、切り替えるクロック信号の数が増えたことによりセレクタ6が2ビットになっている点が図1に示すクロックデータ修復回路と異なる。
【0025】
次に、図7に、本実施の形態に係る追い越し検知回路8の回路構成を示す。図7に示す追い越し検知回路8も基本的な構成は図2に示す追い越し検知回路8と同じであるが、遅延素子812の遅延時間が(DELAY2>DELAY1)大きくなり、追い越し検出範囲が大きくなっている。また、図7に示す切り替え制御部84は、切り替えるクロック信号の数が増えたことにより、フリップフロップ回路841とフリップフロップ回路842とで構成されている。
【0026】
図8に、図7の追い越し検知回路8の具体的なタイミングチャートを示す。図8に示すタイミングチャートも基本的には図5に示すタイミングチャートと同じであるが、CLK0,CLK135,CLK270,CLK405の4つのクロック信号が図示されていること、出力データD1及び出力データD1_slowの遅延時間がDELAY2である点が異なる。
【0027】
具体的に、図8の右側において追い越しが発生する場合のタイミングチャートについて説明する。フリップフロップ回路821は、出力データD2_middleの立ち上がりエッジで出力データD1をラッチすると、出力データD1がLowレベルであるのでfast_p信号も0(Low)レベルとなる。一方、フリップフロップ回路822は、出力データD2_middleの立ち上がりエッジで出力データD1_slowをラッチすると、出力データD1_slowがHighレベルであるのでslow_p信号も1(High)レベルとなる。そのため、クロック信号CLKの立ち上がり時にサンプリングした遅延時間の異なる複数の入力データがそれぞれ異なる状態になっているので、追い越しが発生したと判断できる。
【0028】
そして、slow_p信号が1(High)レベル、且つfast_p信号、fast_n信号及びslow_n信号が0(Low)レベルにより、NOR回路827の出力であるtrig_orgc信号は0(Low)レベルとなり、NOR回路831の出力であるtrig信号が1(High)レベルとなる。trig信号が1(High)レベルとなることでtrig_swc信号もが1(High)レベルとなり、その結果、クロック信号CLKの切り替え信号SW_OUTも1(High)レベルとなる。従って、クロック信号CLKは、切り替え信号SW_OUTが1(High)レベルとなったタイミングでCLK135に切り替わる。以降、切り替え信号SW_OUTが切り替わる毎にクロック信号CLKも、CLK0,CLK135,CLK270,CLK405の順に切り替わることになる。
【0029】
以上のように、本実施の形態に係るクロックデータ修復回路では、追い越し検出範囲が大きくし、切り替えるクロック信号の位相を変えることで、入力データDATAのジッタに対する耐性を向上させることができる。
【0030】
(実施の形態3)
図9に、本実施の形態に係るクロックデータ修復回路のブロック図を示す。図9に示すクロックデータ修復回路は、基本的な構成は実施の形態1と同じであるが、追い越し検知回路8が所定の期間追い越しを検出しない場合に、位相ロック信号を出力する点が異なる。従来、クロックデータ修復回路では、クロック信号CLKと入力データDATAとが同期しているか否かを判断するためには、実際のデータを検証しなければ判断できなかった。そこで、本実施の形態に係るクロックデータ修復回路では、図10に示す追い越し検知回路8の回路構成のように、追い越し検出部82で所定の期間追い越しを検出しない場合に、位相ロック信号LOCK_DETを出力する位相ロック信号出力部85を備えている。
【0031】
図10に示す位相ロック信号出力部85は、切り替え信号SW_OUTと、遅延素子851で遅延時間 (DELAY3)だけ切り替え信号SW_OUTを遅延させたsw_outd信号との論理演算を行うEXNOR回路852,AND回路853を備えている。さらに、図10に示す位相ロック信号出力部85は、追い越しを検出しない所定の期間をカウントするカウンタ854及び位相ロック信号LOCK_DETを出力するフリップフロップ回路855とを備えている。なお、図10に示す他の回路構成は、図2に示す回路構成と同じである。
【0032】
次に、図11に、位相ロック信号出力部85の具体的なタイミングチャートを示す。図11に示すクロック信号では、切り替え信号SW_OUTが1(High)レベルとなると、遅延時間 (DELAY3)だけ遅れてsw_outd信号が1(High)レベルとなる。AND回853の出力であるc_rst信号は、切り替え信号SW_OUTが1(High)レベルとなることに伴い0(Low)レベルとなり、sw_outd信号が1(High)レベルとなることで1(High)レベルに戻る。また、カウンタ854の出力であるc_out信号は、切り替え信号SW_OUTが1(High)レベルとなってからNカウント目に1(High)レベルとなるので、位相ロック信号LOCK_DETが1(High)レベルとなる。なお、c_out信号は、N+1カウント目には0(Low)レベルに戻る。
【0033】
以上のように、本実施の形態に係るクロックデータ修復回路は、追い越し検知回路8が所定の期間追い越しを検出しない場合に、位相ロック信号LOCK_DETを出力するので、正常な同期状態に留まっていることを外部から把握することができる。
【0034】
(実施の形態4)
図12に、本実施の形態に係るクロックデータ修復回路のブロック図を示す。図12に示すクロックデータ修復回路は、実施の形態1に示す追い越し検知回路8(図12中では8Aと表記)と、実施の形態2に示す追い越し検知回路8(図12中では8Bと表記)とを組み合わせ、切り替え信号SW_OUTが所定の回数を越えた場合に追い越し検知回路8Aから追い越し検知回路8Bに切り替える構成である。
【0035】
図12に示す追い越し検知回路8は、実施の形態1に示す追い越し検知回路8Aと、実施の形態Bに示す追い越し検知回路8Bと、切り替え信号SW_OUTをカウントし、セレクタ6の前段のセレクタ61,62を切り替えるカウンタ8Cとを備えている。
【0036】
図12に示す追い越し検知回路8の動作を説明するフローチャートを図13に示す。図13に示すフローチャートでは、まずステップS1で追い越し検知回路8Aを用いて入力データDATAとクロック信号CLKとの追い越しを検知する。ステップS1で追い越しを検知した場合は、ステップS2に進み、追い越しを検知しない場合は、ステップS3に進み同期状態と判断する。ステップS2では、カウンタ8Cが所定の回数M以上か否かを判断し、M回未満であればステップS4に進みクロック信号CLKの位相が90度ずれた信号に変更する(例えば、CLK0からCLK90への変更)。
【0037】
また、ステップS2でM回以上であればステップS5に進み、追い越し検知回路8Bを用いて入力データDATAとクロック信号CLKとの追い越しを検知する。ステップS5で追い越しを検知した場合は、ステップS6に進み、追い越しを検知しない場合は、ステップS3に進み同期状態と判断する。ステップS6では、クロック信号CLKの位相が135度ずれた信号に変更する(例えば、CLK0からCLK135への変更)。なお、ステップS4はステップS1に戻り、ステップS6はステップS5に戻る。
【0038】
以上のように、本実施の形態に係るクロックデータ修復回路は、切り替え信号SW_OUTのカウント数により追い越し検知回路8A,8Bを切り替えることにより、追い越し検知範囲を小から大に変化させ、ジッタトレランス(動作マージン)耐性を向上させることができる。
【図面の簡単な説明】
【0039】
【図1】本発明の実施の形態1に係るクロックデータ修復回路のブロック図である。
【図2】本発明の実施の形態1に係る追い越し検知回路の回路構成を示す図である。
【図3】本発明の実施の形態1に係るクロックデータ修復回路の動作を説明するための図である。
【図4】本発明の実施の形態1に係るクロックデータ修復回路の動作を説明するための図である。
【図5】本発明の実施の形態1に係る追い越し検知回路のタイミングチャートである。
【図6】本発明の実施の形態2に係るクロックデータ修復回路のブロック図である。
【図7】本発明の実施の形態2に係る追い越し検知回路の回路構成を示す図である。
【図8】本発明の実施の形態2に係る追い越し検知回路のタイミングチャートである。
【図9】本発明の実施の形態3に係るクロックデータ修復回路のブロック図である。
【図10】本発明の実施の形態3に係る追い越し検知回路の回路構成を示す図である。
【図11】本発明の実施の形態3に係る追い越し検知回路のタイミングチャートである。
【図12】本発明の実施の形態4に係るクロックデータ修復回路のブロック図である。
【図13】本発明の実施の形態4に係るクロックデータ修復回路の動作を説明するためのフローチャートである。
【符号の説明】
【0040】
1,6 セレクタ、2 位相検出器、3 チャージポンプ、4 ループフィルタ、5 電圧制御発振器、7 再生データ出力回路、8 追い越し検知回路、81 追い越し検出範囲決定部、82 追い越し検出部、83 遅延時間決定部、84 切り替え制御部、85 位相ロック信号出力部。
【技術分野】
【0001】
本発明は、クロックデータ修復回路に係る発明であって、特に、誤同期状態を回避できるクロックデータ修復回路に関するものである。
【背景技術】
【0002】
近年、通信技術の発展に伴いクロックデータ修復回路(Clock Data Recovery: CDR)が利用されるようになってきている。このクロックデータ修復回路(以下、CDR回路ともいう)は、特許文献1及び非特許文献1に示すように、入力データから位相の情報を取得し、入力データを取り込むのに必要なクロックを生成して、入力データと当該入力データを取り込むことができるクロックとを出力する回路である。
【0003】
【特許文献1】特開2004−180188号公報
【非特許文献1】IEEE Journal of Solid-State Circuits,vol.SC-28,pp. 1310-1313, December 1993 (Fig.1)
【発明の開示】
【発明が解決しようとする課題】
【0004】
従来のCDR回路では、Hogge型等の位相比較器を採用することで、クロックの位相を入力データの位相に合わせている。しかし、クロックと入力データとは別の信号であるため、クロックの位相と入力データのビットレートの位相との差が大きい場合、従来のCDR回路では、位相比較器を用いてもクロックの位相を入力データのビットレートの位相に引き込むことができずに、クロックと入力データとを同期(ロック)できないことがあった。
【0005】
また、従来のCDR回路では、入力データのジッタにより制御が不安定となり、誤同期状態(擬似ロック状態)となった場合、当該誤同期状態から正常な同期状態へ復帰する手段がないため、誤同期状態に留まる可能性があった。CDR回路が誤同期状態に留まった場合、入力データの再生が正確に行われず、Bit Error Rateを著しく低下させることがあった。ここで、誤同期状態(擬似ロック)とは、CDR回路において、入力データの同期位置でない所定の位置(データ期間の略中央)でクロックのエッジが平衡状態となることをいう。
【0006】
そこで、本発明は、誤同期状態から正常な同期状態へ復帰することが可能なクロックデータ修復回路を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の1つの実施形態は、位相検出部と、クロック信号生成部と、出力部と、追い越し検知部とを備えるクロックデータ修復回路である。位相検出部は、入力データから位相情報を取得し、クロック信号生成部は、位相情報に基づき、複数のクロック信号を生成し、出力部は、入力データと、クロック信号生成部で生成した複数のクロック信号のうち選択したクロック信号とを出力する。追い越し検知部は、選択したクロック信号が入力データを位相的に追い越しているか否かを検知し、当該検知に基づき選択したクロック信号をクロック信号生成部で生成した他のクロック信号に切り替えるように制御する。
【発明の効果】
【0008】
本発明の1つの実施形態に記載されているクロックデータ修復回路は、追い越し検知部が選択したクロック信号が入力データを位相的に追い越しているか否かを検知し、当該検知に基づき選択したクロック信号をクロック信号生成部で生成した他のクロック信号に切り替えるように制御するので、誤同期状態から正常な同期状態へ復帰することが可能となる。
【発明を実施するための最良の形態】
【0009】
(実施の形態1)
図1に、本実施の形態に係るクロックデータ修復回路のブロック図を示す。図1に示すクロックデータ修復回路では、セレクタ1を介して入力された入力データDATAの位相情報を取得する位相検出器(Phase Detector)2と、位相情報に基づき複数のクロック信号CLK0,CLK90を生成するチャージポンプ(Charge Pump)3、ループフィルタ(Loop Filter)4、電圧制御発振器(Voltage Controlled Oscillator)5とを備えている。また、図1に示すクロックデータ修復回路では、入力データDATAを出力する再生データ出力回路(Decision Circuit)7と、複数のクロック信号CLK0,CLK90のうちセレクタ6で選択したクロック信号CLKとを出力する構成とを備えている。さらに、図1に示すクロックデータ修復回路では、選択したクロック信号CLKが入力データDATAを位相的に追い越しているか否かを検知し、当該検知に基づき選択したクロック信号CLKを他のクロック信号を切り替えるためにセレクタ6を制御する追い越し検知回路8を備えている。なお、CLK0は、位相が0度のクロック信号で、CLK90は位相が90度のクロック信号である。
【0010】
追い越し検知回路8の回路構成を、図2に示す。図2に示す追い越し検知回路8は、遅延手段を用いて時間差を有する複数の入力データDATAをサンプリングし、クロック信号CLKの位相的な追い越しを検出できる範囲を決定する追い越し検出範囲決定部81を備えている。図2では、追い越し検出範囲決定部81の具体的な回路構成を示しており、追い越し検出範囲決定部81は、入力データDATAが遅延素子811のみを通る経路(出力データD1)と、遅延素子811及び2つの遅延素子812を通る経路(出力データD1_slow)と、フリップフロップ回路813及び1つの遅延素子812を通る経路(出力データD2_middle)とで構成されている。なお、遅延素子811の遅延時間は、フリップフロップ回路813の遅延時間は同じように設定されている。
【0011】
さらに、図2に示す追い越し検知回路8は、追い越し検出範囲決定部81で決定した検出範囲において、クロック信号CLKの立ち上がり時にサンプリングした複数の入力データがそれぞれ同じ状態であれば、クロック信号CLKと入力データDATAとは同期状態と判断する追い越し検出部82を備えている。図2では、追い越し検出部82の具体的な回路構成を示しており、追い越し検出部82は、出力データD2_middleの立ち上がり又は立ち下がりのエッジで、出力データD1及び出力データD1_slowラッチするフリップフロップ回路821〜824と、当該フリップフロップ回路821〜824の出力を論理演算するNAND回路825、OR回路826、NOR回路827とを備えている。
【0012】
さらに、図2に示す追い越し検知回路8は、追い越し検出部82で追い越しを検出してから次の追い越しを検出するまでの遅延時間を決定する遅延時間決定部83を備えている。図2では、遅延時間決定部83の具体的な回路構成を示しており、遅延時間決定部83は、NOR回路827の出力であるtrig_orgc信号を論理演算するNOR回路831と、NOR回路831に入力されるtrig_swc信号を生成するためのフリップフロップ回路832〜835と、AND回路836とを備えている。
【0013】
さらに、図2に示す追い越し検知回路8は、追い越し検出部82での検出結果に基づきクロック信号CLKの切り替え信号SW_OUTを出力する切り替え制御部84とを備えている。図2では、切り替え制御部84の具体的な回路構成を示しており、切り替え制御部84は、NOR回路831の出力であるtrig信号に基づき動作するフリップフロップ回路841を備えている。なお、図2に示した追い越し検知回路8の回路構成は例示であり、同様の機能を有する回路構成であっても良い。
【0014】
次に、本実施の形態に係るクロックデータ修復回路の動作を説明する。まず、従来のクロックデータ修復回路では、Hogge型等の位相比較器を採用することで、クロックの位相を入力データの位相に合わせている。つまり、図3(a)に示すように入力データDATAの位相と、クロック信号CLKの位相との差が小さいときには、クロック信号CLKの位相を進めることにより、入力データDATAとクロック信号CLKとを同期させていた。図3(a)の点線部分が理想的なクロック信号CLKのエッジ位置である。
【0015】
しかし、図3(b)に示すように入力データDATAの位相と、クロック信号CLKの位相との差が大きいときには、入力データDATAとクロック信号CLKとを同期させるためにはある位置ではクロック信号CLKの位相を進め、他の位置ではクロック信号CLKの位相を遅らせる必要があり同期できない場合や平衡状態となり誤同期する場合があった。
【0016】
そこで、本実施の形態に係るクロックデータ修復回路では、追い越し検知回路8を備えることで、図4に示すように追い越し検出範囲を設け、クロック信号CLK(CLK0を選択)が入力データDATAを追い越したか否かを検出(追い越し検出範囲にクロック信号CLKのエッジがあるか否かで判断)し、追い越しを検出した場合はクロック信号CLKをCLK0からCLK90に切り替える。
【0017】
次に、図2に示す追い越し検知回路8の具体的なタイミングチャートを図5に示す。図5に示すタイミングチャートでは、生成されるクロック信号としてCLK0とCLK90とが図示されており、最初に選択されているクロック信号CLKはCLK0である。
【0018】
まず、図5の左側において追い越しが発生していない場合のタイミングチャートについて説明する。出力データD1は、入力データDATAを遅延素子811の遅延時間分(DELAY0)だけ遅らせた波形で、さらに出力データD1を、2つの遅延素子812の遅延時間分(DELAY1)だけ遅らせた遅延させた波形が出力データD1_slowである。また、フリップフロップ回路813により、クロック信号CLKの立ち上がりタイミングからDELAY0と同等の遅延時間分(Clock to Q)だけ遅らせた波形が出力データD2で、さらに出力データD2を、遅延素子812の遅延時間分(DELAY1)だけ遅らせた遅延させた波形が出力データD2_middleである。
【0019】
フリップフロップ回路821,822は、出力データD2_middleの立ち上がりエッジで出力データD1,出力データD1_slowをそれぞれラッチするので、fast_p信号及びslow_p信号が1(High)レベルとなる。つまり、クロック信号CLKの立ち上がり時にサンプリングした遅延時間の異なる複数の入力データがそれぞれ同じ状態になっているので、追い越しは発生していないと判断できる。
【0020】
そして、fast_p信号及びslow_p信号が1(High)レベル、且つfast_n信号及びslow_n信号が0(Low)レベルにより、NOR回路827の出力であるtrig_orgc信号は1(High)レベルとなり、NOR回路831の出力であるtrig信号が0(Low)レベルとなる。そのため、クロック信号CLKの切り替え信号SW_OUTは0(Low)レベルとなる。なお、入力データDATAのHighレベル又はLowレベルの期間を1UI(ユニット・インターバル)としている。
【0021】
次に、図5の右側において追い越しが発生する場合のタイミングチャートについて説明する。フリップフロップ回路821は、出力データD2_middleの立ち上がりエッジで出力データD1をラッチすると、出力データD1がLowレベルであるのでfast_p信号も0(Low)レベルとなる。一方、フリップフロップ回路822は、出力データD2_middleの立ち上がりエッジで出力データD1_slowをラッチすると、出力データD1_slowがHighレベルであるのでslow_p信号も1(High)レベルとなる。そのため、クロック信号CLKの立ち上がり時にサンプリングした遅延時間の異なる複数の入力データがそれぞれ異なる状態になっているので、追い越しが発生したと判断できる。
【0022】
そして、slow_p信号が1(High)レベル、且つfast_p信号、fast_n信号及びslow_n信号が0(Low)レベルにより、NOR回路827の出力であるtrig_orgc信号は0(Low)レベルとなり、NOR回路831の出力であるtrig信号が1(High)レベルとなる。trig信号が1(High)レベルとなることでtrig_swc信号もが1(High)レベルとなり、その結果、クロック信号CLKの切り替え信号SW_OUTも1(High)レベルとなる。従って、クロック信号CLKは、切り替え信号SW_OUTが1(High)レベルとなったタイミングでCLK90に切り替わる。なお、trig_orgc信号は、次にfast_p信号が1(High)レベルとなるタイミングで1(High)レベルとなり、trig_swc信号はリセットされるまで1(High)レベルを保持している。
【0023】
以上のように、本実施の形態に係るクロックデータ修復回路は、追い越し検知回路8を備え、クロック信号CLKが入力データDATAを追い越した場合、クロック信号CLKをCLK0からCLK90に切り替えるので、誤同期状態に留まることなく、正常な同期状態へ復帰できる。
【0024】
(実施の形態2)
図6に、本実施の形態に係るクロックデータ修復回路のブロック図を示す。図6に示すクロックデータ修復回路は、基本的な構成は実施の形態1と同じであるが、生成する複数のクロック信号がことなりCLK0,CLK135,CLK270,CLK405である。つまり、実施の形態1に係るクロックデータ修復回路では、追い越しが検知される毎にCLK0とCLK90とを切り替えていたが、本実施の形態に係るクロックデータ修復回路では、追い越しが検知される毎に、位相が135度異なるクロック信号に切り替わる。なお、CLK0は、位相が0度のクロック信号で、CLK135は位相が135度のクロック信号で、CLK270は位相が270度のクロック信号で、CLK405は位相が45度(CLK405からCLK0への極性が変わるので実質の位相差は135度)のクロック信号である。また、図6に示すクロックデータ修復回路は、切り替えるクロック信号の数が増えたことによりセレクタ6が2ビットになっている点が図1に示すクロックデータ修復回路と異なる。
【0025】
次に、図7に、本実施の形態に係る追い越し検知回路8の回路構成を示す。図7に示す追い越し検知回路8も基本的な構成は図2に示す追い越し検知回路8と同じであるが、遅延素子812の遅延時間が(DELAY2>DELAY1)大きくなり、追い越し検出範囲が大きくなっている。また、図7に示す切り替え制御部84は、切り替えるクロック信号の数が増えたことにより、フリップフロップ回路841とフリップフロップ回路842とで構成されている。
【0026】
図8に、図7の追い越し検知回路8の具体的なタイミングチャートを示す。図8に示すタイミングチャートも基本的には図5に示すタイミングチャートと同じであるが、CLK0,CLK135,CLK270,CLK405の4つのクロック信号が図示されていること、出力データD1及び出力データD1_slowの遅延時間がDELAY2である点が異なる。
【0027】
具体的に、図8の右側において追い越しが発生する場合のタイミングチャートについて説明する。フリップフロップ回路821は、出力データD2_middleの立ち上がりエッジで出力データD1をラッチすると、出力データD1がLowレベルであるのでfast_p信号も0(Low)レベルとなる。一方、フリップフロップ回路822は、出力データD2_middleの立ち上がりエッジで出力データD1_slowをラッチすると、出力データD1_slowがHighレベルであるのでslow_p信号も1(High)レベルとなる。そのため、クロック信号CLKの立ち上がり時にサンプリングした遅延時間の異なる複数の入力データがそれぞれ異なる状態になっているので、追い越しが発生したと判断できる。
【0028】
そして、slow_p信号が1(High)レベル、且つfast_p信号、fast_n信号及びslow_n信号が0(Low)レベルにより、NOR回路827の出力であるtrig_orgc信号は0(Low)レベルとなり、NOR回路831の出力であるtrig信号が1(High)レベルとなる。trig信号が1(High)レベルとなることでtrig_swc信号もが1(High)レベルとなり、その結果、クロック信号CLKの切り替え信号SW_OUTも1(High)レベルとなる。従って、クロック信号CLKは、切り替え信号SW_OUTが1(High)レベルとなったタイミングでCLK135に切り替わる。以降、切り替え信号SW_OUTが切り替わる毎にクロック信号CLKも、CLK0,CLK135,CLK270,CLK405の順に切り替わることになる。
【0029】
以上のように、本実施の形態に係るクロックデータ修復回路では、追い越し検出範囲が大きくし、切り替えるクロック信号の位相を変えることで、入力データDATAのジッタに対する耐性を向上させることができる。
【0030】
(実施の形態3)
図9に、本実施の形態に係るクロックデータ修復回路のブロック図を示す。図9に示すクロックデータ修復回路は、基本的な構成は実施の形態1と同じであるが、追い越し検知回路8が所定の期間追い越しを検出しない場合に、位相ロック信号を出力する点が異なる。従来、クロックデータ修復回路では、クロック信号CLKと入力データDATAとが同期しているか否かを判断するためには、実際のデータを検証しなければ判断できなかった。そこで、本実施の形態に係るクロックデータ修復回路では、図10に示す追い越し検知回路8の回路構成のように、追い越し検出部82で所定の期間追い越しを検出しない場合に、位相ロック信号LOCK_DETを出力する位相ロック信号出力部85を備えている。
【0031】
図10に示す位相ロック信号出力部85は、切り替え信号SW_OUTと、遅延素子851で遅延時間 (DELAY3)だけ切り替え信号SW_OUTを遅延させたsw_outd信号との論理演算を行うEXNOR回路852,AND回路853を備えている。さらに、図10に示す位相ロック信号出力部85は、追い越しを検出しない所定の期間をカウントするカウンタ854及び位相ロック信号LOCK_DETを出力するフリップフロップ回路855とを備えている。なお、図10に示す他の回路構成は、図2に示す回路構成と同じである。
【0032】
次に、図11に、位相ロック信号出力部85の具体的なタイミングチャートを示す。図11に示すクロック信号では、切り替え信号SW_OUTが1(High)レベルとなると、遅延時間 (DELAY3)だけ遅れてsw_outd信号が1(High)レベルとなる。AND回853の出力であるc_rst信号は、切り替え信号SW_OUTが1(High)レベルとなることに伴い0(Low)レベルとなり、sw_outd信号が1(High)レベルとなることで1(High)レベルに戻る。また、カウンタ854の出力であるc_out信号は、切り替え信号SW_OUTが1(High)レベルとなってからNカウント目に1(High)レベルとなるので、位相ロック信号LOCK_DETが1(High)レベルとなる。なお、c_out信号は、N+1カウント目には0(Low)レベルに戻る。
【0033】
以上のように、本実施の形態に係るクロックデータ修復回路は、追い越し検知回路8が所定の期間追い越しを検出しない場合に、位相ロック信号LOCK_DETを出力するので、正常な同期状態に留まっていることを外部から把握することができる。
【0034】
(実施の形態4)
図12に、本実施の形態に係るクロックデータ修復回路のブロック図を示す。図12に示すクロックデータ修復回路は、実施の形態1に示す追い越し検知回路8(図12中では8Aと表記)と、実施の形態2に示す追い越し検知回路8(図12中では8Bと表記)とを組み合わせ、切り替え信号SW_OUTが所定の回数を越えた場合に追い越し検知回路8Aから追い越し検知回路8Bに切り替える構成である。
【0035】
図12に示す追い越し検知回路8は、実施の形態1に示す追い越し検知回路8Aと、実施の形態Bに示す追い越し検知回路8Bと、切り替え信号SW_OUTをカウントし、セレクタ6の前段のセレクタ61,62を切り替えるカウンタ8Cとを備えている。
【0036】
図12に示す追い越し検知回路8の動作を説明するフローチャートを図13に示す。図13に示すフローチャートでは、まずステップS1で追い越し検知回路8Aを用いて入力データDATAとクロック信号CLKとの追い越しを検知する。ステップS1で追い越しを検知した場合は、ステップS2に進み、追い越しを検知しない場合は、ステップS3に進み同期状態と判断する。ステップS2では、カウンタ8Cが所定の回数M以上か否かを判断し、M回未満であればステップS4に進みクロック信号CLKの位相が90度ずれた信号に変更する(例えば、CLK0からCLK90への変更)。
【0037】
また、ステップS2でM回以上であればステップS5に進み、追い越し検知回路8Bを用いて入力データDATAとクロック信号CLKとの追い越しを検知する。ステップS5で追い越しを検知した場合は、ステップS6に進み、追い越しを検知しない場合は、ステップS3に進み同期状態と判断する。ステップS6では、クロック信号CLKの位相が135度ずれた信号に変更する(例えば、CLK0からCLK135への変更)。なお、ステップS4はステップS1に戻り、ステップS6はステップS5に戻る。
【0038】
以上のように、本実施の形態に係るクロックデータ修復回路は、切り替え信号SW_OUTのカウント数により追い越し検知回路8A,8Bを切り替えることにより、追い越し検知範囲を小から大に変化させ、ジッタトレランス(動作マージン)耐性を向上させることができる。
【図面の簡単な説明】
【0039】
【図1】本発明の実施の形態1に係るクロックデータ修復回路のブロック図である。
【図2】本発明の実施の形態1に係る追い越し検知回路の回路構成を示す図である。
【図3】本発明の実施の形態1に係るクロックデータ修復回路の動作を説明するための図である。
【図4】本発明の実施の形態1に係るクロックデータ修復回路の動作を説明するための図である。
【図5】本発明の実施の形態1に係る追い越し検知回路のタイミングチャートである。
【図6】本発明の実施の形態2に係るクロックデータ修復回路のブロック図である。
【図7】本発明の実施の形態2に係る追い越し検知回路の回路構成を示す図である。
【図8】本発明の実施の形態2に係る追い越し検知回路のタイミングチャートである。
【図9】本発明の実施の形態3に係るクロックデータ修復回路のブロック図である。
【図10】本発明の実施の形態3に係る追い越し検知回路の回路構成を示す図である。
【図11】本発明の実施の形態3に係る追い越し検知回路のタイミングチャートである。
【図12】本発明の実施の形態4に係るクロックデータ修復回路のブロック図である。
【図13】本発明の実施の形態4に係るクロックデータ修復回路の動作を説明するためのフローチャートである。
【符号の説明】
【0040】
1,6 セレクタ、2 位相検出器、3 チャージポンプ、4 ループフィルタ、5 電圧制御発振器、7 再生データ出力回路、8 追い越し検知回路、81 追い越し検出範囲決定部、82 追い越し検出部、83 遅延時間決定部、84 切り替え制御部、85 位相ロック信号出力部。
【特許請求の範囲】
【請求項1】
入力データから位相情報を取得する位相検出部と、
前記位相情報に基づき、複数のクロック信号を生成するクロック信号生成部と、
前記入力データと、前記クロック信号生成部で生成した前記複数のクロック信号のうち選択したクロック信号とを出力する出力部と、
前記選択したクロック信号が前記入力データを位相的に追い越しているか否かを検知し、当該検知に基づき前記選択したクロック信号を前記クロック信号生成部で生成した他のクロック信号に切り替えるように制御する追い越し検知部とを備えるクロックデータ修復回路。
【請求項2】
請求項1に記載のクロックデータ修復回路であって、
前記追い越し検知部は、
遅延手段を用いて時間差を有する複数の前記入力データをサンプリングすることで、クロック信号の位相的な追い越しを検出できる範囲を決定する追い越し検出範囲決定部と、
前記追い越し検出範囲決定部で決定した検出範囲において、前記クロック信号の立ち上がり時にサンプリングした遅延時間の異なる複数の前記入力データがそれぞれ異なる状態であれば、前記クロック信号が前記入力データを追い越したと判断する追い越し検出部と、
前記追い越し検出部で追い越しを検出してから次の追い越しを検出するまでの遅延時間を決定する遅延時間決定部と、
前記追い越し検出部での検出結果に基づきクロック信号の切り替え信号を出力する切り替え制御部とを備えることを特徴とするクロックデータ修復回路。
【請求項3】
請求項2に記載のクロックデータ修復回路であって、
前記追い越し検知部は、所定の期間追い越しを検出しない場合、位相ロック信号を出力する位相ロック信号出力部をさらに備えることを特徴とするクロックデータ修復回路。
【請求項4】
請求項1乃至請求項3のいずれか1つに記載のクロックデータ修復回路であって、
前記追い越し検知部が制御するクロック信号の位相は、0度と90度であることを特徴とするクロックデータ修復回路。
【請求項5】
請求項1乃至請求項3のいずれか1つに記載のクロックデータ修復回路であって、
前記追い越し検知部が制御するクロック信号の位相は、0度、135度、270度、45度であることを特徴とするクロックデータ修復回路。
【請求項6】
請求項1に記載のクロックデータ修復回路であって、
制御するクロック信号の位相が異なる2つの前記追い越し検知部を備え、
両者の前記追い越し検知部を追い越し検知の回数に基づき切り替えることを特徴とするクロックデータ修復回路。
【請求項7】
請求項6に記載のクロックデータ修復回路であって、
異なる2つの前記追い越し検知部は、制御するクロック信号の位相が0度と90度の前記追い越し検知部と、制御するクロック信号の位相が0度、135度、270度、45度の前記追い越し検知部とであることを特徴とするクロックデータ修復回路。
【請求項1】
入力データから位相情報を取得する位相検出部と、
前記位相情報に基づき、複数のクロック信号を生成するクロック信号生成部と、
前記入力データと、前記クロック信号生成部で生成した前記複数のクロック信号のうち選択したクロック信号とを出力する出力部と、
前記選択したクロック信号が前記入力データを位相的に追い越しているか否かを検知し、当該検知に基づき前記選択したクロック信号を前記クロック信号生成部で生成した他のクロック信号に切り替えるように制御する追い越し検知部とを備えるクロックデータ修復回路。
【請求項2】
請求項1に記載のクロックデータ修復回路であって、
前記追い越し検知部は、
遅延手段を用いて時間差を有する複数の前記入力データをサンプリングすることで、クロック信号の位相的な追い越しを検出できる範囲を決定する追い越し検出範囲決定部と、
前記追い越し検出範囲決定部で決定した検出範囲において、前記クロック信号の立ち上がり時にサンプリングした遅延時間の異なる複数の前記入力データがそれぞれ異なる状態であれば、前記クロック信号が前記入力データを追い越したと判断する追い越し検出部と、
前記追い越し検出部で追い越しを検出してから次の追い越しを検出するまでの遅延時間を決定する遅延時間決定部と、
前記追い越し検出部での検出結果に基づきクロック信号の切り替え信号を出力する切り替え制御部とを備えることを特徴とするクロックデータ修復回路。
【請求項3】
請求項2に記載のクロックデータ修復回路であって、
前記追い越し検知部は、所定の期間追い越しを検出しない場合、位相ロック信号を出力する位相ロック信号出力部をさらに備えることを特徴とするクロックデータ修復回路。
【請求項4】
請求項1乃至請求項3のいずれか1つに記載のクロックデータ修復回路であって、
前記追い越し検知部が制御するクロック信号の位相は、0度と90度であることを特徴とするクロックデータ修復回路。
【請求項5】
請求項1乃至請求項3のいずれか1つに記載のクロックデータ修復回路であって、
前記追い越し検知部が制御するクロック信号の位相は、0度、135度、270度、45度であることを特徴とするクロックデータ修復回路。
【請求項6】
請求項1に記載のクロックデータ修復回路であって、
制御するクロック信号の位相が異なる2つの前記追い越し検知部を備え、
両者の前記追い越し検知部を追い越し検知の回数に基づき切り替えることを特徴とするクロックデータ修復回路。
【請求項7】
請求項6に記載のクロックデータ修復回路であって、
異なる2つの前記追い越し検知部は、制御するクロック信号の位相が0度と90度の前記追い越し検知部と、制御するクロック信号の位相が0度、135度、270度、45度の前記追い越し検知部とであることを特徴とするクロックデータ修復回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2009−284134(P2009−284134A)
【公開日】平成21年12月3日(2009.12.3)
【国際特許分類】
【出願番号】特願2008−132894(P2008−132894)
【出願日】平成20年5月21日(2008.5.21)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成21年12月3日(2009.12.3)
【国際特許分類】
【出願日】平成20年5月21日(2008.5.21)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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