【課題】窒化物系半導体素子及びその製造方法を提供する。
【解決手段】ダイオード構造物を有するベース基板１１０と、該ベース基板１１０上に配置されるエピタキシャル成長膜１２０と、該エピタキシャル成長膜１２０上に配置される電極部１４０とを含み、該ダイオード構造物は、第１タイプの半導体層１１２と、該第１タイプの半導体層の中央に介在する第２タイプの半導体層１１４とを含む。 （もっと読む）

【課題】ダイオード機能を有するＧａＮ−ＨＥＭＴのようなIII族窒化物トランジスタを提供する。
【解決手段】GaＮスイッチングデバイスは、低しきい値のGaＮトランジスタ３４６の両端間に結合された高しきい値のGaＮトランジスタ３４０を有しており、この低しきい値のGaＮトランジスタ３４６が逆方向モードで並列ダイオードとして機能するようになっている。高しきい値のGaＮトランジスタ３４０は、順方向モードの際にGaＮスイッチングデバイスに対し雑音排除性を提供するように構成されている。互いに著しく異なるしきい値を有するようにする。その結果、従来のシリコンＦＥＴにおける固有のボディダイオードの機能及びモノリシック構造を維持したまま、III族窒化物スイッチングデバイスの優れたスイッチング特性を利用することができるようになる。 （もっと読む）

【課題】外部ノイズの影響を低減できるＪＦＥＴを提供する。
【解決手段】本発明に係るＪＦＥＴ５０は、ｐ型半導体基板１と、ｐ型半導体基板１の表面に形成されているｎ型チャネル領域３と、ｎ型チャネル領域３内に形成されており、ｎ型チャネル領域３よりも不純物濃度の高いｎ型埋め込み領域４と、ｎ型チャネル領域３の表面に形成されているｐ型ゲート領域６と、ｎ型チャネル領域３の表面に、ｐ型ゲート領域６を挟むように形成されているｎ型ドレイン／ソース領域７及びｎ型ドレイン／ソース領域８とを備え、ｎ型埋め込み領域４は、ｎ型ドレイン／ソース領域７及びｎ型ドレイン／ソース領域８の一方の下方に形成されており、他方の下方に形成されていない。 （もっと読む）

【課題】本発明は、面積利用効率を向上しつつ、トランジスタＴの特性を維持し、更に整流素子Ｄの低順方向電圧化を図ることができる半導体装置を提供する。
【解決手段】半導体装置１は整流素子ＤとトランジスタＴとを備える。整流素子Ｄは、電流経路４３と、その一端に配設され整流作用を持つ第１の主電極１１と、その他端に配設された第２の主電極１２と、その第１の主電極１１と第２の主電極１２との間に配設され、第１の主電極１１に比べて順方向電圧が大きい第１の補助電極１５とを有する。トランジスタＴは、電流経路４３と、その一端において電流経路４３と交差する方向に配設された第３の主電極１３と、第３の主電極１３を取り囲んで配設された制御電極１４と、第２の主電極１２とを有する。 （もっと読む）

【課題】破壊耐量が高い、２ＤＥＧを用いた半導体装置を提供する。
【解決手段】ソース・ドレイン間の耐圧よりも耐圧が低いＳＢＤダイオード１８のカソード電極がドレイン電極１６に接続され、アノード電極がポリシリコンダイオード２０を介してゲート電極１４に接続されている。これにより、Ｌ負荷耐量試験回路によるＬ負荷耐量試験において、ゲート信号がターンオフされると、ドレイン電圧が印加され、ＳＢＤダイオード１８にアバランシェ電流が流れ始め、電圧降下が発生し、ゲート電圧Ｖｇが印加される。ゲートに閾値電圧Ｖｔｈよりやや高い電圧（ゲートがオンする程度の電圧）が印加されると、ソース・ドレイン間が導通状態となる。これにより、ドレイン電圧がソース電極１２とドレイン電極１６との間の耐圧よりも低いＳＢＤダイオード１８の耐圧にクランプされた状態で、ドレイン電流が徐々に減少していく。 （もっと読む）

【課題】高電圧処理能力および改善された実行能力を有する効率的なスイッチング回路を提供する。
【解決手段】第１および第２のＩＩＩ−Ｖ族トランジスタを有し、第２のＩＩＩ−Ｖ族トランジスタは、第１のＩＩＩ−Ｖ族トランジスタよりも大きな降伏電圧を有する。さらに、第１のＩＩＩ−Ｖ族トランジスタと並列に配置されるシリコンダイオードを有し、この並列配置は、第２のＩＩＩ−Ｖ族トランジスタと直列に接続、効率的な３端子デバイスであり、第１端子は第２のＩＩＩ−Ｖ族トランジスタのゲート、第１のＩＩＩ−Ｖ族トランジスタのソースおよびシリコンダイオードのアノードに結合する。第２端子は第１のＩＩＩ−Ｖ族トランジスタのゲートと結合し、第３端子は第２ＩＩＩ−Ｖ族トランジスタのドレインと結合する。 （もっと読む）

【課題】スイッチング素子による高温の悪影響を回避して、誤点弧を防止する回路をスイッチング素子と同一の基板上に配置した半導体装置を提供する。
【解決手段】基板５上の導電体パターン５１，５２上にＮチャネル型のＭＯＳＦＥＴ１０、及びＮチャネル型で半導体材料が炭化珪素からなるＪＦＥＴ３０を各別に近接して配置し、ＭＯＳＦＥＴ１０のゲート電極１３とＪＦＥＴ３０のドレイン電極３１とをリード線６１で接続する。ＭＯＳＦＥＴ１０をオン／オフに制御する外部からの駆動信号がＪＦＥＴ３０のソース電極３２及びドレイン電極３１間を伝播するときに、ソース電極３２及びゲート電極３３間のゲート電圧の低／高に応じてＪＦＥＴ３０のチャネル抵抗を大／小に変更することにより、ＭＯＳＦＥＴ１０のドレイン電極１１及びソース電極１２間のスイッチング波形の前縁を、後縁に比較して緩やかな傾斜にする。 （もっと読む）

【課題】本発明の半導体装置は、ｎチャネルの高電子移動度トランジスタ（ＨＥＭＴ）とｐチャネル電界効果トランジスタとを単一の基板上に形成した。
【解決手段】ｎチャネル電界効果トランジスタは、第１チャネル層７と、この第１チャネル層７にヘテロ接合し、ｎ型の電荷を供給するｎ型第１障壁層６と、ｎ型第１障壁層６に対してｐｎ接合型の電位障壁を有するｐ型ゲート領域１０とを備え、ｐチャネル電界効果トランジスタは、ｐ型の第２チャネル層１３と、ｐｎ接合型の電位障壁を有するｎ型ゲート領域１８とを備える。各トランジスタはｐｎ接合型のゲート領域を有するのでターンオン電圧を高くすることが可能となり、ゲート逆方向リーク電流を減少させたエンハンスメントモードでの動作を実現した。 （もっと読む）

【課題】ＧａＡｓ基板上にＨＥＭＴ、ＨＢＴを順次積層してなるトランジスタ素子において、ＨＥＭＴの移動度の低下を抑制することが可能なトランジスタ素子を提供する。
【解決手段】ＧａＡｓ基板２上に高電子移動度トランジスタ（ＨＥＭＴ）３が形成され、ＨＥＭＴ３上にヘテロバイポーラトランジスタ（ＨＢＴ）４が形成されたトランジスタ素子において、ＨＥＭＴ３がアンドープＩｎＧａＡｓＰからなるバリア層１０を有する。 （もっと読む）

【課題】ＧａＮ系ＨＥＭＴ及びＭＩＭキャパシタを同一基板上に設ける場合でも小型化することができる半導体装置及びその製造方法を提供する。
【解決手段】基板１の表面上に下部電極１１を形成し、下部電極１１上に誘電体膜１２を形成し、誘電体膜１２上に基板１の表面に接する上部電極１４ａを形成する。また、基板１の裏面から基板１をエッチングすることにより、上部電極１４ａの基板１の表面に接する部分に達するビアホール１ａを基板１に形成し、基板１の裏面上にビアホール１ａを介して上部電極１４ａに接するビア配線３６を形成する。 （もっと読む）