【課題】比較的簡単な構成でありながらも動的で高分解能の電圧制御可能な半導体集積回路、電子機器及びマルチチップ半導体パッケージを提供すること。
【解決手段】電子機器１００は、電源ＩＣ１１０と、電源ＩＣ１１０から出力される電源電圧Ｖｓｒｃで動作するＳｏＣ＃０〜２とを備える。ＳｏＣ＃０〜２は、三次元実装されたマルチチップ半導体パッケージに搭載される。ＳｏＣ＃０〜２は、第３の端子１２３から入力されるアナログ制御信号の電位と、内部配線１２４の電位とに基づいて、第２の端子１２２から出力するアナログ制御信号を生成する電位制御回路１２５と、電源フィードバック（ＦＢ）電圧入力端子である第２の端子１２２及び第３の端子１２３と、を備える。ＳｏＣ＃０〜２は、ＦＢ出力端子ＦＢ_out／ＦＢ入力端子ＦＢ_inをカスケード接続し、最終段のＳｏＣ＃０のＦＢ出力を電源ＩＣ１１０に接続している。 （もっと読む）

【課題】ダイシングの際にクラック発生を抑制できる半導体装置を提供する。
【解決手段】半導体基板の上に形成された複数の配線層と、前記複数の配線層の間に配置されたビア層と、前記複数の配線層に形成された導電膜と、前記ビア層の上下の前記配線層の前記導電膜と接続するビアプラグＶ５とを有し、スクライブ領域３１は、チップ領域の外周であって前記半導体基板の縁に接して位置し、前記スクライブ領域３１は前記縁に接するパッド領域３３を有し、前記パッド領域３３は、前記複数の配線層の各々に、平面視において相互に重なって配置され、前記複数の配線層は、第１の配線層と第２の配線層を有し、前記第１の配線層の前記導電膜は、前記パッド領域３３の全面に形成された第１の導電パターン５５を有し、前記第２の配線層の前記導電膜は、前記パッド領域の一部に形成された第２の導電パターン５０を有する。 （もっと読む）

【課題】バイアスに依存した抵抗値の変化をさらに低減できるようにした半導体装置を提供する。
【解決手段】Ｎ型シリコン層３と、Ｎ型シリコン層３上に形成されたＰ型拡散抵抗７と、Ｐ型拡散抵抗７上に形成されたシリコン酸化膜１１と、シリコン酸化膜１１を貫いてＰ型拡散抵抗７の一方の端部７ａに接続され、一方の端部７ａに高電位を印加するための高電位用電極１５と、シリコン酸化膜１１を貫いてＰ型拡散抵抗７の他方の端部７ｂに接続され、他方の端部７ｂに低電位を印加するための低電位用電極１７と、を備える。高電位用電極１５及び低電位用電極１７はそれぞれシリコン酸化膜１１上に延設されると共に、シリコン酸化膜１１上において高電位用電極１５と低電位用電極１７との間にはスリット２１が設けられている。このスリット２１は、Ｐ型拡散抵抗７の一方の端部７ａと他方の端部７ｂとの間の中間位置２３よりも一方の端部７ａに近い側に位置する。 （もっと読む）

【課題】
アバランシェ耐量の増大と、オン抵抗の低減とを兼ね備えた半導体装置を提供することである。
【解決手段】
実施形態の半導体装置は、第１半導体層を含む半導体基板と、前記半導体基板内に設けられた複数の第２半導体層と、前記半導体基板の一方の表面側に設けられた複数の第３半導体層と、前記第３半導体層の表面に選択的に形成された第４半導体層と、前記第４半導体層の表面側に設けられた制御電極と、前記第１半導体層の他方の表面に設けられた第６半導体層とを有するＭＯＳと、前記半導体基板の一方の表面側に設けられた第５半導体層と、前記第１半導体層と、前記第２半導体層と、前記第６半導体層を含んで構成され、前記第５半導体層に接続するクランプ電極に接続された第１ダイオードと、前記制御電極に接続された第７半導体層を含んで構成され、前記第１ダイオードと逆直列になるように前記クランプ電極に接続された第２ダイオードとを有する。 （もっと読む）

【課題】所望のブレークダウン電圧が確保でき、大きな放電電流を流すことが可能なＥＳＤ保護特性のすぐれたＥＳＤ保護素子を実現する。
【解決手段】適切な不純物濃度のＮ＋型埋め込み層２とＰ＋型埋め込み層３でＰＮ接合ダイオード３５を形成する。Ｐ＋型埋め込み層３はＰ＋型引き出し層５と一体となりＮ−型エピタキシャル層４を貫通させアノード電極１０と接続される。Ｐ＋型埋め込み層３等で囲まれたＮ−型エピタキシャル層４にＮ＋型拡散層７と該Ｎ＋型拡散層７と接続され、これを取り囲むＰ＋型拡散層６を形成する。Ｎ＋型拡散層７、Ｐ＋型拡散層６はカソード電極９に接続される。Ｐ＋型拡散層６をエミッタ、Ｎ−型エピタキシャル層４をベース、Ｐ＋型引き出し層５等をコレクタとする寄生ＰＮＰバイポーラトランジスタ３８とＰＮ接合ダイオード３５でＥＳＤ保護素子を構成する。 （もっと読む）

【課題】プリント配線基板上の実装面積削減やコスト削減を実現することのできるチャージポンプを提供する。
【解決手段】チャージポンプ１００は、フライングキャパシタ１２０の充放電用スイッチとして、半導体装置１１０に集積化されたフローティングＮＭＯＳＦＥＴ１１１及び１１２のボディダイオード１１１ｄ及び１１２ｄを用いる。 （もっと読む）

【課題】半導体装置で発生する異常発熱をより確実に検出し得る構造を有する半導体装置を提供する。
【解決手段】半導体装置２は、半導体素子１０と、一対の信号パッド１２、１４と、温度検出ダイオードＤ１〜Ｄ５と、を備える。温度検出ダイオードＤ１〜Ｄ５は、それぞれ、一対の信号パッド１２、１４間に並列に接続されている。そのため、一対の信号パッド１２、１４間に一定の電圧を印加すると、温度検出ダイオードＤ１〜Ｄ５のそれぞれにおいて、温度検出ダイオードＤ１〜Ｄ５の近傍の温度に応じた電流Ｉ１〜Ｉ５が流れる。従って、一対の信号パッド１２、１４間を流れる電流Ｉは、各温度検出ダイオードＤ１〜Ｄ５を流れた電流Ｉ１〜Ｉ５の和となる。 （もっと読む）

【課題】高耐圧の能動素子を含む回路と低電圧で動作するロジック回路とが同一基板上に混載された半導体装置を低コストで実現する。
【解決手段】半導体装置が、ロジック回路５０と、能動素子回路とを具備している。ロジック回路５０は、半導体基板１に形成された半導体素子２を備えている。該能動素子回路は、半導体基板１の上方に形成された拡散絶縁膜７−１の上に形成された半導体層８−１、８−２を用いて形成されたトランジスタ２１−１、２１−２を備えている。この能動素子回路がロジック回路５０により制御される。 （もっと読む）

【課題】フリップフロップ追加による利益と、スキャンＦＦの段数増加による不利益と、を考慮に入れ、スキャンテスト回路の設計を行う半導体設計方法が、望まれる。
【解決手段】複数のスキャンＦＦから構成されるスキャンテスト回路の設計方法は、複数のスキャンＦＦ間の遅延値を抽出することで、スキャンテスト回路の動作レート候補値を複数算出する第１の工程と、中継用フリップフロップの追加を仮定し、複数の動作レート候補値をそれぞれ使用して、スキャンテストの実施に必要な時間をスキャンシフト時間として算出し、スキャンシフト時間に基づき、中継用フリップフロップを追加することの効果が最も高い動作レート候補値を、中継用フリップフロップの追加後のスキャンテスト回路に適用する動作レートとして選択する第２の工程と、動作レートを満たすように、複数のスキャンＦＦ間に中継用フリップフロップを追加する第３の工程と、を含んでいる。 （もっと読む）

【課題】配線間の影響を抑制することができる多層配線を有する半導体装置を実現する。
【解決手段】本発明の実施形態における半導体装置は、下層の配線層に第１の方向に沿って形成された信号配線１１と、下層の配線層と絶縁膜を介して配置される上層の配線層に第１の方向と交差する第２の方向に沿って形成された基準電位配線１３と、 上層の配線層に基準電位配線１３に沿って近接して形成されたシールド線１４ａ、１４ｂと、を有し、信号配線１１と基準電位配線１３の交差部１５ｃにおいて基準電位配線１３とシールド線１４ａ、１４ｂとの距離が他の部分に比べてより狭くなっていることを特徴とする。 （もっと読む）