【課題】クロック源の消費電力を増大させることなく、動作クロック周波数に応じて駆動能力を変化させることにより消費電力低減可能なクロックバッファ回路を提供すること。
【解決手段】クロック信号を伝達するバッファ部１０２と、クロック信号の参照クロック信号に対する逓倍数をカウントし、バッファ部１０２に対して逓倍数に基づいたイネーブル信号を出力する駆動能力切替部１０１と、を備え、バッファ部１０２は、当該バッファ部１０２の入力に接続された入力インバータ７と、イネーブル信号によりオンオフが可能であって、それぞれの出力が当該バッファ部の出力に共通に接続された複数の出力インバータ１３〜２８と、を備え、入力インバータ７が１個のＣＭＯＳインバータからなるクロックバッファ回路。 （もっと読む）

【課題】
ＣＭＯＳ回路に中間電圧の入力信号が長時間連続して入力された場合にも貫通電流の発生を短時間にとどめることができる半導体集積回路を提供する。
【解決手段】
本発明の一実施態様に係る半導体集積回路は、入力端子と、出力端子と、ゲートが前記入力端子に接続されソースが高電位電源配線に接続された第１ＰＭＯＳトランジスタ及びゲートが前記入力端子に接続されソースが低電位電源配線に接続された第１ＮＭＯＳトランジスタを含み、当該第１ＰＭＯＳトランジスタと当該第１ＮＭＯＳトランジスタとが同時に導通しないように構成された第１ＣＭＯＳ回路と、入力端が前記第１ＣＭＯＳ回路に接続され出力端が前記出力端子に接続された第２ＣＭＯＳ回路と、この第２ＣＭＯＳ回路の出力端とと高電位電源配線及び高電位電源配線との間にそれぞれ配置された第２ＰＭＯＳトランジスタと第２ＮＭＯＳトランジスタと、を備える。 （もっと読む）

【課題】CMOS伝送回路において、レシーバの動作を不安定にしたり不要輻射を放出したりするリンギングの発生を抑制した電気信号の伝送回路を提供する。
【解決手段】本発明の一態様は、CMOSドライバと伝送線とCMOSレシーバとを有する電気信号の伝送回路において、CMOSドライバのPMOS FET１と並列にアノード電極がドライバ出力端子につながれるように第１のダイオード６を接続し、CMOSドライバのNMOS FET２と並列にカソード電極がドライバ出力端子につながれるように第２のダイオード７を接続し、PMOS FET１のデバイストランスコンダクタンスと第１のダイオード６の(飽和電流)/(理想係数×熱電圧)^２とが等しくなるようにし、NMOS FET２のデバイストランスコンダクタンスと第２のダイオード７の(飽和電流)/(理想係数×熱電圧)^２とが等しくなるようにしたことを特徴とする電気信号の伝送回路である。 （もっと読む）

【課題】低電源電圧状態で、ビットラインプリチャージ電圧又はセルプレート電圧を安定的に駆動し、待機電流ＩＤＤ２Ｐ及び動作電流を最小化すること。
【解決手段】電源電圧のハーフレベルの基準電圧を利用し、異なるレベルのバイアス信号を生成するバイアス信号生成手段と、出力端の電圧レベルに応答してプルダウン駆動信号を生成する駆動信号生成手段と、駆動信号に応答して出力端を駆動する電圧駆動手段と、出力端の電圧レベルに応じてプルアップ駆動信号／プルダウン駆動信号を生成する駆動信号生成手段と、前記プルアップ駆動信号／プルダウン駆動信号に応答して前記出力端をプルアップ駆動／プルダウン駆動するプルアップＰＭＯＳトランジスタ／プルダウンＮＭＯＳトランジスタと、第１多重化手段と、第２多重化手段とを備える半導体メモリ素子の電圧発生装置。 （もっと読む）

【課題】単位回路の、高速動作と未使用時（注を入れる）または定常時または待機時における消費電力の減少を両立させた二重絶縁ゲート電界トランジスタを用いたＭＯＳトランジスタ回路およびそれを用いたＣＭＯＳトランジスタ回路、ＳＲＡＭセル回路、ＣＭＯＳ−ＳＲＡＭセル回路、集積回路を提供することである。
【解決手段】四端子二重絶縁ゲート電界効果トランジスタからなるＭＯＳトランジスタ回路において、前記四端子二重絶縁ゲート電界効果トランジスタの一方のゲートを入力端子とし、他方のゲートに抵抗の一方の端を接続し、ソースを第一の電源に接続し、ドレインを出力端子とすると供に負荷素子を通して第二の電源に接続し、前記抵抗の他端を一定電位の第三の電源に接続したことを特徴とする。 （もっと読む）

【課題】単位回路の、高速動作と未使用時（注を入れる）または定常時または待機時における消費電力の減少を両立させた二重絶縁ゲート電界トランジスタを用いたＭＯＳトランジスタ回路およびそれを用いたＣＭＯＳトランジスタ回路、ＳＲＡＭセル回路、ＣＭＯＳ−ＳＲＡＭセル回路、集積回路を提供することである。
【解決手段】四端子二重絶縁ゲート電界効果トランジスタからなるＭＯＳトランジスタ回路において、前記四端子二重絶縁ゲート電界効果トランジスタの一方のゲートを入力端子とし、他方のゲートに抵抗の一方の端を接続し、ソースを第一の電源に接続し、ドレインを出力端子とすると供に負荷素子を通して第二の電源に接続し、前記抵抗の他端を一定電位の第三の電源に接続したことを特徴とする。 （もっと読む）

【課題】ＭＴＣＭＯＳ回路やＳＣＣＭＯＳ回路等のパワーゲーティングされた回路におけるモード移行時のパワー消費の低減や、ウェークアップ時間や、パワーゲーティング構成により生じるノイズを低減する。
【解決手段】第１の回路ブロックと第１のスリープトランジスタとの間の第１の仮想グラウンドノードと、第２の回路ブロックと第２のスリープトランジスタとの間の第２の仮想グラウンドノードと、第１の仮想グラウンドノードを第２の仮想グラウンドノードに接続し、第１の回路ブロックによるアクティブモードからスリープモードへの移行、及び第２の回路ブロックによるスリープモードからアクティブモードへの移行、またはその逆の間に第１の回路ブロックと第２の回路ブロックとの間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタとを有する回路である。 （もっと読む）

【課題】簡易な構成で電荷の再利用効率を高め、複数のＬＳＩを搭載したシステム全体のエネルギー効率を向上することが可能な半導体回路および半導体装置を提供する。
【解決手段】入力端子２０にＬレベルの信号が入力されたとき、回路素子１０の出力端子２２に接続される信号線２４の配線容量Ｃｐに正の電荷が充電される。入力端子２０にＨレベルの信号が入力されたとき、ＮＭＯＳトランジスタＮｒ１は、論理素子のＮＭＯＳトランジスタＮ１が導通するのと同時に導通する。これにより、信号線２４から放電される電荷の一部が、ＮＭＯＳトランジスタＮｒ１およびダイオードＤ１を介して、電荷回収線２に移動する。電荷回収線２が回収した電荷は、電荷再利用端子３を介して半導体チップ１Ａの外部に放出されると、電荷再利用線３０に接続された電荷回収用の容量素子Ｃｅｘｔに蓄積される。蓄積され電荷は、他の半導体回路等の電源端子に供給される。 （もっと読む）

【課題】複数の基準電位を要する半導体装置、及び半導体装置の駆動において、より消費電力を軽減する。
【解決手段】電源線に直列に接続された複数の抵抗素子により、電源線に供給された電位を抵抗分割し、電源線と電気的に接続するスイッチトランジスタを介して所望の分割された電位を出力する電位分割回路を有する半導体装置であり、スイッチトランジスタのドレイン端子は出力側の回路に設けられたトランジスタのゲート端子（又は容量素子の一方の端子）と電気的に接続しノードを構成する。 （もっと読む）

【課題】解像度が小さく測定精度が高い時間測定を行うことができるＴＤＣ回路を提供する。
【解決手段】ＴＤＣ回路１は、共通の構成を有する３２個の単位セル１１_０〜１１_３１がリング状に接続されたリング部１０等を備える。単位セル１１は、第１インバータ回路１１１，第２インバータ回路１１２，スイッチＳＷ_０，スイッチＳＷ_１およびスイッチＳＷ_２を含む。第１インバータ回路１１１のＰＭＯＳトランジスタのゲート幅は、第２インバータ回路１１２のＰＭＯＳトランジスタのゲート幅のα_ｐ倍である。第２インバータ回路１１１のＮＭＯＳトランジスタのゲート幅は、第１インバータ回路１１２のＮＭＯＳトランジスタのゲート幅のα_ｎ倍である。α_ｐおよびα_ｎの双方が１より大きいか又は双方が１より小さい。 （もっと読む）