【課題】コストを抑えつつ、外部同期信号と内部同期信号との同期スピードを早くすることができるＰＬＬ装置、映像同期制御装置及び表示装置を提供する。
【解決手段】位相差比較部１１が外部同期信号とフィードバックされて入力される内部同期信号との位相差を検出する。位相差判定部１２は、検出された位相差が所定のしきい値以上であるか否か又は所定のしきい値未満であるか否かを判定する。ＶＣＸＯ１８は、位相差判定部１２の判定結果に応じて、フィードバックされる出力信号の周波数を可変する。 （もっと読む）

【課題】出力クロック信号の周波数を高精度で制御することができる位相ロックループ回路を提供する。
【解決手段】制御電圧を保持する容量（１０４）と、リファレンスクロック信号に対するフィードバック信号の位相差を検出する位相検出器（１０１）と、前記検出された位相差に応じて、前記容量を電源電圧又は基準電位に接続する第１のスイッチ回路（ＳＷ１，ＳＷ２）と、前記容量の制御電圧に応じた発振周波数の出力クロック信号を生成し、前記出力クロック信号又は前記出力クロック信号に応じた信号を前記フィードバック信号として前記位相検出器に出力する電圧制御発振器（１０５）と、前記リファレンスクロック信号のエッジから一定期間又は前記出力クロック信号若しくは前記出力クロック信号に応じた信号のエッジから一定期間前記容量を前記基準電位又は前記電源電圧に接続する第２のスイッチ回路（ＳＷ３）とを有する位相ロックループ回路が提供される。 （もっと読む）

【課題】 ＡＤ変換器への入力レベルが変化したときに、ＰＬＬ制御が正常に動作しない状況を防止して周波数ずれの発生を防止できる周波数シンセサイザを提供する。
【解決手段】 キャリアリムーブ１６と、逆回転ベクトル乗算部１７と、位相の時間差検出部１８と、加算器１９と、位相差の累積加算部２０と、ループフィルタ２１と、パラメータ出力部２５と、振幅情報検出部２６と、フィルタ２７と、乗算器２８とをＦＰＧＡで構成し、振幅情報検出部２６で検出された振幅情報を元に得られるＡＧＣ回路における補正値をアンロック検出手段が監視し、当該値が適正範囲内であれば、ＰＬＬ制御におけるロック（同期）処理を行い、当該値が適正範囲外であれば、ＰＬＬ制御におけるアンロックを検出するようにした周波数シンセサイザである。 （もっと読む）

【課題】入力データのジッタの影響を簡単な構成で低減でき、データを正確に復元できるデータリカバリ方法およびデータリカバリ回路を提供すること。
【解決手段】入力データから位相データを検出する選択信号生成部を備え、選択信号生成部が検出した位相データに基づいて入力データをサンプリングするデータリカバリ回路において、選択信号生成部は、入力データの位相と検出済みの位相データが表す位相との位相差を検出する位相差検出部５３０ａ〜５３０ｄと、位相差の絶対値が位相補正用規定値を超える場合に、位相差の絶対値が位相補正用規定値にクリップするよう位相データを補正するクリップ回路５３１ａ〜５３１ｄとを備える。 （もっと読む）

【課題】符号間干渉等による受信信号の波形の歪みによる影響を受けにくく、再生クロックの位相変動や同期外れ等を防止し、安定したクロック再生を可能とする位相検出方法及び位相検出回路を提供する。
【解決手段】クロック再生の対象信号に対して、所定時間の進み及び遅れの２つの信号を生成し、前記２つの信号の差分信号を生成し、前記差分信号のゼロクロス点を参照してクロックの位相誤差を判定する。 （もっと読む）

入力信号を追跡するように出力信号の周波数及び位相が調整される。前記出力信号が導き出される発振信号の周波数を制御するように制御信号が調整される。幾つかの側面においては、前記発振信号の前記周波数は、発振器回路に結合されたリアクティブ回路の再構成によって調整される。前記出力信号の位相は、前記発振信号と調整可能スレショルドの比較に基づいて調整することができる。例えば、前記調整可能スレショルドは、トランジスタ回路に関する調整可能バイアス信号を備えることができ、それにより、前記発振信号は、前記トランジスタ回路への入力として提供され、前記トランジスタ回路の前記出力は、前記出力信号を提供する。 （もっと読む）

発振信号の周波数は、出力信号の位相および／または周波数を調整するために一時的に調整される。例えば、発振信号の周波数は、出力信号の位相を調整するために、極めて短期間で調整されてもよい。加えて、発振信号の周波数は、出力信号の有効周波数を調整するために、反復される手法で一時的に調整されてもよい。いくつかの態様では、発振信号の周波数は、発振回路に関連したリアクタンス回路の再構成によって調整される。
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【課題】位相ジッタの少ない位相同期ループ回路を実現する。
【解決手段】第一および第二レジスタへ接続された第一および第二計数手段10,14を含む位相同期ループ回路が開示される。第一レジスタ18は数Ｍを第二レジスタ20は数Ｎを記憶する。第一計数手段は基準信号FrefのＭサイクルに応答してF1出力信号を出力し、第二計数手段は出力信号FoutのＮサイクルに応答してF2出力信号を出力する。F1,F2,Fref,Fout 信号は、位相検出器30へ接続され、FrefとFoutの位相が比較される。位相検出回路の出力信号は位相検出回路出力信号に比例したFout信号を発生する電圧制御発振器12に接続される。Fout信号は位相同期ループ回路が整定するまで第二レジスタへフィードバックされる。 （もっと読む）

【課題】多相式のＤＬＬ回路への適用が可能であり、放電速度や充電速度を一定に保つことが可能であり、さらに、検出ラインに現れる電位差が大きいデューティ検知回路及びこれを用いたＤＬＬ回路を提供する。
【解決手段】放電トランジスタＴＲ１，ＴＲ２と、充電トランジスタＴＲ３，ＴＲ４と、検出ラインＬＤＵＴＹＨＢ，ＬＤＵＴＹＬＢと、これら検出ラインの電位差を検出する比較回路ＣＯＭＰとを備え、偶数サイクルの内部クロック信号に応答して放電トランジスタＴＲ１，ＴＲ２及び充電トランジスタＴＲ３，ＴＲ４を制御するゲート回路Ｇ１１〜Ｇ１４とを備える。これにより、偶数サイクルの内部クロック信号に対応して検出ラインが充放電されることから、多相式のＤＬＬ回路への適用が可能であるとともに、検出ラインに現れる電位差を十分に確保することが可能となる。 （もっと読む）

【課題】 実用上の制御性能を低下させることなく回路規模の削減、動作速度の向上を図ることのできるＰＬＬ回路、ＰＬＬ制御装置及びＰＬＬ制御方法を提供する。
【解決手段】 ２値化された再生データと抽出クロックとの位相誤差を検出して位相誤差に対応した振幅をもつ位相誤差パルス信号を生成する位相差検出部（１０）と、前記位相誤差パルス信号を調整した調整パルス信号を生成する位相器感度調整部（１１，１２）と、前記調整パルス信号から前記抽出クロック生成のためのフィードバック制御用パルス列信号を生成するループフィルタ部（７）とを備え、前記位相器感度調整部は、前記位相誤差パルス信号の時間幅を２倍とする拡張パルス信号を生成する２パルス化部（１１）と、前記拡張パルス信号の振幅を増幅して前記調整パルス信号を生成する増幅部（１２）とを有するＰＬＬ回路である。 （もっと読む）