入力基準信号Ｕ_ｒｅｆと入力信号Ｕ_ｐ，ｉｎとの間の位相差ΔΦを検出するための位相比較器であって、Ｋ_ｐが前記位相比較器の位相検出器ゲインである位相比較器と、入力信号Ｕ_{ｖｃｏ，ｉｎ}に応じて角周波数ω_{ｖｃｏ，ｏｕｔ}を有する周期的な出力信号Ｕ_{ｖｃｏ，ｏｕｔ}を生成するための電圧制御発振器（ＶＣＯ）であって、Ｋ_ｖｃｏが前記電圧制御発振器の電圧制御発振器ゲインである電圧制御発振器（ＶＣＯ）と、フェーズロックドループ回路の動作中にループゲインＫ：＝Ｋ_ｐ×Ｋ_ｖｃｏが所定の範囲内のままとなるようにフェーズロックドループ回路の動作中に前記位相検出器ゲインＫ_ｐを制御するようになっているコントローラと、を備えるフェーズロックドループ回路（ＰＬＬ回路）。
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本発明は、ランダムデータ用のタイミング情報を回復する回復回路用の検出装置およびチャージポンプ回路に関する。検出装置は、基準信号の直交成分を、入力信号に基づいてサンプリングし、第１のバイナリ信号を生成するための、第１のラッチ手段と、基準信号の同相成分を、入力信号に基づいてサンプリングし、第２のバイナリ信号を生成するための、第２のラッチ手段と、第１のバイナリ信号を、第２のバイナリ信号に基づいてサンプリングし、周波数誤差信号を生成するための、第３のラッチ手段と、を備える。よって、簡潔で速い検出回路が、デジタル実施に基づいて達成される。さらに、チャージポンプ回路は、差動入力回路と、差動入力回路のテール電流を、周波数検出装置の周波数ロック状態に応じて制御するための制御手段とを備える。これは、チャージポンプ回路の挙動が、検出装置によって生成される余分なリップルを低減できる、という利点を提供する。
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本発明は、位相誤差検出範囲を広くした位相誤差検出器と、ＰＬＬ同期状態に基づいたゲイン制御により、ＰＬＬの引込時間の改善を図る。位相誤差が増加している場合に位相誤差検出点の補正を行うことにより位相誤差検出範囲を広くする。また、位相誤差値を平滑化した値の標準偏差に基づいてＰＬＬのロック状態を判定し、引込過渡状態と定常状態とでゲインを切り替えることにより、ＰＬＬの引込時間を短縮かつ安定させることが可能となる。 （もっと読む）

【解決手段】利得を自動的に設定する位相ロックループＰＬＬが提供される。ＰＬＬは、第１の周波数と第２の周波数の差を表す第１の信号を供給する周波数弁別器を備える。またＰＬＬは、周波数弁別器に結合され、第１の信号を受信し、第１の信号からの情報に基づいて第２の信号を供給する比較器を備えている。第２の信号は設定する位相ロックループに対する利得設定を表す。 （もっと読む）

書込み（書換え）可能な光ディスクシステム及び読取り専用の光ディスクシステムのために、位相ロックループ(PLL)によってデータクロックが回復される。前記位相ロックループ(PLL)においては、実際の零交差と生成されるクロック信号の零交差を比較することによって誤差信号が生成される。レーザ波長λ_laser及び開口数NAを持つ光学系と仮定すると、変調伝達関数のカットオフ波長は、λ₀=λ_laser/(2・NA)によって与えられる。ビット長の減少に伴って、最小波長の振幅は、縮小し、λ₀未満の波長の場合は零になる。結果として、これらの信号の零交差によって生成される位相誤差信号は、雑音によって乱される。本発明の着想は、クロック回復のための位相情報の導出において十分なパフォーマンスを持つ零交差しか用いないことにある。

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本発明は、データ信号DATAを用いてデータクロックDATA-CLKと参照クロックREF-CLKとの間の位相差を検出する位相検出器に関する。データ信号DATAの遷移は、データクロックDATA-CLKの遷移と同期している。データクロックDATA-CLK及び参照クロックREF-CLKは同じ周波数を持つ。位相検出器は、第１のバイナリ信号ERRQを生成する第１の信号生成器を有する。そのパルス幅は、データ信号DATAの遷移とデータ信号DATAの遷移に隣接する第１の参照クロック信号CKQの遷移との間の第１の時間差ΔT1に等しい。第１の信号生成器は、第１の参照クロック信号CKQを受信する入力と、データ信号DATAを受信する入力とを有する。位相検出器は、第２のバイナリ信号ERRIを生成する第２の信号生成器を有する。第２のバイナリ信号ERRIのパルス幅は、データ信号DATAの遷移とそのデータ信号DATAの遷移に隣接する第２の参照クロック信号CKIの遷移との間の第２の時間差ΔT2に等しい。第２の信号生成器は、第２のバイナリ信号ERRIを受信する入力と、第２の参照信号CKIを受信する入力とを有する。位相検出器は、データクロックDATA-CLKと参照クロックREF-CLKとの間の位相差を表す出力信号を生成する出力信号生成器を有する。出力信号は、ANDが論理AND演算を表すとき、ERRQ-2*(ERRQ AND ERRI)に等しいか、又はXORが論理XOR演算を表すとき、(ERRQ XOR ERRI)-ERRIに等しい。
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遅延ロックループにおける初期化回路は、電源投入または他のリセットの後、クロック端縁が適切な動作のために適切な順序で位相検出器によって受取られることを確実にし、遅延ロックループのリセット後、初期化回路は、遅延線における遅延を増加（または減少）させるように位相検出器をイネーブルするより先に基準クロックの少なくとも１つの端縁が受取られることを確実にし、フィードバッククロックの少なくとも１つの端縁が受取られた後、初期化回路は位相検出器をイネーブルして、遅延線における遅延を減少（または増加）させる。
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【課題】 位相誤差信号に周波数差を加味した変形を加えることにより、周波数が離れているときでも短時間で位相同期を達成する。
【解決手段】 周波数が離れているときに生じる位相誤差信号の不連続なジャンプをジャンプ検出部３０において検出し、検出信号により状態記憶部３２の状態を遷移させる。保持部３４において、状態記憶部３２の状態に応じて位相誤差信号を修正して周波数位相誤差信号とする。 （もっと読む）

【課題】位相差が零に近づくまでの時間が短くて済み、ループ動作の高速化が図られたＰＬＬ回路を提供する。
【解決手段】位相／周波数検出回路１６で参照信号Ｓ_REF と比較信号Ｓ_v との位相差が−π／２と＋π／２とに挟まれた第１の領域内にあるか、あるいはその第１の領域から外れた第２の領域内にあるかを検出し、参照信号Ｓ_REF と比較信号Ｓ_v との位相差が第２の領域内（±π／２以外）にある場合に、位相反転回路１７で位相が反転した比較信号Ｓ_v を出力する。 （もっと読む）