【課題】逓倍クロック信号の基準クロック信号に対する同期ずれを補正することができるクロック信号出力回路を提供する。
【解決手段】位相誤差補正回路１２は、基準クロック信号ＰＲＥＦと逓倍クロック信号ＰＯＵＴとの位相差を検出し、その位相差に応じて、逓倍クロック信号ＰＯＵＲの出力位相を基準クロック信号ＰＲＥＦに同期させる補正を、１制御周期の間に複数回実行する。 （もっと読む）

【課題】ＤＬＬ回路を備えたＬＳＩの電磁放射強度を低減し、電磁放射ノイズの電子機器への影響を低減する。
【解決手段】ＤＬＬ回路は、入力信号に基づいて同期基準信号を生成する入力回路１０１と、同期基準信号を遅延する第１遅延部１０２と、前記第１遅延部１０２によって遅延された同期基準信号の同期位置を調整し、同期対象信号を生成するタイミングオフセット回路１０３と、 前記同期基準信号と前記同期対象信号との位相差を比較する位相比較回路１０５と、前記位相比較回路１０５の比較結果に基づいて前記第１遅延部１０２の出力信号を選択する第１制御回路１０６と、前記同期基準信号又は前記同期対象信号を遅延する第２遅延部１０４と、前記位相比較回路１０５の比較結果が所定の範囲内である場合に、前記第２遅延部１０４の出力信号を選択する第２制御回路１０７と、を備え、前記位相比較回路１０５は、前記同期基準信号と前記同期対象信号のうち前記第２遅延部１０４によって遅延された信号と他方の信号との位相差を比較する。 （もっと読む）

【課題】回路構成を単純化して部品コストを低減すると共に、回路の小型化を実現したル
ビジウム原子発振器を提供する。
【解決手段】このルビジウム原子発振器５０は、ルビジウム原子の共振周波数により励振
する光マイクロ波ユニット（ＯＭＵ）１と、ＯＭＵ１を透過した光の強度を検出する光検
出部２と、Ａｍｐ３に現れる周波数誤差信号の位相を検波する位相検波器４と、位相検波
器４の出力信号を積分するループフィルタ５と、ループフィルタ５の電圧に基づいて所定
の周波数を発振する電圧制御水晶発振器（ＶＣＸＯ）６と、マイクロ波の位相を低周波に
より変調する発振回路７と、ＶＣＸＯ６の発振信号をマイクロ波に逓倍する位相変調逓倍
部８と、を備えて構成されている。 （もっと読む）

【課題】発振回路における位相雑音成分を低減する。
【解決手段】発振信号を生成する発振回路であって、与えられる制御電圧に応じた周波数の発振信号を出力する電圧制御発振器と、電圧制御発振器が出力する発振信号の位相の変動成分を抽出し、位相の変動成分に応じて制御電圧を調整するジッタ復調器とを備える発振回路を提供する。発振回路は、電圧制御発振器に入力される制御電圧の、予め定められたカットオフ周波数より大きい周波数成分を除去して、電圧制御発振器に供給するローパスフィルタを更に備えてよい。 （もっと読む）

【課題】再生信号の分解能が著しく低下した場合にも、安定して精度よくクロックを生成し、高速かつ安定したデータＰＬＬを用いたデータ再生装置を提供する。
【解決手段】データ再生装置において、ピックアップ１０２の出力信号を所定のクロックでアナログ／デジタル変換するＡ／Ｄ変換器１０４と、Ａ／Ｄ変換器１０４の出力信号を所望の特性に等化する波形等化回路１０５と、波形等化回路１０５の出力信号を最尤復号する最尤復号回路１０６と、クロックの位相誤差を検出する位相誤差検出回路１０７と、等化誤差を検出する等化誤差検出回路１１０と、位相誤差検出回路１０７の出力信号および等化誤差検出回路１１０の出力信号を加算する加算器１１１と、加算器１１１の出力信号により制御されてクロックを生成する電圧制御発振器１１４とを備えた。 （もっと読む）

【課題】タイムトゥデジタルコンバータを提供する。
【解決手段】タイムトゥデジタルコンバータは、高い解像度と広い測定範囲のために低解像度タイムトゥデジタルコンバータと高解像度タイムトゥデジタルコンバータとを含む。低解像度タイムトゥデジタルコンバータは、第１信号と第２信号との時間差を第１量子化間隔で測定する。高解像度タイムトゥデジタルコンバータは、第１信号と第２信号との時間差を第１量子化間隔よい更に小さい第２量子化間隔で測定する。低解像度タイムトゥデジタルコンバータは、高解像度タイムトゥデジタルコンバータより広い測定範囲を有する。 （もっと読む）

【課題】フィード・フォワード位相周波数検出器を備えた、高速且つ低ジッタの位相ロック・ループ（ＰＬＬ）を提供する。
【解決手段】
位相周波数検出器に含まれる位相差センサは、基準信号の立ち上がりエッジとフィードバック信号の立ち上がりエッジとの間の位相差期間を指示する出力信号を供給する。また、この装置に含まれる進み−遅れセンサは、基準信号がフィードバック信号より進んでいる場合を指示する出力信号を供給する。さらに、ステアリング論理が、位相差センサ及び進み−遅れセンサの出力に結合される。このステアリング論理は、基準信号がフィードバック信号より進んでいる場合は、位相差期間信号を第１出力に導き、基準信号がフィードバック信号より遅れている場合は、位相差期間信号を第２出力に導く。 （もっと読む）

【課題】 位相誤差検出回路において、読み出し信号の振幅レベルが変動しても位相誤差を精度良く検出し、よって位相同期ループ回路の位相同期特性を安定させること。
【解決手段】 位相誤差検出回路７は、入力信号の連続する２つのサンプリング位置ｎ，（ｎ−１）における信号レベルＸｎ、Ｘｎ−１について、それらの和Ａｎと差Ｂｎの比Ｃｎ（＝Ａｎ／２／Ｂｎ）を演算する演算器を備える。そして、信号レベルＸｎ、Ｘｎ−１の極性が変化するサンプリング位置における演算結果Ｃｎを位相誤差信号Ｔｎとして出力する。さらに、演算したＡｎの値を、入力信号のＤＣ誤差信号Ｓｎとして出力する。 （もっと読む）

【課題】
過剰な位相雑音が検出されたとしても、同期外れを起しにくいクロックリカバリ回路を提供する。
【解決手段】
位相比較回路と、フィルタと、電圧制御型発振回路とを有するＰＬＬ回路を有するクロックリカバリ回路において、入力されるデータ信号に含まれるパターンを用いて、データ信号と前記電圧制御型発振回路から出力されるクロック信号との±πを超える位相差を検出し、その位相差に応じた信号を発生させる信号発生回路と、その信号を前記位相比較回路からの出力信号に加算する回路とを備える。 （もっと読む）

【課題】トランスミッタ・クロック・ジッタや符号間干渉が大きい場合であっても安定してクロック信号およびデータを復元することができるクロックデータ復元装置を提供する。
【解決手段】クロックデータ復元装置１は、サンプラ部１０、検出部２０、オフセット決定部３０、クロック出力部４０およびＤＡ変換部５０を備える。クロック信号ＣＫ，ＣＫＸの位相は、入力デジタル信号の位相と一致するよう調整される。サンプラ部１０におけるオフセット付与量（±Ｖoff）は、値Ｄ(n-1)がハイレベルである場合の第１信号のデータ遷移時刻の分布のピーク時刻と一致するよう調整され、値Ｄ(n-1)がローレベルである場合の第２信号のデータ遷移時刻の分布のピーク時刻と一致するよう調整される。復元されたクロック信号として、クロック信号ＣＫ，ＣＫＸの何れかが出力される。復元されたデータとして、デジタル値Ｄ(n)の時系列データが出力される。 （もっと読む）