入力データ速度の２分の１（すなわちハーフレートのクロック）に等しいクロック速度で動作するクロックリカバリ回路および高速位相検出器回路が提示される。クロックリカバリ回路は二重入力ラッチを用いて、ハーフレートのクロック信号の立ち上がりエッジおよび立下りエッジの双方で入力シリアルデータをサンプリングして、等価の最高データ速度のクロックリカバリを与える。クロックリカバリ回路は、入力シリアルデータビットの中心におけるハーフレートのクロック遷移を維持するように機能する。クロックリカバリ回路は、位相検出器、チャージポンプ、制御された発振モジュールおよびフィードバックモジュールを含む。位相検出器は、チャージポンプへの入力データ信号における位相およびデータの遷移に関する情報を生成する。一般的に、回路は遅延の影響を受けず、互いに対してずらされた位相および遷移情報を受信する。高速位相検出器回路は、入力シリアルデータからの位相情報および遷移情報を与える。高速位相検出器回路は、ハーフレートのクロックの立ち上がりエッジおよび立下りエッジの双方での入力シリアルデータをサンプリングして、等価の最高データ速度サンプリングを与える。高速位相検出器回路は、位相情報および遷移情報の間で遅延を生じる。位相情報は第１のビット周期で生成され、遷移情報は第１のビット周期に対する第２のビット周期で生成される。
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データ信号とクロック信号の位相差を示す位相差信号を出力する位相比較回路であり、異なる複数の識別レベルを用いてデータ信号の位相を検出し、位相を示す複数の信号を出力する検出部と、検出部から出力される複数の識別レベルに対応する複数の出力信号の各々とクロック信号との位相差を示す複数の位相差信号を出力する位相比較部と、位相比較部から出力される複数の位相差信号の全部又は一部を用いて、複数の位相差信号のうちの１つの信号を出力するか又は出力しないかを制御する制御部とを有するように構成する。
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【課題】 位相比較器の位相差の検出精度を高めることである。
【解決手段】 位相差信号生成回路２４は、エッジ検出フラグ生成回路２２で検出される比較対象信号ＣＯＭＰ１の立ち上がりに同期した信号と、エッジ検出フラグ生成回路２３で検出される比較対象信号ＣＯＭＰ２の立ち上がりに同期した信号から比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相差に応じた期間ハイレベルとなる信号Ｃ＿ＳＩＧＮＡＬをトライステートバッファ１２の制御端子に出力する。ステータス管理回路２５は、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２位相の進みまたは遅れに応じた信号Ａ＿ＳＩＧＮＡＬをトライステートバッファ１２の入力端子に出力する。 （もっと読む）

【課題】デジタルＰＬＬの位相比較器に於いて、振幅の小さな信号に由来するエッジの誤検出を回避する。
【解決手段】エッジ候補の信号列の符号に加えて、それぞれの絶対値がある閾値を超えた場合のみエッジと判定し位相検出を行う。
【効果】デジタル方式の位相比較器に於いて誤ったエッジを検出する場合を大幅に削減することが出来、本方式の位相比較器を用いたＰＬＬは、従来方式の位相比較器を用いたものの安定性、位相追従精度が著しく劣化するような状況下に於いても良好な動作を実現することが可能になる。 （もっと読む）

ＰＬＬはコントローラ（ＤＲＣ）より成り、コントローラは線形領域検出器（ＬＲＤ）から与えられる信号に基づいて、周波数変調器から与えられた周波数変調された信号（ｕ_ＤＩＶ）の周波数を調整し、周波数変調された信号（ｕ_ＤＩＶ）の周波数を所望の周波数に変えた後に位相検出器が線形領域に戻るようにする。位相ロックループ回路のロック時間は複雑な回路を必要とせずに改善される。
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４相相関器（２）を含む周波数検出器（１０）を具備し、データおよびクロック再生で使用される位相ロックループ（１）であり、周波数検出器を構成する４相相関器（２）は、入力信号（Ｄ）と同じビットレートを有する信号によって制御される第１のマルチプレクサ（３１）および第２のマルチプレクサ（３２）に接続されたダブルエッジクロック式双安定回路（２１，２２，２３，２４）と、第１のマルチプレクサ（３１）により供給される第１の信号ペア
【数１】


および第２のマルチプレクサ（３２）により供給される第２の信号ペア
【数２】


によって制御される位相検出器（ＤＦＦ）と、を含む。
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平衡型４相相関器（２）を含む周波数検出器（１０）を具備する位相ロックループ（１）であり、ループ（１）は４相相関器（２）が入力信号（Ｄ）と同じビットレートを有する信号によって制御されるマルチプレクサ（３１，３２，３３，３４）に接続されたダブルエッジクロック式双安定回路（２１，２２，２３，２４，２５，２６，２７，２８）を具備することを特徴とする。
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【課題】 ディジタル信号伝送においてキャリア引き込み特性の改善を図り、それを実現する位相同期ループ回路の構成を提供すること。
【解決手段】 位相同期ループ回路が複素乗算器７１、位相比較器７３、ループフィルタ７４、数値制御発振器７５等を備え、位相比較器７３において、複素数信号の実数部及び虚数部から逆タンジェント特性を得て位相を算出する検出位相算出部７６と、位相が異なる２つの直交ディジタル位相変調の信号点配置パターンにおける近傍引き込み点の位相と、上記で算出した受信信号の検出位相とのそれぞれの位相誤差を求める位相誤差計算部７７とを備え、各ブロックにおけるパターン毎の位相誤差の２乗から尤度を求めて尤度の高い位相誤差の積分値を位相誤差として出力する。 （もっと読む）

【課題】単位動作時間より長い幅を有するエラー信号と基準信号とを生成することでより高速動作が可能な位相検出器を提供する。
【解決手段】本発明のクロックデータ復元回路は電圧制御発振器、クオータレート線形位相検出器、電荷ポンプ及びフィルタを具備する。また、クオータレート線形位相検出器は第１貯蔵部と、第２貯蔵部と、エラー信号検出部と、基準信号検出部と第１スイッチング部と、第２スイッチング部とを含む。 （もっと読む）

【解決手段】同期回路(例えば、遅延ロックドループ即ちＤＬＬ)の初期化中にクロックのシフトモードを開始及び終了するシステム及び方法が開示されている。初期化の際に、ＤＬＬは、ＦｏｒｃｅＳＬ(Force Shift Left)モード及びＯｎ１ｘモード(即ち、クロックサイクル毎にレフトシフト)に入る。フィードバッククロックは、(システムクロックから順次供給される)リファレンスクロックの位相をトラックし、コース位相検出ウインドウに与えられる前に、最初にコース位相検出器内で遅延される。フィードバッククロックの２つの遅延バージョンが、リファレンスクロックでサンプリングされて、一組の位相情報信号が生成される。それら信号は、その後、アドバンスド等位相(ＡＰＨＥＱ)信号を確立するために使用される。ＡＰＨＥＱ信号は、ＰＨＥＱ(位相等化)位相のオンセットを進め、ＦｏｒｃｅＳＬモード及びＯｎ１ｘモードの終了に使用される。これによって、クロックジッタによる不適切なＦｏｒｃｅＳＬの終了、又はＯｎ１ｘが終了する間におけるフィードバックパスのオーバーシューティングが防止される。不適切なＦｏｒｃｅＳＬの終了及びＯｎ１ｘのオーバーシューティングの問題が避けられることで、ＤＬＬのロッキングタイムはより速くなる。 （もっと読む）