ランダム周波数変調および正確な可変周波数拡散を備えるスペクトラム拡散クロック信号到達ロックループ技術を用いた新しい技術が示される。到達ロックループは、正確な拡散制御を有する到達比較器、ループフィルタ、およびＶＣＯの３つのモジュールを含む。到達ロックループは不安定にされ、一定の周波数で発振し、ＶＣＯからの高周波出力信号を周波数において拡散するため、最終誤差補正出力上に低周波変調信号を生成する。到達比較器の入力において周波数拡散の周期を小量にリセットするために定時信号に対してサイクルスリップが生成されるように拡散周波数が長くなるまで低周波変調信号のそれぞれのサイクルにおける拡散周波数の周期も、微小ランダム量だけ何サイクルも増加する。
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【課題】ＰＬＬ（Phase Locked Loop）回路を搭載した半導体集積回路において、当該ＰＬＬ回路の発振安定待ちの時間を有効利用する。
【解決手段】実動作準備期間中に、ＰＬＬ回路５０の帰還ループを遮断した状態で位相比較器５１の参照クロック入力部Ｆｐと帰還クロック入力部Ｆｒとの双方に基準クロック１００を供給して、位相比較器５１における位相差の検出不感帯が小さくなるように当該位相比較器５１内のリセット信号の遅延を調整する。 （もっと読む）

【課題】スイッチオーバーから発生する出力信号における不所望の位相変化を信頼性を持って回避することが可能なフェーズロックループ。
【解決手段】制御可能オシレータＤＣＯが出力信号ＣＫｏｕｔを発生し、ＰＬＬ１２入力クロックとして使用するために第一クロック／第二クロックＣＫｉｎ２、ＣＫｉｎ１を切り換えることが可能である。使用中のＣＫｉｎ１又はＣＫｉｎ２と、ＣＫｏｕｔのプリセットされ、位相シフトされたＣＫ＜１：８＞間の位相差を決定し、ＤＣＯを制御するために使用され、使用されていないＣＫｉｎ２又はＣＫｉｎ１がＣＫｏｕｔを発生するために、位相が調節される。入力クロックの幾つかのＣＫｉｎ１，ＣＫｉｎ２，ＣＫｉｎ３間の位相差がスイッチオーバーの前に調節されることで、スイッチオーバーから発生するＰＬＬ出力信号における不所望の位相変化を高い精度で回避し且つヒットレススイッチングを達成する。 （もっと読む）

【課題】入力クロック信号と同期した複数個の出力クロック信号を調節可能な相対的位相差でもって供給する。
【解決手段】制御可能なオシレータＤＣＯがフェーズロックループの出力信号ＣＫｏｕｔを発生し、且つ位相検知器ＰＤがＰＬＬ１２の入力クロック信号ＣＫｉｎとＰＬＬ出力信号ＣＫｏｕｔとの間の位相差を決定し、且つオシレータＤＣＯを使用されているクロック信号ＣＫｉｎと同期させる位相検知器出力信号を供給する。ここで、クロック信号ＣＫｉｎと同期されている調節可能な相対的な位相差を有する複数個のＰＬＬ出力信号を供給可能にするために、位相差の決定のためにＰＬＬの出力信号ＣＫｏｕｔの位相シフトをしたバージョンＣＫ＜１：８＞を発生し且つ使用されているクロック信号ＣＫｉｎの位相と比較し、且つＰＬＬ出力信号ＣＫｏｕｔの調節し位相シフトしたバージョンＣＫ＜１：８＞を更なるＰＬＬ出力信号ＣＫ＜１：８＞として供給する。 （もっと読む）

【課題】差動入力型ＶＣＯ回路の利点である同相ノイズに強く、さらに入力電圧範囲がシングル入力より広いＰＬＬ回路を提供する。
【解決手段】差動入力型ＶＣＯ回路とループフィルタ回路と位相検出回路とを備え、半導体集積回路に設けられるＰＬＬ回路であって、差動入力型ＶＣＯ回路に位相検出した信号を供給する位相検出回路と、位相検出回路の出力と差動入力型ＶＣＯ回路の一方の差動入力を接続し、位相検出回路の出力とグランド間に設けたループフィルタ回路と、差動入力型ＶＣＯ回路の他方の差動入力に位相検出回路と略同じバイアス電圧を供給するダミー出力用バイアス回路と、を具備する半導体集積回路に設けられるＰＬＬ回路である。 （もっと読む）

【課題】位相比較器のフリップフロップ間の誤差に起因するスプリアスを抑圧することができる位相同期ループ形周波数シンセサイザを得ることを目的とする。
【解決手段】位相比較器３３から出力された位相比較信号Ｄ_nu（ｔ）を第１の利得値α_nuで電圧増幅するとともに、その位相比較器３３から出力された位相比較信号Ｄ_nd（ｔ）を第１の利得値α_nuと異なる第２の利得値α_ndで電圧増幅し、電圧増幅後の位相比較信号Ｄ_nu（ｔ）と電圧増幅後の第２の位相比較信号Ｄ_nd（ｔ）との差分信号を出力する減算回路３３を設ける。 （もっと読む）

【課題】クロック変換時の収束時間を短縮し安定性を向上する。
【解決手段】位相比較部１０は基準クロックをカウントした基準クロックカウンタ値と、供給された再生クロックステップ値を加算して再生クロックのタイミングでラッチした再生クロックステップ値加算結果との位相比較を行い、位相誤差を検出する。ループフィルタ１１は検出された位相誤差を平滑化し位相誤差に対応した電圧値を出力する。電圧制御発振部１２はループフィルタ１１により出力された電圧値により再生クロックを生成する。 （もっと読む）

【課題】動作周波数が低く、安価にＩＣ化を行うことができ、設計が容易なデジタル回路を用いて時間分解能の高いクロック信号を生成することができるＤＰＬＬ回路を備えた光ディスク装置を提供する。
【解決手段】デジタルＰＬＬ回路部は、エッジ検出回路部と、クロックデータ生成回路部と、位相差検出回路部とを備え、一周期毎に、デジタルクロックデータから、デジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの有無を時間分解能単位で示した書き込みタイミング信号を生成して出力する。 （もっと読む）

【課題】ＰＬＬ回路のロックタイムを短縮しつつ、ロック時のチャージポンプのリーク電流を削減して安定した出力信号を供給する半導体装置を提供する。
【解決手段】一の電源電圧と接続され、半導体基板上に位相同期ループ回路１を配設する半導体装置において、位相同期ループ回路には、複数の回路ブロック２、３、５、６が備わり、半導体基板上には、一の電源電圧から電圧値の異なる電圧を生成して、回路ブロックごとにそれぞれ電圧値の異なる電圧を供給する複数の電源電圧供給手段７、８、９と、かかる電源電圧供給手段から生成された電圧の何れか一つを回路ブロックのうちの少なくとも一つの回路ブロックに含まれるＰＭＯＳトランジスタ基板に選択的に供給することにより電圧の供給先となる回路ブロックの出力を制御する供給電圧制御手段１０と、を備えることを特徴とする。 （もっと読む）

【課題】 原クロックの周波数に対して再生クロックの周波数が定常的に大きいあるいは小さいという状況が継続しないようにしたクロック再生装置を提供する。
【解決手段】 クロック再生装置は、送信装置から受信中のデータから原クロック情報を取得する信号検出器１０１と、再生クロックを出力するＶＣＸＯ１１１と、信号検出器１０１にて取得した原クロック情報の中から、同期合わせに用いる同期合わせ用クロック情報として原クロック情報を選択する信号選択器１０２とを備える。ＶＣＸＯ１１１は、原クロック情報から求められる同期合わせ用クロック情報の間隔と、再生クロックにより計測される同期合わせ用クロック情報の取得時間の間隔との差を、同期合わせ用クロック情報の間隔で除した値に基づいて制御される。信号選択器１０２は、再生クロックが原クロックに近づくに従って、同期合わせ用クロック情報を選択する頻度を低くする。 （もっと読む）