ＰＬＬ回路
【課題】差動入力型ＶＣＯ回路の利点である同相ノイズに強く、さらに入力電圧範囲がシングル入力より広いＰＬＬ回路を提供する。
【解決手段】差動入力型ＶＣＯ回路とループフィルタ回路と位相検出回路とを備え、半導体集積回路に設けられるＰＬＬ回路であって、差動入力型ＶＣＯ回路に位相検出した信号を供給する位相検出回路と、位相検出回路の出力と差動入力型ＶＣＯ回路の一方の差動入力を接続し、位相検出回路の出力とグランド間に設けたループフィルタ回路と、差動入力型ＶＣＯ回路の他方の差動入力に位相検出回路と略同じバイアス電圧を供給するダミー出力用バイアス回路と、を具備する半導体集積回路に設けられるＰＬＬ回路である。
【解決手段】差動入力型ＶＣＯ回路とループフィルタ回路と位相検出回路とを備え、半導体集積回路に設けられるＰＬＬ回路であって、差動入力型ＶＣＯ回路に位相検出した信号を供給する位相検出回路と、位相検出回路の出力と差動入力型ＶＣＯ回路の一方の差動入力を接続し、位相検出回路の出力とグランド間に設けたループフィルタ回路と、差動入力型ＶＣＯ回路の他方の差動入力に位相検出回路と略同じバイアス電圧を供給するダミー出力用バイアス回路と、を具備する半導体集積回路に設けられるＰＬＬ回路である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣチップ（半導体集積回路）に設けられるＰＬＬ回路の技術に関する。
【背景技術】
【０００２】
近年、携帯機器等は基板の小型化と高機能化が進み、それにともない搭載するＩＣチップや外付け部品なども多くなり、部品をレイアウトする設計時間が増加する傾向にある。そのためＩＣチップの外付け部品をできるだけ少なくしたいう要求が強まっている。特にＰＬＬ（Phase Locked Loop）回路にはループフィルタなどのローパスフィルタがあるため、ＰＬＬ回路を構成する容量素子や抵抗素子をＩＣチップに設けられず外付け部品とすることがある。
【０００３】
一般的なＰＬＬ回路を図４に示す。図４のようなＰＬＬ回路の位相検出回路は、抵抗素子４１〜４４、スイッチ４５、４６から構成されている。ループフィルタ回路はＩＣチップ外に抵抗素子４７、容量素子４８、４９を備え、ＩＣチップの外付け端子として端子４１０、４１１を備えている。
【０００４】
さらにＶＣＯ（Voltage Controlled Oscillator）回路４１２を備えている。本回路はリファレンス信号（基準周波数）またはリファレンス信号を含む信号を信号入力端子４１３から入力し、基準電圧信号（直流電圧）を基準信号端子４１４から入力する。そしてスイッチ４５、４６はＶＣＯ回路４１２の出力信号を分周したクロックで連続的にオン／オフを繰り返している。またＶＣＯ回路４１２は差動入力型を採用している。このような差動構成とすることで、ノイズに強い特性を得ることができる。
【０００５】
しかし、ループフィルタは差動出力であるため２個の容量素子４８、４９、１個の抵抗素子４７が全て外付けとなり、２個の外付け用の端子４１０、４１１を必要とすることとなる。そこで、従来技術に示す外付け部品３個（容量素子２個、抵抗素子１個）のうち、抵抗素子４７をＩＣチップへ内蔵し、容量素子２個をＩＣチップへ内蔵せず外付けとする提案がされている。
【０００６】
また、特許文献１によれば、大電流動作をする送信側電力増幅器による起ち上がり時のグランド、電源に対する変動や、アンテナから輻射された電磁波により受ける電磁界干渉など外乱からのノイズの影響についての対策が提案されている。つまり、動作環境により電圧制御発振器の発振キャリアが強い影響を受けた外乱からの同相ノイズに対してその影響をキャンセルする提案である。
【０００７】
特許文献２によれば、低電圧電源で動作し、高い周波数の出力を生成するために、ＶＣＯの制御電圧に対する周波数変化の感度を高くする必要がある場合に、制御電圧にノイズが混入した場合の影響を抑制する提案がされている。
【特許文献１】特開２０００−３３２６０２号公報
【特許文献２】特開平０９−８３３５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、抵抗素子をＩＣチップに内蔵して外付け部品点数を削減する場合に、ＩＣチップに設けられたループフィルタ回路の端子と容量素子の一方は接続される。また、容量素子の他方を利用者が用意する基板に配線されたグランド（ＧＮＤ）線と接続しなければならない。つまり図４に示した差動接続ではなくシングル接続となってしまう。
【０００９】
ところが差動入力型のＶＣＯ回路には同相ノイズに強く、入力電圧範囲がシングル接続の入力より広いという利点があるのでこの利点を最大限利用した回路が必要である。
特許文献１によれば、入出力を差動信号で受け渡すことが可能なチャージポンプ、ループフィルタ、電圧制御発振器によりＰＬＬ回路を構成し、従来のグランド電位に対する電圧信号での情報の受け渡しに対して、差動信号にて受け渡すことができ、グランドや電源の電位変化に伴うノイズや、アンテナの輻射電磁波による電磁界干渉に対する同相のノイズの影響をキャンセルすることを可能となる。
【００１０】
特許文献２によれば、ノイズに強く、感度の高いＶＣＯを用いることができ、位相比較出力中のノイズの同相成分が、平衡信号の形式とされているため取り除かれ、ノイズに強い構成にできる。また、高感度のＶＣＯを用いることができ、低電源電圧に適したＰＬＬ回路を構成できる。
【００１１】
しかしシングル接続できないため外付け部品点数の削減はできない。
本発明は上記のような実情に鑑みてなされたものであり、実績のある差動入力型ＶＣＯ回路を変更しないで、差動入力型ＶＣＯ回路の利点である同相ノイズに強く、さらに入力電圧範囲がシングル入力より広いＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の態様のひとつである差動入力型ＶＣＯ回路とループフィルタ回路と位相検出回路とを備え、半導体集積回路に設けられるＰＬＬ回路であって、
上記差動入力型ＶＣＯ回路に位相検出した信号を供給する上記位相検出回路と、上記位相検出回路の出力と上記差動入力型ＶＣＯ回路の一方の差動入力を接続し、上記位相検出回路の出力とグランド間に上記ループフィルタ回路と、
上記差動入力型ＶＣＯ回路の他方の差動入力に上記位相検出回路と略同じバイアス電圧を供給するダミー出力用バイアス回路と、を具備する構成とする。
【００１３】
好ましくは、上記ループフィルタ回路を構成する上記抵抗素子を上記半導体集積回路に内蔵し、上記第１容量素子と上記第２容量素子は外付けとし、
上記抵抗素子と第１容量素子を直列接続し、第２容量素子は上記直列接続した回路と並列に、上記差動入力型ＶＣＯ回路の差動入力の一方とグランド間にシングル接続する構成とする。
【００１４】
好ましくは、上記位相検出回路はギルバートセル方式であってもよい。
上記構成により、シングル接続でも同相ノイズに強く、入力電圧範囲がシングル入力より広いＰＬＬ回路が構成できる。また、外付け部品を削減できる。
【発明の効果】
【００１５】
本発明によれば、位相検出回路とループフィルタ回路の構成にすることにより、ループフィルタ回路の外付け部品を削減することができる。また、従来より実績のある差動入力型ＶＣＯ回路を変更しないで同相ノイズに強く、入力電圧範囲がシングル接続より広いＰＬＬ回路が構成できる。
【発明を実施するための最良の形態】
【００１６】
以下図面に基づいて、本発明の実施形態について詳細を説明する。
（実施例１）
図１に示す回路は本発明の原理を示す回路である。本回路は位相検出回路（ギルバートセルなど）とループフィルタ回路とＶＣＯ回路２２から構成されている。検波部は、入力部、ギルバートセル部、出力部から構成される。
【００１７】
入力部は電流源１、抵抗素子２、３、トランジスタ４、５（Ｐチャネル例えばPMOS：P-channel Metal-Oxide Semiconductor）、トランジスタ６、７（Ｎチャネル例えばNMOS：N-channel Metal-Oxide Semiconductor）から構成される。そして入力部の接続は、電流源１に電源電圧（ＶＤＤ）を接続され、電流源１の他方とは抵抗素子２、３が接続される。抵抗素子２の他方はトランジスタ４のソースに接続される。また、抵抗素子３とトランジスタ５のソースと接続される。トランジスタ４のドレインはトランジスタ６のゲートとドレインに接続される。またトランジスタ５のドレインはトランジスタ７のゲートとドレインに接続される。トランジスタ６、７のソースはグランド（ＧＮＤ）に接続する。
【００１８】
トランジスタ４のゲートにはリファレンス信号（基準周波数信号）を含む信号（入力信号）が入力される。また、トランジスタ５のゲートには信号の基準電圧信号（ＲＥＦ信号：直流基準電圧）が入力される。
【００１９】
ギルバートセル部は、トランジスタ（Ｐチャネル例えばPMOS：P-channel Metal-Oxide Semiconductor）８、９、トランジスタ（Ｎチャネル例えばNMOS：N-channel Metal-Oxide Semiconductor）１０、１１、１２、１３、１４、１５、ダミー出力用バイアス回路１６から構成される。トランジスタ１４のゲートはトランジスタ６のゲートに接続されカレントミラー回路を構成する。また、トランジスタ１５のゲートはトランジスタ７のゲートに接続されカレントミラー回路を構成している。トランジスタ１４、１５のソースはグランド（ＧＮＤ）に接地されている。トランジスタ８のゲートはドレインに接続されている。トランジスタ９のゲートはドレインに接続されている。トランジスタ８、９のソースは電源電圧（ＶＤＤ）に接続されている。
【００２０】
次に、トランジスタ１０のソースとトランジスタ８のドレインとトランジスタ１２のソースが接続されている。トランジスタ１１のソースとトランジスタ９のドレインとトランジスタ１３のソースは接続されている。
【００２１】
トランジスタ１０のゲートとトランジスタ１３のゲートは接続されＶＣＯ回路２２に接続されている（ＣＫ）。トランジスタ１１のゲートとトランジスタ１２のゲートは接続されＶＣＯ回路２２に接続されている（ＸＣＫ：ＣＫの反転出力）。図１に示すＣＫ信号およびＸＣＫ信号は、ＶＣＯ回路２２の出力を分周して生成したクロックで連続的なＯＮ／ＯＦＦを繰り返している。
【００２２】
そして、入力部から入力したリファレンス信号（基準周波数の信号）とＶＣＯ回路２２から入力されたＣＫとＸＣＫとで位相比較され、その結果を出力部に転送する。
ここで、本回路は低電圧で動作させるため、折り返しをトランジスタ６、７、１４、１５を用いて行っている。供給電圧（ＶＤＤ）に余裕があれば特に折り返す必要はない。
【００２３】
出力部はトランジスタ１７、１９、（Ｐチャネル例えばPMOS：P-channel Metal-Oxide Semiconductor）抵抗素子１９、２０、抵抗素子２１から構成される。トランジスタ１７と抵抗素子１８が電源電圧（ＶＤＤ）とグランド（ＧＮＤ）間に直列に接続される。そして、トランジスタ１７のゲートからギルバートセル部のトランジスタ９のドレインに接続されてカレントミラーバイアス電圧（ギルバートセル部用）を供給する。
【００２４】
また、トランジスタ１９と抵抗素子２０が電源電圧（ＶＤＤ）とグランド（ＧＮＤ）間に直列に接続される。そして、トランジスタ１９のゲートからダミー出力用バイアス回路１６に接続されてカレントミラーバイアス電圧（ダミー出力用バイアス回路１６用）を供給する。ダミー出力用バイアス回路１６については後述する。
【００２５】
なお本回路は低電圧で動作させるため出力部も折り返しをしている。供給電圧（ＶＤＤ）に余裕があれば特に折り返す必要はない。
ループフィルタ部は端子２３、２４、外付け容量素子２５（第１容量素子）、２６（第２容量素子）から構成される。抵抗素子２１はＩＣチップに内蔵する構成である。外付け容量素子２５、２６は利用者が用意した基板に配線されたグランド（ＧＮＤ）と接続されている。ここでグランドはＩＣチップ内のグランドと接続することで同電位となる。ループフィルタ部の後段にＶＣＯ回路２２が接続される。ループフィルタ部は、出力部から出力された位相比較結果が入力され、ＶＣＯ回路２２の制御電圧を出力する。
【００２６】
ここではＶＣＯ回路２２の詳細な説明はしないが、差動入力型のＶＣＯ回路２２である。ところがループフィルタ回路をシングル接続しているため、ＶＣＯ回路２２の入力部を構成する差動回路のトランジスタのゲートに、ギルバートセル部用の出力部の出力からループフィルタ回路部を介して接続する。また、ＶＣＯ回路２２の入力部を構成する他方の差動回路のトランジスタのゲートには、ダミー出力用バイアス回路１６用の出力部のトランジスタ１９と抵抗素子２０を接続する。
【００２７】
次に、ダミー出力用バイアス回路１６は、上記説明した入力部、ギルバートセル部、出力部の消費電流と略同じ電流を消費する回路を構成する。
上記のように、位相検出回路をギルバートセル部のシングル出力とし、ループフィルタ回路をシングル接続する。一方、ＶＣＯ回路２２の差動入力には、ループフィルタ回路の出力とダミー出力用バイアス回路１６のダミー電圧を生成する回路の出力を接続することで、外付け部品を削減でき、差動入力型のＶＣＯ回路の利点である同相ノイズに強く、入力範囲をシングル接続よりも広くできる。
（実施例２）
次に、実施例１で説明したダミー出力用バイアス回路１６についてさらに詳細な構成を説明する。図２に示すダミー出力用バイアス回路１６は、電流源２０１とトランジスタ（NMOS）２０２とトランジスタ（PMOS）２０３、２０４、トランジスタ（NMOS）２０５、２０６、２０７、２０８、２０９、２０１０から構成される。トランジスタ２０９、２０１０のゲートはトランジスタ２０２のゲートに接続される。また、トランジスタ２０９、２０１０のソースはグランド（ＧＮＤ）に接地されている。トランジスタ２０３のゲートはドレインに接続されている。トランジスタ２０４のゲートはドレインに接続されている。トランジスタ２０３、２０４のソースは電源電圧（ＶＤＤ）に接続されている。
【００２８】
次に、トランジスタ２０５のソースとトランジスタ２０３のドレインとトランジスタ２０７のソースが接続されている。トランジスタ２０６のソースとトランジスタ２０４のドレインとトランジスタ２０８のソースは接続されている。そしてトランジスタ１９を介してＶＣＯ回路２２の入力に接続される。
【００２９】
トランジスタ２０５のゲートとトランジスタ２０８のゲートは接続されＶＣＯ回路２２に接続されている（ＣＫ）。トランジスタ２０６のゲートとトランジスタ２０７のゲートは接続されＶＣＯ回路２２に接続されている（ＸＣＫ）。図１に示すＣＫ信号およびＸＣＫ信号は、ＶＣＯ回路２２の出力を分周して生成したクロックで連続的にＯＮ／ＯＦＦを繰り返している。
【００３０】
上記ダミー出力用バイアス回路１６は、電流源２０１とトランジスタ２０２か構成される回路と、実施例１で説明したギルバートセル部と同じ回路から構成されている。
電流源２０１の電流Ｉ２は、電流源１の電流Ｉ１と異なり変動のない一定な電流を出力する。電流源１の電流Ｉ１は入力信号と関連して変化する。しかし電流源２０１の出力電流Ｉ２は、トランジスタ２０５、２０８とトランジスタ２０６、２０７をＣＫとＸＣＫで切替えても、入力電流はトランジスタ２０２を介して供給されるため電流に変化が生じない。
【００３１】
また、トランジスタ６と７をそれぞれサイズをＭ＝１とするとダミー出力用バイアス回路１６のトランジスタ２０２のサイズはＭ＝２とする。またトランジスタ２０９、２０１０はサイズをそれぞれＭ＝１にする。つまりトランジスタ１４、１５もサイズはＭ＝１である。また、トランジスタ８〜１３を有するギルバートセル部とトランジスタ２０３〜２０８を有するギルバートセル部のサイズと構成は同じである。
【００３２】
このように、ループフィルタ部の出力とダミー電圧を生成する回路の出力を接続することで、外付け部品を削減でき、差動入力型のＶＣＯ回路の利点である同相ノイズに強く、入力範囲がシングル接続よりも広くなる。
（実施例３）
次に、製造ばらつきがある場合においても製造ばらつきに依存しないダミー出力用バイアス回路１６について説明する。実施例２で説明した入力部とギルバートセル部とほぼ同じ回路を配置したときに、製造ばらつきがあるとＰＬＬ回路は所望の周波数にロックすることができない。それはダミー出力用バイアス回路１６のギルバートセル部のオフセットにより、ダミー出力用バイアス回路１６の出力が矩形のリップル波形となってしまうためＰＬＬ回路が決められた周波数にロックできない。つまりトランジスタ２０５〜２０８（図２）がＣＫとＸＣＫにより切替わる場合、通常は製造ばらつきがないため各トランジスタからは略同じ一定の電流が各トランジスタから流れる。しかし各トランジスタに製造ばらつきがあると各トランジスタがそれぞれ異なる電流になる。その結果、矩形のリップル波形となってしまう。
【００３３】
そこで、実施例１のダミー出力用バイアス回路１６を図３に示すように電流源３０１とトランジスタ（PMOS）３０３、トランジスタ（NMOS）３０２、３０４により構成する。電流源３０１の一方は電源電圧（ＶＤＤ）と接続し、他方をトランジスタ３０２のゲートとソースに接続される。そして、トランジスタ３０４のゲートにも接続されている。また、トランジスタ３０３のソースは電源電圧（ＶＤＤ）に接続される。ゲートとドレインはトランジスタ３０４のドレインに接続される。そして、その接続点からトランジスタ１９のゲートに接続されている。トランジスタ３０２、３０４のソースはグランド（ＧＮＤ）に接続される。
【００３４】
電流源１の出力電流Ｉ１はトランジスタ６と７ではそれぞれＩ１／２に分流される。また、トランジスタ８と９に流れる電流もそれぞれＩ１／２となる。よってトランジスタ１７に流れる電流もＩ１／２となる。また電流源３０１の電流Ｉ２をＩ１と同じ電流とし、トランジスタ３０２のサイズをＭ＝２として、トランジスタ３０４のサイズをＭ＝１とすればトランジスタ１９に供給されるＩ１／２＝Ｉ２／２となる。このことから本例に示したダミー出力用バイアス回路でもよいことがわかる。
【００３５】
このように、ループフィルタ部の出力とダミー電圧を生成する回路の出力を接続することで、外付け部品を削減でき、差動入力型のＶＣＯ回路の利点である同相ノイズに強く、入力範囲をシングル接続よりも広くできる。さらにＩＣチップ内の部品点数を削減できる。
【００３６】
また、本発明は、上記実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。
【図面の簡単な説明】
【００３７】
【図１】実施例１のＰＬＬ回路を示す図である。
【図２】実施例２のＰＬＬ回路を示す図である。
【図３】実施例３のＰＬＬ回路を示す図である。
【図４】従来のＰＬＬ回路を示す図である。
【符号の説明】
【００３８】
１…電流源
２、３、１８、２０、２１…抵抗素子
４、５、８、９、１７、１９…Ｐチャンネルトランジスタ
６、７、１０〜１５…Ｎチャンネルトランジスタ
１６…ダミー出力用バイアス回路
２２…ＶＣＯ回路
２３、２４…端子
２５…第１容量素子
２６…第２容量素子
２０１…電流源
２０３、２０４…Ｐチャンネルトランジスタ
２０２、２０５〜２０１０…Ｎチャンネルトランジスタ
３０１…電流源
３０３…Ｐチャンネルトランジスタ
３０２、２０４〜２０１０…Ｎチャンネルトランジスタ
【技術分野】
【０００１】
本発明は、ＩＣチップ（半導体集積回路）に設けられるＰＬＬ回路の技術に関する。
【背景技術】
【０００２】
近年、携帯機器等は基板の小型化と高機能化が進み、それにともない搭載するＩＣチップや外付け部品なども多くなり、部品をレイアウトする設計時間が増加する傾向にある。そのためＩＣチップの外付け部品をできるだけ少なくしたいう要求が強まっている。特にＰＬＬ（Phase Locked Loop）回路にはループフィルタなどのローパスフィルタがあるため、ＰＬＬ回路を構成する容量素子や抵抗素子をＩＣチップに設けられず外付け部品とすることがある。
【０００３】
一般的なＰＬＬ回路を図４に示す。図４のようなＰＬＬ回路の位相検出回路は、抵抗素子４１〜４４、スイッチ４５、４６から構成されている。ループフィルタ回路はＩＣチップ外に抵抗素子４７、容量素子４８、４９を備え、ＩＣチップの外付け端子として端子４１０、４１１を備えている。
【０００４】
さらにＶＣＯ（Voltage Controlled Oscillator）回路４１２を備えている。本回路はリファレンス信号（基準周波数）またはリファレンス信号を含む信号を信号入力端子４１３から入力し、基準電圧信号（直流電圧）を基準信号端子４１４から入力する。そしてスイッチ４５、４６はＶＣＯ回路４１２の出力信号を分周したクロックで連続的にオン／オフを繰り返している。またＶＣＯ回路４１２は差動入力型を採用している。このような差動構成とすることで、ノイズに強い特性を得ることができる。
【０００５】
しかし、ループフィルタは差動出力であるため２個の容量素子４８、４９、１個の抵抗素子４７が全て外付けとなり、２個の外付け用の端子４１０、４１１を必要とすることとなる。そこで、従来技術に示す外付け部品３個（容量素子２個、抵抗素子１個）のうち、抵抗素子４７をＩＣチップへ内蔵し、容量素子２個をＩＣチップへ内蔵せず外付けとする提案がされている。
【０００６】
また、特許文献１によれば、大電流動作をする送信側電力増幅器による起ち上がり時のグランド、電源に対する変動や、アンテナから輻射された電磁波により受ける電磁界干渉など外乱からのノイズの影響についての対策が提案されている。つまり、動作環境により電圧制御発振器の発振キャリアが強い影響を受けた外乱からの同相ノイズに対してその影響をキャンセルする提案である。
【０００７】
特許文献２によれば、低電圧電源で動作し、高い周波数の出力を生成するために、ＶＣＯの制御電圧に対する周波数変化の感度を高くする必要がある場合に、制御電圧にノイズが混入した場合の影響を抑制する提案がされている。
【特許文献１】特開２０００−３３２６０２号公報
【特許文献２】特開平０９−８３３５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、抵抗素子をＩＣチップに内蔵して外付け部品点数を削減する場合に、ＩＣチップに設けられたループフィルタ回路の端子と容量素子の一方は接続される。また、容量素子の他方を利用者が用意する基板に配線されたグランド（ＧＮＤ）線と接続しなければならない。つまり図４に示した差動接続ではなくシングル接続となってしまう。
【０００９】
ところが差動入力型のＶＣＯ回路には同相ノイズに強く、入力電圧範囲がシングル接続の入力より広いという利点があるのでこの利点を最大限利用した回路が必要である。
特許文献１によれば、入出力を差動信号で受け渡すことが可能なチャージポンプ、ループフィルタ、電圧制御発振器によりＰＬＬ回路を構成し、従来のグランド電位に対する電圧信号での情報の受け渡しに対して、差動信号にて受け渡すことができ、グランドや電源の電位変化に伴うノイズや、アンテナの輻射電磁波による電磁界干渉に対する同相のノイズの影響をキャンセルすることを可能となる。
【００１０】
特許文献２によれば、ノイズに強く、感度の高いＶＣＯを用いることができ、位相比較出力中のノイズの同相成分が、平衡信号の形式とされているため取り除かれ、ノイズに強い構成にできる。また、高感度のＶＣＯを用いることができ、低電源電圧に適したＰＬＬ回路を構成できる。
【００１１】
しかしシングル接続できないため外付け部品点数の削減はできない。
本発明は上記のような実情に鑑みてなされたものであり、実績のある差動入力型ＶＣＯ回路を変更しないで、差動入力型ＶＣＯ回路の利点である同相ノイズに強く、さらに入力電圧範囲がシングル入力より広いＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の態様のひとつである差動入力型ＶＣＯ回路とループフィルタ回路と位相検出回路とを備え、半導体集積回路に設けられるＰＬＬ回路であって、
上記差動入力型ＶＣＯ回路に位相検出した信号を供給する上記位相検出回路と、上記位相検出回路の出力と上記差動入力型ＶＣＯ回路の一方の差動入力を接続し、上記位相検出回路の出力とグランド間に上記ループフィルタ回路と、
上記差動入力型ＶＣＯ回路の他方の差動入力に上記位相検出回路と略同じバイアス電圧を供給するダミー出力用バイアス回路と、を具備する構成とする。
【００１３】
好ましくは、上記ループフィルタ回路を構成する上記抵抗素子を上記半導体集積回路に内蔵し、上記第１容量素子と上記第２容量素子は外付けとし、
上記抵抗素子と第１容量素子を直列接続し、第２容量素子は上記直列接続した回路と並列に、上記差動入力型ＶＣＯ回路の差動入力の一方とグランド間にシングル接続する構成とする。
【００１４】
好ましくは、上記位相検出回路はギルバートセル方式であってもよい。
上記構成により、シングル接続でも同相ノイズに強く、入力電圧範囲がシングル入力より広いＰＬＬ回路が構成できる。また、外付け部品を削減できる。
【発明の効果】
【００１５】
本発明によれば、位相検出回路とループフィルタ回路の構成にすることにより、ループフィルタ回路の外付け部品を削減することができる。また、従来より実績のある差動入力型ＶＣＯ回路を変更しないで同相ノイズに強く、入力電圧範囲がシングル接続より広いＰＬＬ回路が構成できる。
【発明を実施するための最良の形態】
【００１６】
以下図面に基づいて、本発明の実施形態について詳細を説明する。
（実施例１）
図１に示す回路は本発明の原理を示す回路である。本回路は位相検出回路（ギルバートセルなど）とループフィルタ回路とＶＣＯ回路２２から構成されている。検波部は、入力部、ギルバートセル部、出力部から構成される。
【００１７】
入力部は電流源１、抵抗素子２、３、トランジスタ４、５（Ｐチャネル例えばPMOS：P-channel Metal-Oxide Semiconductor）、トランジスタ６、７（Ｎチャネル例えばNMOS：N-channel Metal-Oxide Semiconductor）から構成される。そして入力部の接続は、電流源１に電源電圧（ＶＤＤ）を接続され、電流源１の他方とは抵抗素子２、３が接続される。抵抗素子２の他方はトランジスタ４のソースに接続される。また、抵抗素子３とトランジスタ５のソースと接続される。トランジスタ４のドレインはトランジスタ６のゲートとドレインに接続される。またトランジスタ５のドレインはトランジスタ７のゲートとドレインに接続される。トランジスタ６、７のソースはグランド（ＧＮＤ）に接続する。
【００１８】
トランジスタ４のゲートにはリファレンス信号（基準周波数信号）を含む信号（入力信号）が入力される。また、トランジスタ５のゲートには信号の基準電圧信号（ＲＥＦ信号：直流基準電圧）が入力される。
【００１９】
ギルバートセル部は、トランジスタ（Ｐチャネル例えばPMOS：P-channel Metal-Oxide Semiconductor）８、９、トランジスタ（Ｎチャネル例えばNMOS：N-channel Metal-Oxide Semiconductor）１０、１１、１２、１３、１４、１５、ダミー出力用バイアス回路１６から構成される。トランジスタ１４のゲートはトランジスタ６のゲートに接続されカレントミラー回路を構成する。また、トランジスタ１５のゲートはトランジスタ７のゲートに接続されカレントミラー回路を構成している。トランジスタ１４、１５のソースはグランド（ＧＮＤ）に接地されている。トランジスタ８のゲートはドレインに接続されている。トランジスタ９のゲートはドレインに接続されている。トランジスタ８、９のソースは電源電圧（ＶＤＤ）に接続されている。
【００２０】
次に、トランジスタ１０のソースとトランジスタ８のドレインとトランジスタ１２のソースが接続されている。トランジスタ１１のソースとトランジスタ９のドレインとトランジスタ１３のソースは接続されている。
【００２１】
トランジスタ１０のゲートとトランジスタ１３のゲートは接続されＶＣＯ回路２２に接続されている（ＣＫ）。トランジスタ１１のゲートとトランジスタ１２のゲートは接続されＶＣＯ回路２２に接続されている（ＸＣＫ：ＣＫの反転出力）。図１に示すＣＫ信号およびＸＣＫ信号は、ＶＣＯ回路２２の出力を分周して生成したクロックで連続的なＯＮ／ＯＦＦを繰り返している。
【００２２】
そして、入力部から入力したリファレンス信号（基準周波数の信号）とＶＣＯ回路２２から入力されたＣＫとＸＣＫとで位相比較され、その結果を出力部に転送する。
ここで、本回路は低電圧で動作させるため、折り返しをトランジスタ６、７、１４、１５を用いて行っている。供給電圧（ＶＤＤ）に余裕があれば特に折り返す必要はない。
【００２３】
出力部はトランジスタ１７、１９、（Ｐチャネル例えばPMOS：P-channel Metal-Oxide Semiconductor）抵抗素子１９、２０、抵抗素子２１から構成される。トランジスタ１７と抵抗素子１８が電源電圧（ＶＤＤ）とグランド（ＧＮＤ）間に直列に接続される。そして、トランジスタ１７のゲートからギルバートセル部のトランジスタ９のドレインに接続されてカレントミラーバイアス電圧（ギルバートセル部用）を供給する。
【００２４】
また、トランジスタ１９と抵抗素子２０が電源電圧（ＶＤＤ）とグランド（ＧＮＤ）間に直列に接続される。そして、トランジスタ１９のゲートからダミー出力用バイアス回路１６に接続されてカレントミラーバイアス電圧（ダミー出力用バイアス回路１６用）を供給する。ダミー出力用バイアス回路１６については後述する。
【００２５】
なお本回路は低電圧で動作させるため出力部も折り返しをしている。供給電圧（ＶＤＤ）に余裕があれば特に折り返す必要はない。
ループフィルタ部は端子２３、２４、外付け容量素子２５（第１容量素子）、２６（第２容量素子）から構成される。抵抗素子２１はＩＣチップに内蔵する構成である。外付け容量素子２５、２６は利用者が用意した基板に配線されたグランド（ＧＮＤ）と接続されている。ここでグランドはＩＣチップ内のグランドと接続することで同電位となる。ループフィルタ部の後段にＶＣＯ回路２２が接続される。ループフィルタ部は、出力部から出力された位相比較結果が入力され、ＶＣＯ回路２２の制御電圧を出力する。
【００２６】
ここではＶＣＯ回路２２の詳細な説明はしないが、差動入力型のＶＣＯ回路２２である。ところがループフィルタ回路をシングル接続しているため、ＶＣＯ回路２２の入力部を構成する差動回路のトランジスタのゲートに、ギルバートセル部用の出力部の出力からループフィルタ回路部を介して接続する。また、ＶＣＯ回路２２の入力部を構成する他方の差動回路のトランジスタのゲートには、ダミー出力用バイアス回路１６用の出力部のトランジスタ１９と抵抗素子２０を接続する。
【００２７】
次に、ダミー出力用バイアス回路１６は、上記説明した入力部、ギルバートセル部、出力部の消費電流と略同じ電流を消費する回路を構成する。
上記のように、位相検出回路をギルバートセル部のシングル出力とし、ループフィルタ回路をシングル接続する。一方、ＶＣＯ回路２２の差動入力には、ループフィルタ回路の出力とダミー出力用バイアス回路１６のダミー電圧を生成する回路の出力を接続することで、外付け部品を削減でき、差動入力型のＶＣＯ回路の利点である同相ノイズに強く、入力範囲をシングル接続よりも広くできる。
（実施例２）
次に、実施例１で説明したダミー出力用バイアス回路１６についてさらに詳細な構成を説明する。図２に示すダミー出力用バイアス回路１６は、電流源２０１とトランジスタ（NMOS）２０２とトランジスタ（PMOS）２０３、２０４、トランジスタ（NMOS）２０５、２０６、２０７、２０８、２０９、２０１０から構成される。トランジスタ２０９、２０１０のゲートはトランジスタ２０２のゲートに接続される。また、トランジスタ２０９、２０１０のソースはグランド（ＧＮＤ）に接地されている。トランジスタ２０３のゲートはドレインに接続されている。トランジスタ２０４のゲートはドレインに接続されている。トランジスタ２０３、２０４のソースは電源電圧（ＶＤＤ）に接続されている。
【００２８】
次に、トランジスタ２０５のソースとトランジスタ２０３のドレインとトランジスタ２０７のソースが接続されている。トランジスタ２０６のソースとトランジスタ２０４のドレインとトランジスタ２０８のソースは接続されている。そしてトランジスタ１９を介してＶＣＯ回路２２の入力に接続される。
【００２９】
トランジスタ２０５のゲートとトランジスタ２０８のゲートは接続されＶＣＯ回路２２に接続されている（ＣＫ）。トランジスタ２０６のゲートとトランジスタ２０７のゲートは接続されＶＣＯ回路２２に接続されている（ＸＣＫ）。図１に示すＣＫ信号およびＸＣＫ信号は、ＶＣＯ回路２２の出力を分周して生成したクロックで連続的にＯＮ／ＯＦＦを繰り返している。
【００３０】
上記ダミー出力用バイアス回路１６は、電流源２０１とトランジスタ２０２か構成される回路と、実施例１で説明したギルバートセル部と同じ回路から構成されている。
電流源２０１の電流Ｉ２は、電流源１の電流Ｉ１と異なり変動のない一定な電流を出力する。電流源１の電流Ｉ１は入力信号と関連して変化する。しかし電流源２０１の出力電流Ｉ２は、トランジスタ２０５、２０８とトランジスタ２０６、２０７をＣＫとＸＣＫで切替えても、入力電流はトランジスタ２０２を介して供給されるため電流に変化が生じない。
【００３１】
また、トランジスタ６と７をそれぞれサイズをＭ＝１とするとダミー出力用バイアス回路１６のトランジスタ２０２のサイズはＭ＝２とする。またトランジスタ２０９、２０１０はサイズをそれぞれＭ＝１にする。つまりトランジスタ１４、１５もサイズはＭ＝１である。また、トランジスタ８〜１３を有するギルバートセル部とトランジスタ２０３〜２０８を有するギルバートセル部のサイズと構成は同じである。
【００３２】
このように、ループフィルタ部の出力とダミー電圧を生成する回路の出力を接続することで、外付け部品を削減でき、差動入力型のＶＣＯ回路の利点である同相ノイズに強く、入力範囲がシングル接続よりも広くなる。
（実施例３）
次に、製造ばらつきがある場合においても製造ばらつきに依存しないダミー出力用バイアス回路１６について説明する。実施例２で説明した入力部とギルバートセル部とほぼ同じ回路を配置したときに、製造ばらつきがあるとＰＬＬ回路は所望の周波数にロックすることができない。それはダミー出力用バイアス回路１６のギルバートセル部のオフセットにより、ダミー出力用バイアス回路１６の出力が矩形のリップル波形となってしまうためＰＬＬ回路が決められた周波数にロックできない。つまりトランジスタ２０５〜２０８（図２）がＣＫとＸＣＫにより切替わる場合、通常は製造ばらつきがないため各トランジスタからは略同じ一定の電流が各トランジスタから流れる。しかし各トランジスタに製造ばらつきがあると各トランジスタがそれぞれ異なる電流になる。その結果、矩形のリップル波形となってしまう。
【００３３】
そこで、実施例１のダミー出力用バイアス回路１６を図３に示すように電流源３０１とトランジスタ（PMOS）３０３、トランジスタ（NMOS）３０２、３０４により構成する。電流源３０１の一方は電源電圧（ＶＤＤ）と接続し、他方をトランジスタ３０２のゲートとソースに接続される。そして、トランジスタ３０４のゲートにも接続されている。また、トランジスタ３０３のソースは電源電圧（ＶＤＤ）に接続される。ゲートとドレインはトランジスタ３０４のドレインに接続される。そして、その接続点からトランジスタ１９のゲートに接続されている。トランジスタ３０２、３０４のソースはグランド（ＧＮＤ）に接続される。
【００３４】
電流源１の出力電流Ｉ１はトランジスタ６と７ではそれぞれＩ１／２に分流される。また、トランジスタ８と９に流れる電流もそれぞれＩ１／２となる。よってトランジスタ１７に流れる電流もＩ１／２となる。また電流源３０１の電流Ｉ２をＩ１と同じ電流とし、トランジスタ３０２のサイズをＭ＝２として、トランジスタ３０４のサイズをＭ＝１とすればトランジスタ１９に供給されるＩ１／２＝Ｉ２／２となる。このことから本例に示したダミー出力用バイアス回路でもよいことがわかる。
【００３５】
このように、ループフィルタ部の出力とダミー電圧を生成する回路の出力を接続することで、外付け部品を削減でき、差動入力型のＶＣＯ回路の利点である同相ノイズに強く、入力範囲をシングル接続よりも広くできる。さらにＩＣチップ内の部品点数を削減できる。
【００３６】
また、本発明は、上記実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。
【図面の簡単な説明】
【００３７】
【図１】実施例１のＰＬＬ回路を示す図である。
【図２】実施例２のＰＬＬ回路を示す図である。
【図３】実施例３のＰＬＬ回路を示す図である。
【図４】従来のＰＬＬ回路を示す図である。
【符号の説明】
【００３８】
１…電流源
２、３、１８、２０、２１…抵抗素子
４、５、８、９、１７、１９…Ｐチャンネルトランジスタ
６、７、１０〜１５…Ｎチャンネルトランジスタ
１６…ダミー出力用バイアス回路
２２…ＶＣＯ回路
２３、２４…端子
２５…第１容量素子
２６…第２容量素子
２０１…電流源
２０３、２０４…Ｐチャンネルトランジスタ
２０２、２０５〜２０１０…Ｎチャンネルトランジスタ
３０１…電流源
３０３…Ｐチャンネルトランジスタ
３０２、２０４〜２０１０…Ｎチャンネルトランジスタ
【特許請求の範囲】
【請求項１】
差動入力型ＶＣＯ回路とループフィルタ回路と位相検出回路とを備え、半導体集積回路に設けられるＰＬＬ回路であって、
前記差動入力型ＶＣＯ回路に位相検出した信号を供給する前記位相検出回路と、
前記位相検出回路の出力と前記差動入力型ＶＣＯ回路の一方の差動入力を接続し、前記位相検出回路の出力とグランド間に設けた前記ループフィルタ回路と、
前記差動入力型ＶＣＯ回路の他方の差動入力に前記位相検出回路と略同じバイアス電圧を供給するダミー出力用バイアス回路と、
を具備することを特徴とする半導体集積回路に設けられるＰＬＬ回路。
【請求項２】
前記ループフィルタ回路を構成する前記抵抗素子を前記半導体集積回路に内蔵し、前記第１容量素子と前記第２容量素子は外付けし、
前記抵抗素子と第１容量素子を直列接続し、第２容量素子は前記直列接続した回路と並列に、前記差動入力型ＶＣＯ回路の差動入力の一方とグランド間にシングル接続することを特徴とする請求項１に記載の半導体集積回路に設けられるＰＬＬ回路。
【請求項３】
前記位相検出回路はギルバートセル方式であることを特徴とする請求項１に記載の半導体集積回路に設けられるＰＬＬ回路。
【請求項１】
差動入力型ＶＣＯ回路とループフィルタ回路と位相検出回路とを備え、半導体集積回路に設けられるＰＬＬ回路であって、
前記差動入力型ＶＣＯ回路に位相検出した信号を供給する前記位相検出回路と、
前記位相検出回路の出力と前記差動入力型ＶＣＯ回路の一方の差動入力を接続し、前記位相検出回路の出力とグランド間に設けた前記ループフィルタ回路と、
前記差動入力型ＶＣＯ回路の他方の差動入力に前記位相検出回路と略同じバイアス電圧を供給するダミー出力用バイアス回路と、
を具備することを特徴とする半導体集積回路に設けられるＰＬＬ回路。
【請求項２】
前記ループフィルタ回路を構成する前記抵抗素子を前記半導体集積回路に内蔵し、前記第１容量素子と前記第２容量素子は外付けし、
前記抵抗素子と第１容量素子を直列接続し、第２容量素子は前記直列接続した回路と並列に、前記差動入力型ＶＣＯ回路の差動入力の一方とグランド間にシングル接続することを特徴とする請求項１に記載の半導体集積回路に設けられるＰＬＬ回路。
【請求項３】
前記位相検出回路はギルバートセル方式であることを特徴とする請求項１に記載の半導体集積回路に設けられるＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００７−２８８７２９（Ｐ２００７−２８８７２９Ａ）
【公開日】平成１９年１１月１日（２００７．１１．１）
【国際特許分類】
【出願番号】特願２００６−１１６６９８（Ｐ２００６−１１６６９８）
【出願日】平成１８年４月２０日（２００６．４．２０）
【出願人】（０００００３２１８）株式会社豊田自動織機 (4,162)
【Ｆターム（参考）】
【公開日】平成１９年１１月１日（２００７．１１．１）
【国際特許分類】
【出願日】平成１８年４月２０日（２００６．４．２０）
【出願人】（０００００３２１８）株式会社豊田自動織機 (4,162)
【Ｆターム（参考）】
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