【課題】高精度発振器間の位相同期を間欠動作にすることにより低消費電力化する。
【解決手段】基準となる周波数の基準信号Ｆｒｅｆを出力する周波数確度が高い高精度発振器１００と、出力信号Ｆｏｕｔの周波数を制御電圧Ｖｃで制御する電圧制御発振器１１０と、基準信号Ｆｒｅｆの位相と出力信号Ｆｏｕｔの位相との位相差を検出し位相差信号Ｐｏを出力する位相比較部１２０と、位相差信号Ｐｏに基づき制御電圧Ｖｃを生成する制御電圧生成部１３０と、位相比較部１２０への電源ＶＤＤの接続を接続状態または非接続状態に切り替えるスイッチ回路１４０と、位相差信号Ｐｏに基づき位相差が無くなった時点から所定の時間が経過するまでの期間はスイッチ回路１４０を接続状態にし、期間以外はスイッチ回路１４０を非接続状態にする制御信号Ｓｗを出力するタイマ回路１５０と、を含む発振回路１。 （もっと読む）

【課題】広帯域を細かく設定でき、周波数の引き込み範囲が広い周波数シンセサイザを提供する。
【解決手段】電圧制御発振部の出力周波数の正弦波信号を直交検波し、検波に用いた周波数信号の周波数との差分の周波数（速度）で回転するベクトルを利用したＰＬＬにて、周波数引き込み手段は、ＰＬＬから電圧制御発振部への制御電圧が予め設定した設定範囲よりも大きい場合には、出力周波数を上昇させるための第１の定数を引き込み用電圧として積分し、また当該制御電圧が前記設定範囲よりも小さい場合には、出力周波数を低下させるための第２の定数を引き込み用電圧として積分する。そして加算手段は、ＰＬＬからの制御電圧と周波数引き込み手段からの引き込み用電圧とを加算し、電圧制御発振部へ出力する。 （もっと読む）

【解決手段】時間／デジタル変換器（ＴＤＣ）は、インバータの伝播遅延よりも優れた分解能を有し得る。一例では、非整数遅延素子回路は、ＴＤＣ入力信号を受信し、そこから、第１信号の時間シフトした複製である第２信号を生成する。第１信号は、第１遅延線タイムスタンプ回路（ＤＬＴＣ）に供給され、第２信号は第２ＤＬＴＣに供給される。第１ＤＬＴＣは、ＴＤＣへの参照入力信号のエッジと第１信号のエッジとの間の時間を示す第１タイムスタンプを生成する。第２ＤＬＴＣは、参照入力信号のエッジと第２信号のエッジとの間の時間を示す第２タイムスタンプを生成する。第１及び第２タイムスタンプは合成されて、共に高い分解能の全体のＴＤＣタイムスタンプを構成する。これは、第１または第２タイムスタンプよりも優れた分解能を有する。 （もっと読む）

【課題】ＰＣＲジッタが比較的大きいストリームを受信した場合でも、ＳＤＩ信号のジッタ特性の悪化およびＰＣＲ−ＰＬＬ制御の追従性の悪化を防止することが可能な位相同期回路の提供。
【解決手段】本発明に係る位相同期回路は、所定の時間間隔で入力信号と出力信号の位相差を算出し、その位相差に応じた電圧を出力する比較部８と、比較部８からの電圧が入力されその電圧に応じた周波数の出力信号を出力する電圧制御発振器５と、電圧制御発振器５への電圧の入力を、比較部８に所定の時間間隔内で段階的に行わせる制御タイミング発生部７とを含んでいる。 （もっと読む）

【課題】精度の高い発振周波数を生み出す事ができるシンセサイザを提供する事を目的とする。
【解決手段】シンセサイザ１は、基準発振器２からの基準発振信号が入力される比較器４と、比較器４の出力信号に基づいて発振信号を出力する電圧制御発振器５と、この電圧制御発振器５の出力信号を制御部７からの制御信号に基づいて分周する第２分周器６とを備えており、比較器４は、第２分周器６からの出力信号と基準発振器２からの出力信号とを比較してこの比較結果を示す信号を電圧制御発振器５に出力し、シンセサイザ１を用いる電子機器の使用状態に基づいて、第２分周器６の分周比の値が決められている。これにより、温度検出部８とＭＥＭＳ振動子１１との間の温度差に起因したシンセサイザの発振周波数誤差を無くす事ができる。 （もっと読む）

【課題】デジタルオーディオ回路で使用する第１クロック信号ＣＬＫＡとＤＣ−ＤＣコンバータで使用する第２クロック信号ＣＬＫＢとの周波数差によって生ずる可聴周波数帯域のノイズ信号を除去することができる発振周波数制御回路、その発振周波数制御回路を有するＤＣ−ＤＣコンバータ及び半導体装置を得る。
【解決手段】発振周波数制御回路２３は、第１クロック信号ＣＬＫＡの第１周波数ＦＡと第２クロック信号ＣＬＫＢの第２周波数ＦＢとの差が可聴周波数帯域に入ると、第２発振回路２１に対して、該帯域に留まらないように第２周波数ＦＢを変化させるようにし、第２周波数ＦＢが可聴周波数帯域に入った場合は、第２発振回路２１に対して、第２周波数ＦＢを上昇させて最大可聴周波数以下にならないようにした。 （もっと読む）

【課題】２つの信号の位相比較結果を確実に保持できる位相比較器を提供する。
【解決手段】２つの信号ＣＭＰ、ＲＥＦの位相を比較して、その位相関係を出力する比較部１０と、比較部より出力される位相比較結果を入力信号として受信し信号ＯＵＴとして出力するホールド回路３０と、比較部の出力に基づいて位相比較結果が確定したか否かを判定し、位相比較結果が確定したと判定した場合にホールド信号Ｃを出力するホールド信号生成部２０とを備え、ホールド回路は、ホールド信号が出力されている期間は前記入力信号を保持するようにして、比較部による位相比較結果が確定する前に状態が保持されることを防止し、位相比較結果を確実に保持できるようにする。 （もっと読む）

位相ロックループは、位相デジタル変換器部分、ならびに新規訂正部分を含む。位相デジタル変換器（ＰＤＣ）部分は、第１の位相誤差ワードのストリームを出力する。新規訂正部分は、第１の位相誤差ワードを受け取り、そしてループフィルタへと供給される第２の位相誤差ワードのストリームを生成する。ＰＤＣ部分は、ある種の不完全性を示す位相デジタル伝達関数を有する。第１の例においては、訂正部分は、第１の位相誤差ワードの対の間の平均差を決定し、そして遅延要素伝搬遅延の変化に起因したＰＤＣ部分の伝達関数の傾斜における変化について訂正するために第１の位相誤差ワードを正規化するためにこの平均差を使用する。第２の例においては、訂正部分は、ＰＤＣ部分の伝達関数における利得ミスマッチについて訂正する。第３の例においては、訂正部分は、ＰＤＣ部分の伝達関数におけるオフセットミスマッチについて訂正する。
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デジタルPLL（DPLL）、時間／デジタル変換器（TDC）および制御ユニットを含む。TDCは、位相情報を量子化するために、短い時間の間、周期的に有効され、電力消費を削減するために、残り時間の間、無効にされる。TDCは、第1のクロック信号と第1の基準信号を受信し、第1のクロック信号と第1の基準信号との位相差を示す出力をTDCに提供する。制御ユニットは、主基準信号に基づいてイネーブル信号を生成し、イネーブル信号でTDCを有効および無効にする。ある設計において、制御ユニットは、第1の基準信号および第2の基準信号を獲得するために、主基準信号を遅らせ、主基準信号および第2の基準信号に基づいてイネーブル信号を生成し、TDCに対する第1のクロック信号を獲得するために、イネーブル信号で主クロック信号をゲートする。 （もっと読む）

【課題】ＤＬＬ回路における正常ロック状態の安定性を向上させる。
【解決手段】可変遅延回路１０は、入力クロックＣＫｉｎを順次遅延させ、それぞれ位相が異なる遅延クロックＣＫ（１），・・・ＣＫ（ｋ）を生成する。位相比較回路１１は、遅延クロックＣＫ（ｎ−ｍ），ＣＫ（ｎ＋ｍ）の立ち上がりエッジ間の期間を有効期間として規定し、その有効期間中においてのみ遅延クロックＣＫ（１），ＣＫ（ｎ）のそれぞれの電圧レベルに基づいて位相比較する。遅延制御回路１２は、位相比較回路１１による比較結果に基づいて、可変遅延回路１０における遅延時間を制御する。 （もっと読む）